KR20220021389A - 에피택셜 소스 라인 및 비트 라인을 포함하는 메모리 어레이 - Google Patents

에피택셜 소스 라인 및 비트 라인을 포함하는 메모리 어레이 Download PDF

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KR20220021389A
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Abstract

수평으로 병합되고 수직으로 병합되지 않은 에피택셜 소스/드레인 영역이 소스 라인 및 비트 라인으로서 사용되는 3D 메모리 어레이 및 이를 형성하는 방법이 개시된다. 실시 예에서, 메모리 어레이는 반도체 기판 위의 제1 채널 영역; 제1 채널 영역에 전기적으로 결합된 제1 에피택셜 영역; 반도체 기판의 주 표면에 수직인 방향으로 제1 에피택셜 영역 바로 위에 있는 제2 에피택셜 영역; 제1 에피택셜 영역과 제2 에피택셜 영역 사이의 유전체 물질; 제1 채널 영역을 둘러싸는 게이트 유전체; 및 게이트 유전체를 둘러싸는 게이트 전극을 포함하고, 제2 에피택셜 영역은 유전체 물질에 의해 제1 에피택셜 영역으로부터 격리된다.

Description

에피택셜 소스 라인 및 비트 라인을 포함하는 메모리 어레이{MEMORY ARRAY INCLUDING EPITAXIAL SOURCE LINES AND BIT LINES}
본 출원은 2020년 8월 13일에 출원된 미국 가출원 번호 63/065,128의 이익을 주장하며, 이에 의해 이 출원은 본 명세서에 참조로 포함된다.
반도체 디바이스는 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용 분야에서 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 물질의 절연 또는 유전체 층, 전도 층 및 반도체 층을 순차적으로 증착하고, 그 위에 회로 부품 및 소자를 형성하기 위해 리소그래피를 사용하여 다양한 물질 층을 패터닝함으로써 제조된다.
반도체 산업은 최소 피처 크기를 지속적으로 줄임으로써 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 개선하고, 이는 더 많은 부품을 주어진 영역 내로 집적할 수 있게 한다. 그러나 최소 피처 크기가 줄어들면 해결해야 할 추가 문제가 발생한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면 다양한 피처가 축척에 따라 그려지지 않는다는 것에 유의한다. 사실, 논의의 명확성을 위해 다양한 피처의 치수를 임의로 늘리거나 줄일 수 있다.
도 1a 및 1b는 일부 실시 예에 따른 메모리 어레이의 사시도 및 회로도를 도시한다.
도 2, 3, 4a, 4b, 4c, 5a, 5b, 5c, 6a, 6b, 6c, 7a, 7b, 7c, 8, 9a, 9b, 10a, 10b, 10c, 10d, 11a, 11b, 11c, 11d, 12a, 12b, 12c, 12d, 13a, 13b, 13c, 13d, 14a, 14b, 14c, 14d, 15a, 15b, 15c, 15d, 15e, 15f, 16a, 16b, 16c, 16d, 17a, 17b, 17c, 17d, 18a, 18b, 18c, 18d, 19a, 19b, 19c, 19d, 20a, 20b, 20c, 20d, 21a, 21b, 21c, 21d, 22a, 22b, 22c, 22d 및 23은 일부 실시 예에 따른 메모리 어레이를 포함하는 반도체 디바이스를 제조하는 변화하는 뷰를 도시한다.
도 24a, 24b, 24c, 25a, 25b, 25c, 26a, 26b, 26c, 27a, 27b, 27c, 28a, 28b, 28c, 29a, 29b, 29c, 29d, 30a, 30b, 30c, 30d, 31a, 31b, 31c, 31d 및 32는 일부 실시 예들에 따른 메모리 어레이를 포함하는 반도체 디바이스를 제조하는 변화하는 뷰를 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시 예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에 설명된다. 물론 이것들은 단지 예일 뿐이며 제한하려는 의도는 없다. 예를 들어, 이하의 설명에서 제2 피처 위에(over) 또는 제2 피처 상에(on) 제1 피처를 형성하는 것은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시 예들을 포함할 수 있으며, 또한 추가 피처가 제1 피처 및 제2 피처 사이에 형성되어, 제1 피처 및 제2 피처가 직접 접촉하지 않을 수 있는 실시 예들을 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 명료함의 목적을 위한 것이며, 그 자체로 논의된 다양한 실시 예 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위(above)" "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)간의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방위뿐만 아니라 사용 중 또는 작동 중인 디바이스의 상이한 방위를 포함하도록 의도된다. 장치는 달리 지향될 수도 있고(90 도 회전되거나 다른 방향에서 회전될 수도 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descriptor)는 이에 따라 유사하게 해석될 수 있다.
다양한 실시 예는 에피택셜 성장된 소스/드레인 영역이 수평 방향으로 병합되고 수직 방향으로 분리되는 3D 메모리 어레이 및 그 형성 방법을 제공한다. 방법은 나노구조 등일 수 있는 채널 영역을 형성하는 단계를 포함할 수 있다. 채널 영역의 부분은 에칭될 수 있고 소스/드레인 영역은 채널 영역의 나머지 부분으로부터 에피택셜 성장될 수 있다. 채널 영역은 수평 방향으로 인접한 소스/드레인 영역이 서로 병합되고, 수직 방향으로 인접한 소스/드레인 영역은 병합되지 않게 유지되도록 형성될 수 있다. 그 다음, 소스/드레인 영역은 각각의 병합된 소스/드레인 영역 세트에 대해 별도의 연결이 이루어질 수 있도록 계단 구조를 형성하도록 에칭될 수 있다. 소스/드레인 영역은 3D 메모리 어레이에서 소스 라인 및 비트 라인으로서 사용될 수 있다 3D 메모리 어레이를 형성하는 이 방법은 기존 나노구조 전계 효과 트랜지스터(nanoFET) 공정과 호환되며, 3D 메모리 어레이가 감소된 면적에 형성될 수 있게 하여, 디바이스 밀도를 높이고 비용을 절감할 수 있다.
실시 예는 특정 문맥, 즉 나노-FET를 포함하는 다이에서 아래에 설명된다. 그러나, 나노-FET 대신에 또는 이와 조합하여 다른 유형의 트랜지스터(예를 들어, 핀 전계 효과 트랜지스터(FinFET), 평면 트랜지스터 등)를 포함하는 다이에 다양한 실시 예가 적용될 수 있다.
도 1a 및 1b는 일부 실시 예에 따른 메모리 어레이(200)의 예를 도시한다. 도 1a는 일부 실시 예에 따른 3 차원 뷰에서 메모리 어레이(200)의 부분의 예를 도시하고, 도 1b는 메모리 어레이(200)의 회로도를 도시한다. 메모리 어레이(200)는 복수의 메모리 셀(202)을 포함하고, 이는 행과 열의 그리드로 배열될 수 있다. 메모리 셀(202)은 추가로 수직으로 적층되어 3 차원 메모리 어레이를 제공함으로써 디바이스 밀도를 증가시킬 수 있다. 일부 실시 예에서, 메모리 어레이(200)는 반도체 다이의 BEOL(back end of line)에 배치될 수 있다. 예를 들어, 메모리 어레이(200)는 반도체 기판 상에 형성된 상기 하나 이상의 능동 디바이스(예를 들어, 트랜지스터)와 같이 반도체 다이의 인터커넥트 층에 배치될 수 있다.
일부 실시 예에서, 메모리 어레이(200)는 NOR 플래시 메모리 어레이 등과 같은 플래시 메모리 어레이이다. 메모리 셀(202) 각각은 게이트 유전체 층(100)을 갖는 트랜지스터(204)를 포함할 수 있다. 게이트 유전체 층(100)은 게이트 유전체로서 기능할 수 있다. 일부 실시 예에서, 각각의 트랜지스터(204)의 게이트 전극(102)은 각각의 워드 라인에 대응하거나 이에 전기적으로 결합될 수 있다. 각 트랜지스터(204)의 제1 에피택셜 소스/드레인 영역(92)은 각각의 비트 라인에 대응하거나 이에 전기적으로 결합될 수 있고, 각 트랜지스터(204)의 제2 에피택셜 소스/드레인 영역(92)은 각각의 소스 라인에 대응하거나 이에 전기적으로 결합될 수 있다. 메모리 어레이(200)의 동일한 수평 행에 있는 메모리 셀(202)은 공통 소스 라인에 대응하는 공통 에피택셜 소스/드레인 영역(92) 및 공통 비트 라인에 대응하는 공통 에피택셜 소스/드레인 영역(92)을 공유할 수 있는 반면, 메모리 어레이(200)의 동일한 수직 열에 있는 메모리 셀(202)은 공통 워드 라인에 대응하는 공통 게이트 전극(102)을 공유할 수 있다.
메모리 어레이(200)는 수직으로 적층된 복수의 에피택셜 소스/드레인 영역(92)을 포함하고, 제1 ILD(96)는 에피택셜 소스/드레인 영역(92)의 수직으로 인접한 영역 사이에 배치된다. 에피택셜 소스/드레인 영역(92)은 밑에 있는 기판(50)의 주 표면에 평행한 방향으로 연장된다. 에피택셜 소스/드레인 영역(92)은 하부(lower) 에피택셜 소스/드레인 영역(92)이 상부(upper) 에피택셜 소스/드레인 영역(92)의 끝점보다 길고 끝점을 지나 측 방향으로 연장되도록 계단 구성을 가질 수 있다. 예를 들어, 도 1a에서, 에피택셜 소스/드레인 영역(92)의 다중 적층된 층은 최상단(topmost) 에피택셜 소스/드레인 영역(92)이 가장 짧고 최하단(bottommost) 에피택셜 소스/드레인 영역(92)이 가장 긴 것으로 도시되어 있다. 에피택셜 소스/드레인 영역(92)의 각각의 길이는 밑에 있는 기판을 향하는 방향으로 증가할 수 있다. 이러한 방식으로, 각각의 에피택셜 소스/드레인 영역(92)의 부분은 메모리 어레이(200) 위로부터 액세스 가능할 수 있고, 전도성 컨택트가 에피택셜 소스/드레인 영역(92) 각각의 노출된 부분에 만들어질 수 있다.
메모리 어레이(200)는 복수의 게이트 전극(102)을 더 포함한다. 게이트 전극(102)은 각각 에피택셜 소스/드레인 영역(92)에 수직인 방향으로 연장될 수 있다. 유전체 물질(106)은 게이트 전극(102)의 인접한 것들 사이에 배치되고 인접한 것들을 격리시킨다. 교차하는 게이트 전극(102)과 함께 에피택셜 소스/드레인 영역(92)의 쌍은 각각의 메모리 셀(202)의 경계를 정의하고, 유전체 물질(106)은 에피택셜 소스/드레인 영역(92)의 인접한 쌍들 사이에 배치되고 인접한 쌍들을 격리시킨다. 일부 실시 예에서, 에피택셜 소스/드레인 영역(92)의 교번 스택은 접지 및 전압원에 전기적으로 결합될 수 있다.
메모리 어레이(200)는 또한 나노구조(54)를 포함할 수 있다. 나노구조(54)는 메모리 셀(202)의 트랜지스터(204)를 위한 채널 영역을 제공할 수 있다. 예를 들어, (예를 들어, 대응하는 트랜지스터(204)의 각각의 문턱 전압(Vth)보다 높은) 적절한 전압이 게이트 전극(102)을 통해 인가되고, 게이트 전극(102)과 교차하는 나노구조(54)는 전류가 나노구조(54)의 제1 측면 상의 제1 에피택셜 소스/드레인 영역(92)으로부터 나노구조(54)의 제1 측면에 대향하는 나노구조(54)의 제2 측면 상의 제2 에피택셜 소스/드레인 영역(92)으로 흐르게 할 수 있다.
게이트 유전체 층(100)은 게이트 전극(102)과 나노구조(54) 사이에 배치되고, 게이트 유전체 층(100)은 트랜지스터(204)를 위한 게이트 유전체를 제공한다. 일부 실시 예에서, 게이트 유전체 층(100)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전체(ferroelectric, FE) 물질을 포함한다. 따라서, 메모리 어레이(200)는 강유전체 랜덤 액세스 메모리(ferroelectric random access memory, FERAM) 어레이로 지칭될 수 있다. 대안적으로, 게이트 유전체 층(100)은 다층 구조, 상이한 강유전체 물질, (예를 들어, 비트를 저장할 수 있는) 상이한 유형의 메모리 층 등일 수 있다. 게이트 유전체 층(100)에 대하여 강유전체 물질을 사용하는 것은 문턱 전압(Vt) 시프트를 초래하고 메모리 신뢰성 및 개선된 성능을 제공할 수 있다.
게이트 유전체 층(100)이 FE 물질을 포함하는 실시 예에서, 게이트 유전체 층(100)은 2 개의 상이한 방향 중 하나로 분극될 수 있다. 분극 방향은 게이트 유전체 층(100)에 걸쳐 적절한 전압 차이(voltage differential)를 인가하고 적절한 전기장을 생성함으로써 변경될 수 있다. 특정 게이트 유전체 층(100)의 분극 방향에 따라, 대응하는 트랜지스터(204)의 문턱 전압이 변하고 디지털 값(예를 들어, 0 또는 1)이 저장될 수 있다. 예를 들어, 게이트 유전체 층(100)이 제1 전기 분극 방향을 가질 때, 대응하는 트랜지스터(204)는 상대적으로 낮은 문턱 전압을 가질 수 있고, 게이트 유전체 층(100)이 제2 전기 분극 방향을 가질 때, 대응하는 트랜지스터(204)는 상대적으로 높은 문턱 전압을 가질 수 있다. 두 문턱 전압 사이의 차이는 문턱 전압 시프트라고 지칭될 수 있다. 더 큰 문턱 전압 시프트는 대응하는 메모리 셀(202)에 저장된 디지털 값을 판독하는 것을 더 쉽게 한다(예를 들어, 오류 발생 가능성이 적다).
메모리 셀(202)에 대한 기입(write) 동작을 수행하기 위해, 기입 전압이 메모리 셀(202)에 대응하는 게이트 유전체 층(100)에 걸쳐 인가된다. 기입 전압은 예를 들어 (예를 들어, 대응하는 워드 라인을 통해) 게이트 전극(102)에 그리고 (예를 들어, 대응하는 비트 및 소스 라인을 통해) 대응하는 에피택셜 소스/드레인 영역(92)에 적절한 전압을 인가함으로써 인가될 수 있다. 게이트 유전체 층(100)에 걸쳐 기입 전압을 인가함으로써, 게이트 유전체 층(100)의 분극 방향이 변경될 수 있다. 결과적으로, 대응하는 트랜지스터(204)의 대응하는 문턱 전압은 낮은 문턱 전압에서 높은 문턱 전압으로 또는 그 반대로 스위칭될 수 있고 디지털 값이 메모리 셀(202)에 저장될 수 있다. 게이트 전극(102)이 에피택셜 소스/드레인 영역(92)과 교차하기 때문에, 개별 메모리 셀(202)이 기입 동작을 위해 선택될 수 있다.
메모리 셀(202)에 대한 판독 동작을 수행하기 위해, 판독 전압(예를 들어, 낮은 문턱 전압과 높은 문턱 전압 사이의 전압)이 (예를 들어, 대응하는 워드 라인을 통해) 대응하는 게이트 전극(102)에 인가된다. 대응하는 게이트 유전체 층(100)의 분극 방향에 따라, 메모리 셀(202)의 트랜지스터(204)는 턴온되거나 턴온되지 않을 수 있다. 그 결과, 대응하는 에피택셜 소스/드레인 영역(92)(예를 들어, 소스 라인에 전기적으로 결합된 대응하는 에피택셜 소스/드레인 영역)은 대응하는 에피택셜 소스/드레인 영역(92)(예를 들어, 접지에 전기적으로 결합된 대응하는 에피택셜 소스/드레인 영역)을 통해 방전될 수 있거나 방전되지 않을 수 있고, 메모리 셀(202)에 저장된 디지털 값이 결정될 수 있다. 게이트 전극(102)이 에피택셜 소스/드레인 영역(92)과 교차하기 때문에, 개별 메모리 셀(202)이 판독 동작을 위해 선택될 수 있다.
도 1a는 이후 도면에서 사용되는 메모리 어레이(200)의 참조 단면을 더 도시한다. 단면 A-A'는 나노구조(54)의 세로 축을 따라 트랜지스터(204)의 나노구조(54)를 가로 지르는 전류 흐름의 방향에 평행한 방향이다. 단면 B-B'는 단면 A-A'에 수직이고 에피택셜 소스/드레인 영역(92)의 세로 축에 평행한 방향으로 게이트 전극(102)을 통해 연장된다. 단면 C-C'는 단면 B-B'에 평행하고 에피택셜 소스/드레인 영역(92)을 통해 연장된다. 후속 도면은 명확성을 위해 이러한 참조 단면을 참조한다.
본 명세서에서 논의된 일부 실시 예는 게이트-라스트 공정을 사용하여 형성된 나노-FET의 맥락에서 논의된다. 다른 실시 예에서, 게이트-퍼스트 공정이 사용될 수 있다. 또한, 일부 실시 예는 평면 FET 또는 핀 전계 효과 트랜지스터(FinFET)와 같은 평면 디바이스에서 사용되는 측면을 고려한다.
도 2 내지 도 32는 일부 실시 예에 따라 메모리 어레이(200)의 제조에서 중간 단계의 단면도 및 탑다운 뷰이다. 도 2, 3, 4a, 5a, 6a, 7a, 8, 9a, 9b, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a, 19a, 20a, 21a, 22a, 24a, 25a, 26a, 27a, 28a, 29a, 30a 및 31a는 도 1a에 예시된 참조 단면 A-A'를 도시한다. 도 4b, 5b, 6b, 7b, 10b, 11b, 12b, 13b, 14b, 15b, 15e, 15f, 16b, 17b, 18b, 19b, 20b, 21b, 22b, 24b, 25b, 26b, 27b, 28b, 29b, 30b, 및 31b는 도 1a에 예시된 참조 단면 B-B'를 도시한다. 도 10c, 11c, 12c, 13c, 14c, 15c, 16c, 17c, 18c, 19c, 20c, 21c, 22c, 29c, 30c 및 31c는 도 1a에 예시된 참조 단면 C-C'를 도시한다. 도 4c, 5c, 6c, 7c, 10d, 11d, 12d, 13d, 14d, 15d, 16d, 17d, 18d, 19d, 20d, 21d, 22d, 23, 24c, 25c, 26c, 27c, 28D, 29d, 30d, 31d 및 32는 탑다운 뷰를 도시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p-형 또는 n-형 도펀트로) 도핑되거나 도핑되지 않을 수 있는 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 논리 다이, 메모리 다이, ASIC 다이 등과 같은 집적 회로 다이일 수 있다. 기판(50)은 CMOS(Complementary Metal Oxide Semiconductor) 다이일 수 있고, CUA(CMOS Under Array)로 지칭될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로 SOI 기판은 절연체 층 상에 형성된 반도체 물질의 층이다. 절연체 층은 예를 들어 매립 산화물(buried oxide, BOX) 층, 실리콘 산화물 층 등일 수 있다. 절연체 층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 또한 사용될 수 있다. 일부 실시 예에서, 기판(50)의 반도체 물질은 실리콘; 저마늄; 실리콘 카바이드, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-저마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도 2는 기판(50) 위에 형성될 수 있는 회로를 더 도시한다. 회로는 기판(50)의 상부 표면에 트랜지스터를 포함한다. 트랜지스터는 기판(50)의 상부 표면 위에 게이트 유전체 층(302) 및 게이트 유전체 층(302) 위에 게이트 전극(304)을 포함할 수 있다. 소스/드레인 영역(306)이 게이트 유전체 층(302) 및 게이트 전극(304)의 대향 측면 상에서 기판(50)에 배치된다. 게이트 스페이서(308)가 게이트 유전체 층(302)의 측벽을 따라 형성되고 소스/드레인 영역(306)을 게이트 전극(304)으로부터 적절한 측면 거리만큼 분리한다. 트랜지스터는 핀 전계 효과 트랜지스터(FinFET), 나노구조(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드 등) FET(nano-FET), 평면 FET 등 또는 이들의 조합을 포함할 수 있으며, 게이트-퍼스트 공정 또는 게이트-라스트 공정에 의해 형성된다.
제1 ILD(310)는 소스/드레인 영역(306), 게이트 유전체 층(302) 및 게이트 전극(304)을 둘러싸고 격리하며, 제2 ILD(312)는 제1 ILD(310) 위에 있다. 소스/드레인 컨택트(314)는 제2 ILD(312) 및 제1 ILD(310)를 통해 연장되고, 소스/드레인 영역(306)에 전기적으로 결합되고, 게이트 컨택트(316)는 제2 ILD(312)를 통해 연장되고 게이트 전극(304)에 전기적으로 결합된다. 하나 이상의 적층된 유전체 층(324) 및 하나 이상의 유전체 층(324)에 형성된 전도성 피처(322)를 포함하는 인터커넥트 구조(320)는 제2 ILD(312), 소스/드레인 컨택트(314) 및 게이트 컨택트(316) 위에 있다. 인터커넥트 구조(320)는 게이트 컨택트(316) 및 소스/드레인 컨택트(314)에 전기적으로 결합되어 기능(functional) 회로를 형성할 수 있다. 일부 실시 예에서, 인터커넥트 구조(320)에 의해 형성된 기능 회로는 논리 회로, 메모리 회로, 감지 증폭기, 제어기, 입력/출력 회로, 이미지 센서 회로 등 또는 이들의 조합을 포함할 수 있다. 도 2는 기판(50) 위에 형성된 트랜지스터를 논의하지만, 다른 능동 디바이스(예를 들어, 다이오드 등) 및/또는 수동 디바이스(예를 들어, 커패시터, 저항기 등)도 기능 회로의 일부로서 형성될 수 있다. 기판(50) 위에 형성된 트랜지스터, ILD 및 인터커넥트 구조(320)는 단순성과 명확성의 목적을 위해 후속 도면에서 생략될 수 있다. 트랜지스터(예를 들어, 소스/드레인 영역(306), 게이트 유전체 층(302) 및 게이트 전극(304)), 게이트 스페이서(308), 제1 ILD(310), 제2 ILD(312) 및 인터커넥트 구조(320)와 함께 기판(50)은 CUA(CMOS Under Array), 논리 다이 등일 수 있다.
일부 실시 예에서, 기판(50)은 n-형 영역 및 p-형 영역(별도로 도시되지 않음)을 포함할 수 있다. n-형 영역은 NMOS 트랜지스터, 예를 들어 n-형 나노 FET와 같은 n-형 디바이스를 형성하기 위한 것일 수 있고, p-형 영역은 PMOS 트랜지스터, 예를 들어 p-형 나노 FET와 같은 p-형 디바이스를 형성하기 위한 것일 수 있다. n-형 영역은 p-형 영역과 물리적으로 분리될 수 있으며, n-형 영역과 p-형 사이에 임의의 수의 디바이스 피처(예를 들어, 다른 능동 디바이스, 도핑된 영역, 격리 구조 등)가 배치될 수 있다. 임의의 수의 n-형 영역 및 p-형 영역이 제공될 수 있다.
도 3에서, 다층 스택(64)은 도 2의 구조 위에 형성된다. 트랜지스터, ILD 및 인터커넥트 구조(320)는 단순성과 명확성의 목적을 위해 후속 도면에서 생략될 수 있다. 다층 스택(64)이 기판(50)과 접촉하는 것으로 도시되어 있지만, 기판(50)과 다층 스택(64) 사이에 임의의 수의 중간 층이 배치될 수 있다. 예를 들어, 절연 층(예를 들어, 저유전율(low-k) 유전체 층)의 전도성 피처를 포함하는 하나 이상의 인터커넥트 층이 기판(50)과 다층 스택(64) 사이에 배치될 수 있다. 일부 실시 예에서, 전도성 피처는 기판(50) 및/또는 메모리 어레이(200)(도 1a 및 1b 참조) 상의 능동 디바이스에 전력, 접지 및/또는 신호 라인을 제공하도록 패터닝될 수 있다. 일부 실시 예에서, 다층 스택(64)은 기판(50) 바로 위에 형성될 수 있다.
다층 스택(64)은 제1 반도체 층(51A-C)(통칭하여 제1 반도체 층(51)이라고 함)과 제2 반도체 층(53A-C)(통칭하여 제2 반도체 층(53)이라고 함)의 교번 층을 포함한다. 예시의 목적을 위해 그리고 아래에서 더 상세히 논의되는 바와 같이, 제1 반도체 층(51)이 제거될 것이고, 제2 반도체 층(53)이 패터닝되어 p-형 영역과 n-형 영역 모두에서 나노-FET의 채널 영역을 형성할 것이다. 일부 실시 예에서, 제2 반도체 층(53)은 제거될 수 있고, 제1 반도체 층(51)은 n-형 영역에서, p-형 영역에서, 또는 n-형 영역 및 p-형 영역 모두에서 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다. 채널 영역이 n-형 영역 및 p-형 영역 모두에서 제1 반도체 층(51) 또는 제2 반도체 층(53)으로부터 형성되는 실시 예에서, n-형 영역 및 p-형 영역 모두에서의 채널 영역은 동일한 물질 조성(예를 들어, 실리콘 또는 다른 반도체 물질)을 가질 수 있고, 동시에 형성될 수 있다.
다층 스택(64)은 예시적 목적을 위해 제1 반도체 층(51) 및 제2 반도체 층(53) 각각의 3 개의 층을 포함하는 것으로 예시된다. 일부 실시 예에서, 다층 스택(64)은 임의의 수의 제1 반도체 층(51) 및 제2 반도체 층(53)을 포함할 수 있다. 다층 스택(64)의 각각의 층은 화학 기상 증착(chemical vapor deposition, CVD), 원자 층 증착(atomic layer deposition, ALD), 기상 에피택시(vapor phase epitaxy, VPE), 분자 빔 에피택시(molecular beam epitaxy, MBE) 등과 같은 공정을 사용하여 에피택셜 성장될 수 있다. 일부 실시 예에서, 제1 반도체 층(51)은 실리콘 저마늄 등과 같은 제1 반도체 물질로 형성될 수 있고, 제2 반도체 층(53)은 실리콘, 실리콘 탄소, 실리콘 저마늄, 저마늄 등과 같은 제2 반도체 물질로 형성될 수 있다. 제1 반도체 물질 및 제2 반도체 물질이 실리콘 저마늄으로 형성되는 실시 예에서, 제1 반도체 물질 및 제2 반도체 물질이 서로에 대해 선택적으로 에칭될 수 있도록, 제1 반도체 물질 및 제2 반도체 물질은 서로 상이한 농도의 실리콘 및 저마늄을 가질 수 있다. 다층 스택(64)은 예시적 목적을 위해 최하단 반도체 층으로서 제1 반도체 층(51) 중 하나를 갖는 것으로 예시된다. 일부 실시 예에서, 다층 스택(64)은 최하단 층이 제2 반도체 층(53) 중 하나가 되도록 형성될 수 있다.
제1 반도체 물질 및 제2 반도체 물질은 서로에 대해 높은 에칭 선택비를 갖는 물질일 수 있다. 이와 같이, 제2 반도체 물질의 제2 반도체 층(53)을 크게 제거하지 않고 제1 반도체 물질의 제1 반도체 층(51)이 제거될 수 있고, 이에 의하여 나노-FET의 채널 영역을 형성하도록 제2 반도체 층(53)이 패터닝될 수 있게 한다. 유사하게, 제2 반도체 물질의 제2 반도체 층(53)이 제거되는 실시 예들에서, 제1 반도체 물질의 제1 반도체 층(51)을 크게 제거하지 않고 제2 반도체 물질의 제2 반도체 층(53)이 제거될 수 있고, 이에 의하여 나노-FET의 채널 영역을 형성하도록 제1 반도체 층(51)이 패터닝될 수 있게 한다.
제1 반도체 층(51)은 약 100 nm 내지 약 500 nm 범위의 두께(T1)로 형성될 수 있는 반면, 제2 반도체 층(53)은 약 10 nm 내지 약 50 nm 범위의 두께(T2)로 형성될 수 있다. 일부 실시 예에서, 제1 반도체 층(51)의 두께(T1) 대 제2 반도체 층(53)의 두께(T2)의 비율은 약 2 내지 약 10의 범위일 수 있다. 제1 반도체 층(51) 및 제2 반도체 층(53)을 미리 정해진 두께로 형성하면, 차후 형성되는 에피택셜 소스/드레인 영역의 수직으로 인접한 영역이 병합되지 않는 반면, (도 10a 내지 10d와 관련하여 아래에서 논의된 에피택셜 소스/드레인 영역(92)과 같은) 차후 형성되는 에피택셜 소스/드레인 영역 중 수평으로 인접한 영역이 병합될 수 있게 하는데 도움이 될 수 있다. 이것은 수평으로 병합된 에피택셜 소스/드레인 영역이 소스 라인 및 비트 라인으로서 사용될 수 있게 하고, 수직으로 인접한 에피택셜 소스/드레인 영역 사이의 단락을 방지한다. 병합된 에피택셜 소스/드레인 영역을 소스 라인 및 비트 라인으로서 사용하면, 디바이스 크기가 줄어들고 디바이스 밀도가 향상되며 비용이 절감된다.
도 4a 내지 4c에서, 나노구조(55)는 다층 스택(64)에 형성된다. 일부 실시 예에서, 나노구조(55)는 다층 스택(64)에서 트렌치를 에칭함으로써 다층 스택(64)에 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch, RIE), 중성 빔 에칭(neutral beam etch, NBE) 등과 같은 임의의 허용 가능한 에칭 공정이거나 이들의 조합일 수 있다. 에칭은 이방성일 수 있다. 다층 스택(64)을 에칭함으로써 나노구조(55)를 형성하는 것은 제1 반도체 층(51)으로부터 제1 나노구조(52A-C)(통칭하여 제1 나노구조(52)라고 함)를 정의할 수 있고, 제2 반도체 층(53)으로부터 제2 나노구조(54A-C)(총칭하여 제2 나노구조(54)라고 함)를 정의할 수 있다. 제1 나노구조(52) 및 제2 나노구조(54)는 나노구조(55)로 통칭될 수 있다.
나노구조(55)는 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 나노구조(55)는 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 결합하여, 예를 들어 단일 직접 포토리소그래피 공정을 사용하여 달리 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일 실시 예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여 패터닝된 희생 층과 함께 형성된다. 그 후 희생 층이 제거되고, 나머지 스페이서는 나노구조(55)를 패터닝하는 데 사용될 수 있다.
일부 실시 예에서, n-형 영역 및 p-형 영역의 나노구조(55)는 실질적으로 동일한 폭을 가질 수 있지만; 나노구조(55)의 폭은 n-형 영역 또는 p-형 영역에서 더 클 수 있다. 또한, 나노구조(55) 각각이 전체적으로 일정한 폭을 갖는 것으로 도시되어 있지만, 일부 실시 예에서, 나노구조(55)는 각각의 나노구조(55)의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가하도록 테이퍼된 측벽을 가질 수 있다. 그러한 실시 예에서, 각각의 나노구조(55)는 상이한 폭을 가질 수 있고 형상이 사다리꼴일 수 있다.
나노구조(55)는 약 10 nm 내지 약 50 nm 범위의 폭(W1)을 가질 수 있다. 나노구조(55)는 약 50 nm 내지 약 100 nm 범위의 거리(D1)만큼 분리될 수 있다. 규정된 폭 및 피치를 갖는 제1 나노구조(55)를 형성하면, 차후 형성되는 에피택셜 소스/드레인 영역의 수직으로 인접한 영역이 병합되지 않는 반면, (도 10a 내지 10d와 관련하여 아래에서 논의된 에피택셜 소스/드레인 영역(92)과 같은) 차후 형성되는 에피택셜 소스/드레인 영역 중 수평으로 인접한 영역이 병합될 수 있게 하는데 도움이 될 수 있다. 이것은 수평으로 병합된 에피택셜 소스/드레인 영역이 소스 라인 및 비트 라인으로서 사용될 수 있게 하고 수직으로 인접한 에피택셜 소스/드레인 영역 사이의 단락을 방지한다. 병합된 에피택셜 소스/드레인 영역을 소스 라인 및 비트 라인으로서 사용하면 디바이스 크기가 줄어들고 디바이스 밀도가 향상되며 비용이 절감된다.
도 3 내지 4c와 관련하여 위에서 설명된 공정은 나노구조(55)가 어떻게 형성될 수 있는지의 한 예일 뿐이다. 일부 실시 예에서, 나노구조(55)는 마스크 및 에피택셜 성장 공정을 사용하여 형성될 수 있다. 예를 들어, 유전체 층은 기판(50)의 상부 표면 위에 형성될 수 있고, 트렌치는 유전체 층을 통해 에칭되어 밑에 놓인 기판(50)을 노출할 수 있다. 에피택셜 구조는 트렌치에서 에피택셜 성장될 수 있고, 유전체 층은 에피택셜 구조가 유전체 층으로부터 돌출되어 나노구조(55)를 형성하도록 리세스된다. 에피택셜 구조는 제1 반도체 물질 및 제2 반도체 물질과 같은 위에서 논의된 교번 반도체 물질을 포함할 수 있다. 에피택셜 구조가 에피택셜 성장되는 일부 실시 예에서, 에피택셜 성장된 물질은 성장 동안 인 시츄 도핑될 수 있으며, 이는 사전 및/또는 후속 주입을 방지할 수 있지만, 인 시츄 및 주입 도핑이 함께 사용될 수 있다.
추가적으로, 제1 반도체 층(51)(및 결과로 생성되는 제1 나노구조(52)) 및 제2 반도체 층(53)(및 결과로 생성되는 제2 나노구조(54))은 예시적인 목적만을 위해 p-형 영역 및 n-형 영역에서 동일한 물질을 포함하는 것으로 본 명세서에서 예시되고 논의된다. 이와 같이, 일부 실시 예에서, 제1 반도체 층(51) 및 제2 반도체 층(53) 중 하나 또는 둘 모두는 상이한 물질일 수 있거나 p-형 영역 및 n-형 영역에서 상이한 순서로 형성될 수 있다.
추가로 도 4a 내지 4c에서, 적절한 웰(별도로 도시되지 않음)이 나노구조(55)에 형성될 수 있다. 상이한 웰 유형을 갖는 실시 예에서, n-형 영역 및 p-형 영역에 대한 상이한 주입 단계가 포토레지스트 또는 기타 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 n-형 영역과 p-형 영역에서 나노구조(55) 및 기판(50) 위에 형성될 수 있다. 포토레지스트는 p-형 영역을 노출하도록 패터닝된다. 포토레지스트는 스핀 온 기술을 사용하여 형성될 수 있으며 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면 p-형 영역에 n-형 불순물 주입이 수행되고, 포토레지스트는 n-형 불순물이 n-형 영역 내에 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n-형 불순물은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후 포토레지스트는 예를 들어 허용 가능한 애싱 공정에 의해 제거된다. 이 공정은 n-형 영역에서 p-형 불순물 주입을 수행하기 위해 반복될 수 있고, p-형 불순물이 p-형 영역 내에 주입되는 것을 실질적으로 방지하기 위해 포토레지스트가 형성되고 패터닝된다. p-형 불순물은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위의 농도로 영역에 주입된 붕소, 불화 붕소, 인듐 등일 수 있다. n-형 영역과 p-형 영역의 주입 후, 주입 손상을 복구하고 주입된 p-형 및/또는 n-형 불순물을 활성화하기 위해 어닐링이 수행될 수 있다. 일부 실시 예에서, 에피택셜 핀의 성장된 물질은 성장 동안 인 시츄 도핑될 수 있으며, 이는 이는 주입을 방지할 수 있지만, 인 시츄 및 주입 도핑이 함께 사용될 수도 있다.
도 5a 내지 5c에서, 더미 유전체 층(70)은 나노구조(55) 상에 형성된다. 더미 유전체 층(70)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 증착되거나 열적으로 성장될 수 있다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 형성되고, 마스크 층(74)은 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 증착된 다음, 예를 들어 CMP(chemical mechanical planarization)에 의해 평탄화될 수 있다. 마스크 층(74)은 더미 게이트 층(72) 위에 증착될 수 있다. 더미 게이트 층(72)은 전도성 또는 비전도성 물질일 수 있고 비정질 실리콘, 다결정-실리콘(폴리실리콘), 다결정 실리콘-저마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(72)은 물리적 기상 증착(physical vapor deposition, PVD), CVD, 스퍼터 증착, 또는 선택된 물질을 증착하기 위한 다른 기술에 의해 증착될 수 있다. 더미 게이트 층(72)은 격리 영역의 에칭으로부터 높은 에칭 선택비를 갖는 다른 물질로 제조될 수 있다. 마스크 층(74)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)은 n-형 영역 및 p-형 영역에 걸쳐 형성된다. 더미 유전체 층(70)은 단지 예시적인 목적으로 나노구조(55)만을 덮는 것으로 도시되어 있다. 일부 실시 예에서, 더미 유전체 층(70)은 더미 유전체 층(70)이 기판(50)을 덮어서 더미 유전체 층(70)이 더미 게이트 층(72)과 기판(50) 사이에서 연장되도록 증착될 수 있다.
도 6a 내지 6c에서, 마스크 층(74)(도 5a 내지 5c 참조)은 마스크(78)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그런 다음 마스크(78)의 패턴은 더미 게이트 층(72) 및 더미 유전체 층(70)으로 전사되어, 각각 더미 게이트(76) 및 더미 게이트 유전체(71)를 형성할 수 있다. 더미 게이트(76)는 나노구조(55)의 각각의 채널 영역을 덮는다. 마스크(78)의 패턴은 인접한 더미 게이트(76)로부터 더미 게이트(76) 각각을 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(76)는 또한 각각의 나노구조(55)의 길이 방향에 대략 수직인 길이 방향을 가질 수 있다.
또한 도 6a 내지 6c에서, 제1 스페이서(80)는 나노구조(55) 위에, 더미 게이트 유전체(71), 더미 게이트(76) 및 마스크(78)에 인접하여 형성된다. 제1 스페이서(80)는 자기 정렬된 소스/드레인 영역을 형성하기 위한 스페이서로서 작용할 수 있다. 제1 스페이서(80)는 기판(50)의 상부 표면; 나노구조(55) 및 마스크(78)의 상부 표면 및 측벽; 및 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 제1 스페이서 층(별도로 도시되지 않음)을 증착함으로써 형성될 수 있다. 제1 스페이서 층은 열 산화와 같은 기술을 사용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성되거나 CVD, ALD 등에 의해 증착될 수 있다.
제1 스페이서 층이 형성된 후, 저농도로 도핑된 소스/드레인(lightly doped source/drain, LDD) 영역(별도로 도시되지 않음)에 대한 주입이 수행될 수 있다. 도 4a 내지 4c에서 위에서 논의된 주입와 유사한 상이한 디바이스 유형을 갖는 실시 예에서, p-형 영역을 노출시키면서 n-형 형역 위에 포토레지스트와 같은 마스크가 형성될 수 있고, 적절한 유형(예를 들어, p-형) 불순물이 p-형 영역의 노출된 나노구조(55) 내에 주입될 수 있다. 그런 다음 마스크를 제거할 수 있다. 이어서, n-형 영역을 노출시키면서 포토레지스트와 같은 마스크가 p-형 영역 위에 형성될 수 있고, 적절한 유형(예를 들어, n-형) 불순물이 n-형 영역의 노출된 나노구조(55) 내에 주입될 수 있다. 그런 다음 마스크를 제거할 수 있다. n-형 불순물은 앞에서 논의된 임의의 n-형 불순물일 수 있고, p-형 불순물은 앞에서 논의된 임의의 p-형 불순물일 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1×1015 atoms/cm3 내지 약 1×1019 atoms/cm3 범위의 불순물 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물을 활성화하는 데 사용될 수 있다.
그 다음, 제1 스페이서 층이 에칭되어 제1 스페이서(80)를 형성할 수 있다. 아래에서 더 상세히 논의되는 바와 같이, 제1 스페이서(80)는 차후 형성되는 소스 드레인 영역을 자기 정렬하는 역할을 할 뿐만 아니라 후속 공정 동안 나노구조(55)의 측벽을 보호하는 역할도 한다. 제1 스페이서 층은 등방성 에칭 공정(예를 들어, 습식 에칭 공정), 이방성 에칭 공정(예를 들어, 건식 에칭 공정) 등과 같은 적절한 에칭 공정을 사용하여 에칭될 수 있다. 도 6a에 도시된 바와 같이, 제1 스페이서(80)는 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 배치될 수 있다. 도 6c에 도시된 바와 같이, 제1 스페이서(80)는 나노구조(55)의 측벽 상에 또한 배치될 수 있다.
상기 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 공정을 설명한다는 점에 유의한다. 다른 공정 및 시퀀스가 사용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서가 이용될 수 있고, 상이한 시퀀스의 단계가 이용될 수 있고, 추가 스페이서가 형성 및 제거될 수 있고/있으며, 기타 등등이다. 더욱이, n-형 및 p-형 디바이스는 상이한 구조 및 단계를 사용하여 형성될 수 있다.
도 7a 내지 7c에서, 제1 리세스(86)는 나노구조(55)에 형성된다. 일부 실시 예에서, 제1 리세스(86)는 또한 기판(50) 내로 적어도 부분적으로 연장될 수 있다. 에피택셜 소스/드레인 영역은 나중에 제1 리세스(86)에 형성될 것이다. 제1 리세스(86)는 제1 나노구조(52) 및 제2 나노구조(54)를 통해 연장될 수 있다. 도 7a에 도시된 바와 같이, 제1 리세스(86)는 기판(50)의 상부 표면으로 연장될 수 있다. 제1 리세스(86)는 RIE, NBE 등과 같은 이방성 에칭 공정을 사용하여 나노구조(55)를 에칭함으로써 형성될 수 있다. 제1 스페이서(80) 및 마스크(78)는 제1 리세스(86)를 형성하는 데 사용되는 에칭 공정 동안 나노구조(55)의 부분을 마스킹한다. 단일 에칭 공정 또는 다중 에칭 공정을 사용하여 나노구조(55)의 각 층을 에칭할 수 있다. 시한(timed) 에칭 공정이 제1 리세스(86)가 원하는 깊이에 도달한 후에 제1 리세스(86)의 에칭을 중지하는데 사용될 수 있다.
도 8에서, 제1 리세스(86)에 의해 노출된 제1 반도체 물질(예를 들어, 제1 나노구조(52))로 형성된 다층 스택(64)의 층의 측벽의 부분이 에칭되어 측벽 리세스(88)를 형성한다. 측벽 리세스(88)에 인접한 제1 나노구조(52)의 측벽은 도 8에서 직선으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽은 습식 에칭 등과 같은 등방성 에칭 공정을 사용하여 에칭될 수 있다. 제1 나노구조(52)가 예를 들어, 실리콘 저마늄을 포함하고, 제2 나노구조(54)가 예를 들어, 실리콘 또는 실리콘 카바이드를 포함하는 실시 예에서, 불화 수소, 다른 불소계 에칭제 등을 사용한 습식 또는 건식 에칭 공정이 제1 나노구조(52)의 측벽을 에칭하는데 사용될 수 있다.
도 9a 및 9b에서, 제1 내부 스페이서(90)는 측벽 리세스(88)에 형성된다. 제1 내부 스페이서(90)는 도 8에 도시된 구조 위에 내부 스페이서 층(별도로 도시되지 않음)을 증착함으로써 형성될 수 있다. 제1 내부 스페이서(90)는 차후 형성되는 소스/드레인 영역과 게이트 구조 사이의 격리 피처로서 작용한다. 아래에서 더 상세히 논의되는 바와 같이, 소스/드레인 영역은 제1 리세스(86)에 형성될 것인 반면, 제1 나노구조(52)는 대응하는 게이트 구조로 대체될 것이다.
내부 스페이서 층은 CVD, ALD 등과 같은 등각(conformal) 증착 공정에 의해 증착될 수 있다. 내부 스페이서 층은 실리콘 질화물 또는 실리콘 산질화물과 같은 물질을 포함할 수 있지만, 약 3.5 미만의 k 값을 갖는 저유전율(low-k) 물질과 같은 임의의 적절한 물질이 이용될 수 있다. 그 다음, 내부 스페이서 층은 이방성으로 에칭되어 제1 내부 스페이서(90)를 형성할 수 있다. 제1 내부 스페이서(90)의 외부 측벽은 제2 나노구조(54)의 측벽과 같은 높이로 도시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 제2 나노구조(54)의 측벽을 넘어서 연장되거나 제2 나노구조(54)의 측벽으로부터 리세스될 수 있다.
또한, 제1 내부 스페이서(90)의 외부 측벽은 도 9a에서 직선으로 도시되었지만, 제1 내부 스페이서(90)의 외부 측벽은 오목하거나 볼록할 수 있다. 예를 들어, 도 9b는 제1 나노구조(52)의 측벽이 오목하고, 제1 내부 스페이서(90)의 외부 측벽이 오목하고, 제1 내부 스페이서(90)가 제2 나노구조(54)의 측벽으로부터 리세스되는 실시 예를 도시한다. 내부 스페이서 층은 RIE, NBE 등과 같은 이방성 에칭 공정에 의해 에칭될 수 있다. 제1 내부 스페이서(90)는 게이트 구조를 형성하는데 사용되는 에칭 공정과 같은 후속 에칭 공정에 의해 차후 형성되는 (도 10a 내지 10d와 관련하여 아래에서 논의되는 에피택셜 소스/드레인 영역(92)과 같은) 소스/드레인 영역에 대한 손상을 방지하기 위해 사용될 수 있다.
도 10a 내지 10d에서, 에피택셜 소스/드레인 영역(92A-C)은 제1 리세스(86)에 형성된다. 에피택셜 소스/드레인 영역(92A-C)은 총칭하여 에피택셜 소스/드레인 영역(92)으로 지칭될 수 있다. 일부 실시 예에서 에피택셜 소스/드레인 영역(92)은 제2 나노구조(54)에 응력을 가함으로써 성능을 향상시킬 수 있다. 도 10a에 도시된 바와 같이, 에피택셜 소스/드레인 영역(92)은 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역(92)의 각각의 인접한 쌍 사이에 배치되도록 제1 리세스(86)에 형성된다. 일부 실시 예에서, 제1 스페이서(80)는 더미 게이트(76)로부터 에피택셜 소스/드레인 영역(92)을 분리하는 데 사용되며, 제1 내부 스페이서(90)는 에피택셜 소스/드레인 영역(92)이 결과적인 나노-FET의 차후 형성된 게이트와 단락되지 않도록 제1 나노구조(52)로부터 적절한 측면 거리만큼 에피택셜 소스/드레인 영역(92)을 분리하는 데 사용된다.
도 10a, 10c 및 10d에 도시된 바와 같이, 에피택셜 소스/드레인 영역(92A-C)(총칭하여 에피택셜 소스/드레인 영역(92)으로 지칭됨)은 각각 제2 나노구조(54A-C)로부터 에피택셜 성장될 수 있다. 에피택셜 소스/드레인 영역(92A.i 및 92A.ii), 에피택셜 소스/드레인 영역(92B.i 및 92B.ii), 에피택셜 소스/드레인 영역(92C.i 및 92C.ii) 및 대응하는 파선이 전형적인 예인, 수평으로 인접한 에피택셜 소스/드레인 영역(92)(예를 들어, 기판(50)의 주 표면에 평행한 방향으로 서로 인접한 에피택셜 소스/드레인 영역(92))이 서로 병합되도록, 에피택셜 소스/드레인 영역(92)이 성장될 수 있다. 반면에, 에피택셜 소스/드레인 영역(92A-C)이 전형적인 예인 수직으로 인접한 에피택셜 소스/드레인 영역(92)(예를 들어, 기판(50)의 주 표면에 수직인 방향으로 서로 바로 위/아래에 있는 에피택셜 소스/드레인 영역(92))은 서로 분리된 상태로 유지된다. 에피택셜 소스/드레인 영역(92)은 제2 나노구조(54)의 측벽으로부터 연장될 수 있고 제1 내부 스페이서(90) 및 제1 스페이서(80)의 측벽을 따라 연장될 수 있다.
에피택셜 소스/드레인 영역(92)은 약 30 nm 내지 약 200 nm 범위의 두께(T3)를 갖도록 에피택셜 성장될 수 있다. 에피택셜 소스/드레인 영역(92)은 약 50 nm 내지 약 400 nm 범위의 높이(H1)를 가질 수 있고, 약 50 nm 내지 약 200 nm 범위의 높이(H2)를 갖는 갭(93)만큼 서로 분리될 수 있다. 수평으로 인접한 에피택셜 소스/드레인 영역(92)이 서로 병합할 수 있게 하는 한편 수직으로 인접한 에피택셜 소스/드레인 영역(92)이 병합되지 않은 상태로 유지되게 하기 위하여, 제1 나노구조(52) 및 제2 나노구조(54)의 간격 및 치수는 두께(T3)와 함께 선택될 수 있다. 일부 실시 예에서, 이는 인접한 나노구조(55) 사이의 거리(D1)보다 더 큰 두께(T1)를 갖는 제1 반도체 층(51)을 형성함으로써 달성될 수 있으므로, 제2 나노구조(54)의 수평으로 인접한 것이 제2 나노구조(54)의 수직으로 인접한 것보다 함께 더 가깝게 이격된다. 수평으로 인접한 제2 나노구조(54)는 약 50 nm 내지 약 200 nm 범위의 거리(D1)만큼 서로 분리될 수 있는 반면, 수직으로 인접한 제2 나노구조(54)는 거리(D1)보다 크고 약 100 nm 내지 약 500 nm 범위에 있는 거리(D2) 만큼 서로 분리될 수 있다. 이것은 수평으로 병합된 에피택셜 소스/드레인 영역(92)이 소스 라인 및 비트 라인으로서 사용될 수 있게 하고 수직으로 인접한 에피택셜 소스/드레인 영역(92) 사이의 단락을 방지한다. 병합된 에피택셜 소스/드레인 영역(92)을 소스 라인 및 비트 라인으로서 사용하면, 디바이스 크기가 줄어들고 디바이스 밀도가 향상되며 비용이 절감된다.
에피택셜 소스/드레인 영역(92)은 도 10a에 예시된 단면 뷰에서 직사각형 형상을 갖고 도 10c에 예시된 단면 뷰에서 원형 형상을 갖는 것으로 예시되었지만, 에피택셜 소스/드레인 영역(92)은 육각형, 팔각형 또는 기타 형상과 같은 적절한 단면 형상을 가질 수 있다. 일부 실시 예에서, 에피택셜 소스/드레인 영역(92)은 패싯을 가질 수 있다. 일부 실시 예에서, n-형 영역 및 p-형 영역 모두의 에피택셜 소스/드레인 영역(92)은 실리콘, 실리콘 카바이드, 인 도핑된 실리콘 카바이드, 실리콘 인화물, 실리콘-저마늄, 붕소 도핑된 실리콘-저마늄, 저마늄, 저마늄 주석 등과 같은 물질을 포함할 수 있다.
n-형 영역, 예를 들어 NMOS 영역의 에피택셜 소스/드레인 영역(92)은 p-형 영역, 예를 들어 PMOS 영역을 마스킹함으로써 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역(92)은 n-형 영역의 제1 리세스(86)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 n-형 나노-FET에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 제2 나노구조(54)가 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은 실리콘, 실리콘 카바이드, 인 도핑된 실리콘 카바이드, 실리콘 인화물 등과 같이 제2 나노구조(54)에 인장 변형을 가하는 물질을 포함할 수 있다.
p-형 영역, 예를 들어 PMOS 영역의 에피택셜 소스/드레인 영역(92)은 n-형 영역, 예를 들어 NMOS 영역을 마스킹함으로써 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역(92)은 p-형 영역의 제1 리세스(86)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 p-형 나노-FET에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 제2 나노구조(54)가 실리콘인 경우, 에피택셜 소스/드레인 영역(92)은 실리콘-저마늄, 붕소 도핑된 실리콘-저마늄, 저마늄, 저마늄 주석 등과 같이 제2 나노구조(54)에 압축 변형을 가하는 물질을 포함할 수 있다.
에피택셜 소스/드레인 영역(92), 제2 나노구조(54), 및/또는 기판(50)은 저농도 도핑된 소스/드레인 영역을 형성하기 위해 이전에 논의된 공정과 유사하게 소스/드레인 영역을 형성하기 위해 도펀트로 주입될 수 있고, 뒤이어 어닐링이 이어진다. 소스/드레인 영역은 약 1×1019 atoms/cm3 내지 약 1×1021 atoms/cm3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-형 및/또는 p-형 불순물은 이전에 논의된 임의의 불순물일 수 있다. 일부 실시 예에서, 에피택셜 소스/드레인 영역(92)은 성장 동안 인 시츄 도핑될 수 있다.
도 11a 내지 11d에서, 제1 층간 유전체(ILD)(96)는 각각 도 10a 내지 10d에 도시된 구조 위에 증착된다. 제1 ILD(96)는 유전체 물질로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD), ALD 등과 같은 임의의 적절한 방법에 의해 증착될 수 있다. 유전체 물질은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 옥시탄질화물, 실리콘 카바이드, 실리콘 산질화물 등을 포함할 수 있다. 임의의 허용되는 공정에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도 11a 및 11c에 도시된 바와 같이, 제1 ILD(96)는 에피택셜 소스/드레인 영역(92)을 둘러싸고 갭(93)을 채우도록 형성될 수 있다. 제1 ILD(96)는 에피택셜 소스/드레인 영역(92)의 상부 표면, 측면 및 하부 표면; 제1 내부 스페이서(90)의 측면; 제1 스페이서(80)의 측면 및 상부 표면; 및 마스크(78)의 상부 표면을 따라 형성될 수 있다.
도 12a 내지 12d에서, CMP와 같은 평탄화 공정이 제1 ILD(96)의 상부 표면을 더미 게이트(76) 또는 마스크(78)의 상부 표면과 평평하게 하기 위해 수행될 수 있다. 평탄화 공정은 또한 더미 게이트(76) 상의 마스크(78) 및 마스크(78)의 측벽을 따라 제1 스페이서(80)의 부분들을 제거할 수 있다. 평탄화 공정 후, 더미 게이트(76), 제1 스페이서(80) 및 제1 ILD(96)의 상부 표면은 공정 변동 내에서 평평하다. 따라서, 더미 게이트(76)의 상부 표면은 제1 ILD(96)를 통해 노출된다. 일부 실시 예에서, 마스크(78)가 남아 있을 수 있으며, 이 경우 평탄화 공정은 제1 ILD(96)의 상부 표면을 마스크(78) 및 제1 스페이서(80)의 상부 표면과 평평하게 한다.
도 13a 내지 13d에서, 더미 게이트(76) 및 마스크(78)는 존재한다면 하나 이상의 에칭 단계에서 제거되어, 제2 리세스(98)가 형성된다. 제2 리세스(98) 내의 더미 게이트 유전체(71)의 부분들도 또한 제거된다. 일부 실시 예에서, 더미 게이트(76) 및 더미 게이트 유전체(71)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(96) 또는 제1 스페이서(80)보다 빠른 속도로 더미 게이트(76)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 공정을 포함할 수 있다. 각각의 제2 리세스(98)는 나노구조(55)의 부분들을 노출시키고/시키거나 그 위에 놓이고, 이는 차후 완성된 나노-FET에서 채널 영역으로서 작용한다. 채널 영역으로서 작용하는 나노구조(55)의 부분들은 에피택셜 소스/드레인 영역(92)의 이웃하는 쌍 사이에 배치된다. 제거하는 동안, 더미 게이트 유전체(71)는 더미 게이트(76)가 에칭될 때 에칭 정지 층으로서 사용될 수 있다. 그런 다음 더미 게이트 유전체(71)는 더미 게이트(76)의 제거 후에 제거될 수 있다.
도 14a 내지 14d에서, 제1 나노구조(52)가 제거되어 제2 리세스(98)를 연장한다. 제1 나노구조(52)는 제1 나노구조(52)의 물질에 선택적인 에칭제를 사용하여 습식 에칭 등과 같은 등방성 에칭 공정을 수행함으로써 제거될 수 있는 반면, 제2 나노구조(54), 기판(50), STI 영역(58)은 제1 나노구조(52)와 비교하여 상대적으로 에칭되지 않은 상태로 유지된다. 제1 나노구조(52)가 예를 들어, 실리콘 저마늄를 포함하고 제2 나노구조(54A-C)가 예를 들어, 실리콘 또는 실리콘 카바이드를 포함하는 실시 예에서, 불화 수소, 다른 불소계 에칭제 등이 제1 나노구조(52)를 제거하는데 사용될 수 있다. 제1 나노구조(52)가 제거된 후, 수직 방향(예를 들어, 기판(50)의 주 표면에 수직인 방향)으로 인접한 제2 나노구조(54)는 제1 나노구조의 두께(예를 들어, 두께(T1))와 동일한 거리만큼 서로 분리될 수 있다.
도 15a 내지 15d에서, 게이트 유전체 층(100) 및 게이트 전극(102)은 대체 게이트를 위해 형성된다. 게이트 유전체 층(100)은 제2 리세스(98)에 컨포멀하게 증착된다. 게이트 유전체 층(100)은 기판(50)의 상부 표면 및 제2 나노구조(54)의 상부 표면, 측면 및 하부 표면 상에 형성될 수 있다. 게이트 유전체 층(100)은 또한 제1 ILD(96)의 상부 표면, 제1 스페이서(80)의 상부 표면 및 측면, 및 제1 내부 스페이서(90)의 측면 상에 증착될 수 있다. 게이트 유전체 층(100)은 CVD, PVD, ALD, 분자 빔 증착(MBD), PECVD 등에 의해 증착될 수 있다.
일부 실시 예에서, 게이트 유전체 층(100)은 게이트 유전체 층(100)에 걸쳐 적절한 전압 차를 인가함으로써 2 개의 상이한 분극 방향 사이에서 스위칭할 수 있는 물질을 포함할 수 있다. 게이트 유전체 층(100)은 하프늄(Hf) 기반 유전체 물질 등과 같은 고유전율 유전체 물질일 수 있다. 일부 실시 예에서, 게이트 유전체 층(100)은 하프늄 산화물, 하프늄 지르코늄 산화물, 실리콘 도핑된 하프늄 산화물 등과 같은 강유전체(FE) 물질을 포함한다. 일부 실시 예에서, 게이트 유전체 층(100)은 상이한 강유전체 물질 또는 상이한 유형의 유전체 물질을 포함할 수 있다. 일부 실시 예에서, 게이트 유전체 층(100)은 2 개의 SiOx 층(예를 들어, ONO 구조) 사이에 SiNx 층을 포함하는 다층 유전체 구조일 수 있다. 게이트 유전체 층(100)의 구조는 n-형 영역과 p-형 영역에서 동일하거나 상이할 수 있다. 게이트 유전체 층(100)은 약 5 nm 내지 약 20 nm 범위의 두께를 가질 수 있다. 두께가 5 nm 미만인 게이트 유전체 층(100)을 형성하면 성능이 저하될 수 있는 반면, 20 nm보다 큰 두께의 게이트 유전체 층(100)을 형성하면 과도한 양의 공간을 차지할 수 있다.
게이트 전극(102)은 게이트 유전체 층(100) 위에 증착되고 제2 리세스(98)의 나머지 부분을 채운다. 게이트 전극(102)은 티타늄 질화물, 티타늄 산화물, 탄탈럼 질화물, 탄탈럼 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다층과 같은 금속 함유 물질을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(102)이 도 15a 내지 15d에 도시되어 있지만, 게이트 전극(102)은 임의의 수의 라이너 층, 임의의 수의 일 함수 튜닝 층 및 충전 물질을 포함할 수 있다. 게이트 전극(102)을 구성하는 층의 임의의 조합은 인접한 제2 나노구조(54) 사이 및 제2 나노구조(54a)와 기판(50) 사이에 증착될 수 있다.
n-형 영역과 p-형 영역에 게이트 유전체 층(100)을 형성하는 것은 각 영역의 게이트 유전체 층(100)이 동일한 물질로 형성되도록 동시에 발생할 수 있고, 게이트 전극(102)을 형성하는 것은 각 영역의 게이트 전극(102)이 동일한 물질로 형성되도록 동시에 발생할 수 있다. 일부 실시 예에서, 각 영역의 게이트 유전체 층(100)은 별개의 공정에 의해 형성될 수 있어서, 게이트 유전체 층(100)이 상이한 물질일 수 있고/있거나 상이한 수의 층을 가질 수 있고/있거나, 각 영역 내의 게이트 전극(102)이 별개의 공정에 의해 형성될 수 있어서, 게이트 전극(102)이 상이한 물질일 수 있고/있거나 상이한 수의 층을 가질 수 있다. 다양한 마스킹 단계를 사용하여 별개의 공정을 사용할 때 적절한 영역을 마스킹하고 노출할 수 있다.
제2 리세스(98)를 충진한 후, CMP와 같은 평탄화 공정을 수행하여 게이트 유전체 층(100)의 과잉 부분 및 게이트 전극(102)의 물질을 제거할 수 있고, 과잉 부분은 제1 ILD(96) 및 제1 스페이서(80)의 상부 표면 위에 있다. 따라서 게이트 전극(102) 및 게이트 유전체 층(100)의 물질의 나머지 부분은 결과적인 나노-FET의 대체 게이트 구조를 형성한다. 게이트 전극(102) 및 게이트 유전체 층(100)은 총칭하여 "게이트 구조"로 지칭될 수 있다.
제2 나노구조(54)는 도 14b 및 15b에서 직사각형 단면 형상을 갖는 것으로 도시되어 있지만, 제2 나노구조(54)는 더미 게이트 유전체(71), 더미 게이트(76) 및 제1 나노구조(52)를 제거한 후 원형(round), 원형(circular), 정사각형 또는 기타 단면 형상을 가질 수 있다. 예로서, 도 15e는 제2 나노구조(54)가 단면 뷰가 원형 형상을 갖는 실시 예를 도시하고, 도 15f는 제2 나노구조(54)가 단면 뷰가 정사각형 형상을 갖는 실시 예를 도시한다. 제2 나노구조(54)의 형상은 제2 반도체 층(53)의 두께, 제2 나노구조(54)의 폭 및 제2 나노구조(54)를 패터닝하고 더미 게이트 유전체(71), 더미 게이트(76) 및 제1 나노구조(52)를 제거하는 데 사용되는 에칭 공정의 파라미터를 제어함으로써 제어될 수 있다. 게이트 유전체 층(100)은 컨포멀하게 형성되고 따라서 제2 나노구조(54)의 단면 형상과 유사한 단면 형상을 갖는다. 예를 들어, 도 15e에 도시된 실시 예에서, 게이트 유전체 층(100)은 단면 뷰가 원형 형상을 가지며, 도 15e에 예시된 실시 예에서, 게이트 유전체 층(100)은 단면 뷰가 정사각형 형상을 갖는다.
도 16a 내지 16d에서, 트렌치(104)는 게이트 전극(102), 게이트 유전체 층(100) 및 제1 스페이서(80)를 통해 패터닝된다. 트렌치(104)는 또한 제2 나노구조(54)를 통해 패터닝될 수 있다. 트렌치(104)는 포토리소그래피와 에칭의 조합을 통해 패터닝될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 트렌치(104)는 제1 ILD(96)의 대향 측벽과 에피택셜 소스/드레인 영역(92) 사이에 배치될 수 있고, 트렌치(104)는 메모리 어레이(200)(도 1a 참조)에서 메모리 셀(202)의 인접한 스택을 물리적으로 분리할 수 있다. 트렌치(104)는 또한 (도 21a 내지 21d와 관련하여 아래에서 논의되는 계단 구조(110)와 같은) 계단 구조가 나중에 형성될 구조의 부분에서 게이트 전극(102), 게이트 유전체 층(100), 제1 스페이서(80) 및 제2 나노구조(54)를 통해 패터닝될 것이다.
도 17a 내지 17d에서, 유전체 물질(106)은 트렌치(104) 내에 증착되고 트렌치(104)를 충진한다. 유전체 물질(106)은 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산탄질화물, 실리콘 카바이드, 실리콘 산질화물 등을 포함할 수 있고, 이는 CVD, PVD, ALD, PECVD 등에 의해 증착될 수 있다. 유전체 물질(106)은 트렌치(104)를 충진할 수 있고, 제1 ILD(96), 제1 스페이서(80), 게이트 유전체 층(100), 게이트 전극(102) 및 기판(50)의 상부 표면을 따라 그리고 게이트 유전체 층(100), 게이트 전극(102), 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92)의 측벽을 따라 연장되어 증착될 수 있다. 증착 후 평탄화 공정(예를 들어, CMP, 에치 백 등)를 수행하여 유전체 물질(106)의 과잉 부분을 제거할 수 있다. 결과적인 구조에서, 제1 ILD(96), 제1 스페이서(80), 게이트 유전체 층(100), 게이트 전극(102) 및 유전체 물질(106)의 상부 표면은 (예를 들어, 공정 변동 내에서) 실질적으로 서로 평평할 수 있다.
도 18a 내지 21d는 (도 21a 내지 21d에 예시된) 계단 구조(110)를 형성하기 위해 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92)을 패터닝하는 것을 도시한다. 도 18a 내지 18d에서 포토레지스트(108)는 제1 ILD(96), 유전체 물질(106), 제1 스페이서(80), 게이트 유전체 층(100) 및 게이트 전극(102) 위에 형성된다. 포토레지스트(108)는 스핀-온 기술을 사용하여 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트(108)를 패터닝하면 영역(111)에서 제1 ILD(96) 및 유전체 물질(106)의 부분들을 노출시킬 수 있는 한편, 제1 ILD(96), 유전체 물질(106), 제1 스페이서(80), 게이트 유전체 층(100) 및 게이트 전극(102)의 나머지 부분들을 마스킹할 수 있다.
또한, 도 18a 내지 18d에서, 영역(111)의 제1 ILD(96)의 노출된 부분들은 마스크로서 포토레지스트(108)를 사용하여 에칭되고, 영역(111)에서 제1 ILD(96)의 노출된 부분 아래에 있는 에피택셜 소스/드레인 영역(92C)의 부분이 마스크로서 제1 ILD(96)를 사용하여 에칭된다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 이들의 조합과 같은 임의의 허용 가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 에칭은 영역(111)에서 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92C)의 부분들을 제거하고 개구(109)를 정의할 수 있다. 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92C)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분들을 제거하는데 사용되는 에칭제는 상이할 수 있다. 일부 실시 예에서, 에피택셜 소스/드레인 영역(92C)은 제1 ILD(96)를 에칭하는 동안 에칭 정지 층으로서 작용하고, 제1 ILD(96)는 에피택셜 소스/드레인 영역(92C)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 그 결과, 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92C)의 부분들은 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92)의 나머지 부분을 제거하지 않고 선택적으로 제거될 수 있으며, 개구(109)는 원하는 깊이까지 연장될 수 있다. 대안적으로, 개구(109)가 원하는 깊이에 도달한 후에 개구(109)의 에칭을 중지하기 위해 시한 에칭 공정이 사용될 수 있다. 결과적인 구조에서, 에피택셜 소스/드레인 영역(92B) 위의 제1 ILD(96)의 부분이 영역(111)에서 노출된다.
도 19a 내지 19d에서, 포토레지스트(108)는 제1 ILD(96) 및 유전체 물질(106)의 추가 부분을 노출하도록 트리밍된다. 포토레지스트(108)는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(108)의 폭이 감소되고, 영역(111) 및 영역(113)의 제1 ILD(96) 및 유전체 물질(106) 부분이 노출된다. 예를 들어, 영역(113) 및 영역(111)의 제1 ILD(96) 및 유전체 물질(106)의 상부 표면이 노출될 수 있다.
그 다음, 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92)의 노출된 부분은 포토레지스트(108) 및 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92C)의 부분을 사용하여 마스크로서 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 이들의 조합과 같은 임의의 적합한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 에칭은 개구(109)를 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92) 내로 더 연장할 수 있다. 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하는 데 사용되는 에칭제는 상이할 수 있다. 일부 실시 예에서, 에피택셜 소스/드레인 영역(92B-C)은 제1 ILD(96)의 부분들을 에칭하는 동안 에칭 정지 층으로서 작용하고, 제1 ILD(96)의 부분들은 에피택셜 소스/드레인 영역(92B-C)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 그 결과, 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92B-C)은 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92)의 나머지 부분을 에칭하지 않고 선택적으로 에칭될 수 있으며, 개구(109)는 원하는 깊이까지 연장될 수 있다. 대안적으로, 개구(109)가 원하는 깊이에 도달한 후에 개구(109)의 에칭을 중지하기 위해 시한 에칭 공정이 사용될 수 있다. 또한, 에칭 공정 동안, 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92)의 에칭되지 않은 부분은 밑에 있는 층에 대한 마스크로서 작용하며, 결과적으로 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92C)(도 18a 내지 18d 참조)의 이전 패턴이 밑에 있는 제1 ILD(96) 및 밑에 있는 에피택셜 소스/드레인 영역(92B)으로 전사될 수 있다. 결과적인 구조에서, 에피택셜 소스/드레인 영역(92A) 위의 제1 ILD(96)의 부분은 영역(111)에서 노출되고, 에피택셜 소스/드레인 영역(92B) 위의 제1 ILD(96)의 부분은 영역(113)에서 노출된다.
도 20a 내지 20d에서, 포토레지스트(108)는 제1 ILD(96) 및 유전체 물질(106)의 추가 부분을 노출하도록 트리밍된다. 포토레지스트(108)는 허용 가능한 포토리소그래피 기술을 사용하여 트리밍될 수 있다. 트리밍의 결과, 포토레지스트(108)의 폭이 감소하고, 영역(111), 영역(113) 및 영역(115)에서 제1 ILD(96) 및 유전체 물질(106)의 부분들이 노출된다. 예를 들어, 영역(115), 영역(113) 및 영역(111)에서 제1 ILD(96) 및 유전체 물질(106)의 상부 표면이 노출될 수 있다.
제1 ILD(96) 및 에피택셜 소스/드레인 영역(92)의 노출된 부분은 그 후 포토레지스트(108), 제1 ILD(96)의 부분, 에피택셜 소스/드레인 영역(92C) 및 에피택셜 소스/드레인 영역(92B)을 마스크로서 사용하여 에칭될 수 있다. 에칭은 습식 또는 건식 에칭, RIE, NBE 등, 또는 이들의 조합과 같은 임의의 적합한 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다. 에칭은 개구(109)를 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92)으로 더 연장할 수 있다. 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92)은 상이한 물질 조성을 갖기 때문에, 이들 층의 노출된 부분을 제거하는 데 사용되는 에칭제는 상이할 수 있다. 일부 실시 예에서, 에피택셜 소스/드레인 영역(92A-C)은 제1 ILD(96)의 부분들을 에칭하는 동안 에칭 정지 층으로서 작용하고, 제1 ILD(96)의 부분들은 에피택셜 소스/드레인 영역(92A-C)을 에칭하는 동안 에칭 정지 층으로서 작용한다. 그 결과, 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92A-C)은 제1 ILD(96)의 나머지 부분을 에칭하지 않고 선택적으로 에칭될 수 있고, 개구(109)는 원하는 깊이까지 연장될 수 있다. 대안적으로, 개구(109)가 원하는 깊이에 도달한 후에 개구(109)의 에칭을 중지하기 위해 시한 에칭 공정이 사용될 수 있다. 또한, 에칭 공정 동안, 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92)의 에칭되지 않은 부분은 밑에 있는 층에 대한 마스크로서 작용하며, 결과적으로 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92B-C)(도 19a 내지 19d 참조)의 이전 패턴이 밑에 있는 제1 ILD(96) 및 밑에 있는 에피택셜 소스/드레인 영역(92A-B)으로 전사될 수 있다. 결과적인 구조에서, 기판(50) 위의 제1 ILD(96)의 부분은 영역(111)에서 노출되고, 에피택셜 소스/드레인 영역(92A) 위의 제1 ILD(96)의 부분은 영역(113)에서 노출되고, 에피택셜 소스/드레인 영역(92B) 위의 ILD(96)의 부분은 영역(115)에서 노출된다.
도 21a 내지 21d에서 포토레지스트(108)는 허용 가능한 애싱 또는 습식 스트립 공정에 의해 제거된다. 따라서, 계단 구조(110)가 형성된다. 계단 구조(110)는 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92)의 교번 층의 스택을 포함한다. 도 21c에 도시된 바와 같이, 에피택셜 소스/드레인 영역(92A)이 더 길고 에피택셜 소스/드레인 영역(92B)을 지나 측 방향으로 연장되고, 에피택셜 소스/드레인 영역(92B)이 더 길고 에피택셜 소스/드레인 영역(92C)을 지나 측 방향으로 연장되도록, 에피택셜 소스/드레인 영역(92)의 길이는 기판(50)을 향하는 방향으로 증가한다. 그 결과, 전도성 컨택트는 후속 처리 단계에서 계단 구조(110) 위에서부터 에피택셜 소스/드레인 영역(92) 각각으로 만들어질 수 있다.
도 22a 내지 22d에서, 금속 간 유전체(IMD)(112)는 도 21a 내지 21d의 구조 위에 증착된다. IMD(112)는 제1 ILD(96), 제1 스페이서(80), 게이트 유전체 층(100), 게이트 전극(102), 유전체 물질(106) 및 에피택셜 소스/드레인 영역(92A-C)의 상부 표면을 따라 그리고 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92A-C)의 측면을 따라 형성될 수 있다. IMD(112)는 유전체 물질로 형성될 수 있고, CVD, PECVD, 유동성 CVD(FCVD) 등과 같은 임의의 적절한 방법에 의해 증착될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 일부 실시 예에서, IMD(112)는 산화물(예를 들어, 실리콘 산화물 등), 질화물(예를 들어, 실리콘 질화물 등), 이들의 조합 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 유전체 물질이 사용될 수 있다.
또한, 도 22a 내지 22d에서, 컨택트(114) 및 컨택트(116)는 각각 에피택셜 소스/드레인 영역(92) 및 게이트 전극(102)으로 연장되고 이에 전기적으로 결합되어 형성된다. 에피택셜 소스/드레인 영역(92)의 계단 형상은 컨택트(114)가 착지할 수 있도록 에피택셜 소스/드레인 영역(92) 각각 상에 표면을 제공한다. 컨택트(114) 및 컨택트(116)를 형성하는 것은, 예를 들어 포토리소그래피 및 에칭의 조합을 사용하여 에피택셜 소스/드레인 영역(92) 및 게이트 전극(102)의 부분들을 노출하기 위해 IMD(112)에서 개구를 패터닝하는 것을 포함할 수 있다. 일부 실시 예에서, IMD(112)의 개구는 IMD(112)의 물질에 대해 높은 에칭 선택비를 갖는 공정에 의해 형성될 수 있다. 따라서, IMD(112)의 개구는 에피택셜 소스/드레인 영역(92) 및 게이트 전극(102)의 물질을 크게 제거하지 않고 형성될 수 있다.
일부 실시 예에서, 에피택셜 소스/드레인 영역(92A-C) 각각을 노출하는 개구는 동시에 형성될 수 있다. 에피택셜 소스/드레인 영역(92A-C) 각각 위에 놓인 IMD(112)의 두께의 변동으로 인해, 에피택셜 소스/드레인 영역(92C)은 에피택셜 소스/드레인 영역(92B)보다 더 긴 기간 동안 에칭에 노출될 수 있으며, 이는 92A보다 긴 기간 동안 에칭에 노출된다. 에칭에 대한 노출은 에피택셜 소스/드레인 영역(92)에서 약간의 물질 손실, 구멍(pitting) 또는 기타 손상을 유발하여, 에피택셜 소스/드레인 영역(92C)이 최대로 손상되고, 에피택셜 소스/드레인 영역(92B)이 감소하는 정도로 손상되고, 에피택셜 소스/드레인 영역(92A)은 최소한도로 손상된다. 게이트 전극(102)을 노출하는 개구는 에피택셜 소스/드레인 영역(92)을 노출하는 개구와 동시에, 또는 에피택셜 소스/드레인 영역(92)을 노출하는 개구를 형성하는 데 사용되는 것과 유사하거나 동일한 별도의 에칭 공정에 의해 형성될 수 있다.
확산 장벽 층, 접착 층 등과 같은 라이너(별도로 도시되지 않음) 및 전도성 물질이 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 티타늄 질화물, 탄탈럼 질화물 등일 수 있다. 컨택트(114)와 컨택트(116)는 동시에 또는 개별적으로 형성될 수 있다. IMD(112)의 표면으로부터 과잉 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 전도성 물질은 개구에 컨택트(114) 및 컨택트(116)를 형성한다. 도 22c에 도시된 바와 같이, 컨택트(114)는 에피택셜 소스/드레인 영역(92A-C) 각각으로 연장될 수 있다. 도 22b에 도시된 바와 같이, 컨택트(116)는 게이트 전극(102) 각각으로 연장된다.
도 23에서, 전도성 라인(118) 및 전도성 라인(120)은 각각 컨택트(114) 및 컨택트(116) 위에 형성되고 그에 전기적으로 결합된다. 전도성 라인(118) 및 전도성 라인(120)은 IMD(112) 위에 형성될 수 있다. 일부 실시 예에서, 전도성 라인(118) 및 전도성 라인(120)은 추가 IMD 층에 형성될 수 있고, 이는 IMD(112)에 사용되는 것과 동일하거나 유사한 물질과 공정에 의해 IMD(112) 위에 형성된다. 일부 실시 예에서, 전도성 라인(118) 및 전도성 라인(120)의 원하는 패턴에 대응하는 트렌치를 형성하기 위하여 전도성 라인(118) 및 전도성 라인(120)은 IMD(112) 위의 추가 IMD 층이 포토리소그래피 및 에칭 기술의 조합을 이용하여 패터닝되는 다마신 공정을 사용하여 형성될 수 있다. 선택적인 확산 장벽 및/또는 선택적인 접착 층이 트렌치에 증착될 수 있고 그 후 트렌치는 전도성 물질로 채워질 수 있다. 장벽 층에 적합한 물질은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈럼, 탄탈럼 질화물, 티타늄 산화물 또는 기타 대안을 포함한다. 전도성 물질에 적합한 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 티타늄 질화물, 탄탈럼 질화물, 이들의 조합 등을 포함한다. 실시 예에서, 전도성 라인(118) 및 전도성 라인(120)은 구리 또는 구리 합금의 시드 층을 증착하고 전기 도금을 사용하여 트렌치를 충진함으로써 형성될 수 있다. 화학적 기계적 평탄화(CMP) 공정 등은 추가 IMD 층의 표면으로부터 과잉 전도성 물질을 제거하고 후속 처리를 위해 전도성 라인(118) 및 전도성 라인(120) 및 추가 IMD 층의 표면을 평탄화하기 위해 사용될 수 있다.
도 23에 도시된 바와 같이, 에피택셜 소스/드레인 영역(92)의 길이 방향에 수직인 방향으로 인접한 게이트 전극(102)은 전도성 라인(120)의 상이한 것들에 전기적으로 결합될 수 있다. 컨택트(114) 각각은 전도성 라인(118) 중 하나에 전기적으로 결합될 수 있다. 일부 실시 예에서, 게이트 전극(102)은 워드 라인일 수 있고, 이는 컨택트(116) 및 전도성 라인(120)을 통해 워드 신호에 연결된다. 계단 구조(110)의 제1 측면 상의 에피택셜 소스/드레인 영역(92)은 소스 라인일 수 있으며, 이는 컨택트(114) 및 전도성 라인(118)을 통해 전압원에 전기적으로 결합되고, 계단 구조(110)의 제1 측면 상의 에피택셜 소스/드레인 영역(92)은 비트 라인일 수 있으며, 이는 컨택트(114) 및 전도성 라인(118)을 통해 접지에 전기적으로 결합된다.
수평으로 병합되고 서로 수직으로 분리된 에피택셜 소스/드레인 영역(92)을 형성하면, 계단 구조(110)의 에피택셜 소스/드레인 영역(92A-C) 각각에 별도의 연결이 만들어질 수 있다. 이것은 주어진 영역에 제공될 수 있는 디바이스의 수를 증가시키고(예를 들어, 디바이스 밀도를 향상시키고), 비용을 절감한다.
도 24a 내지 32는 인접한 게이트 구조의 제2 나노구조(54)가 서로 엇갈리게 배치된 실시 예를 도시한다. 도 24a 내지 24c는 도 3 내지 4c에 예시되고 위에서 논의된 것과 유사하거나 동일한 단계가 수행된 후의 나노구조(55)를 도시한다. 나노구조(55)는 도 3 내지 4c의 실시 예와 관련하여 위에서 논의된 것과 상이한 폭 및 피치로 형성될 수 있다. 예를 들어, 나노구조(55)는 약 10 nm 내지 약 50 nm 범위의 폭(W2)을 가질 수 있다. 나노구조(55)는 약 20 nm 내지 약 300 nm 범위의 거리(D3)만큼 분리될 수 있다. 규정된 폭 및 피치를 갖는 제1 나노구조(55)를 형성하는 것은 (도 29a 내지 29d와 관련하여 아래에서 논의되는 에피택셜 소스/드레인 영역(92)과 같은) 차후 형성되는 에피택셜 소스/드레인 영역 중 수평으로 인접한 영역이 병합되도록 하는 데 도움이 될 수 있는 반면, 차후 형성되는 에피택셜 소스/드레인 영역 중 수직으로 인접한 영역은 병합되지 않는다. 이것은 수평으로 병합된 에피택셜 소스/드레인 영역이 소스 라인 및 비트 라인으로서 사용될 수 있게 하고 수직으로 인접한 에피택셜 소스/드레인 영역 사이의 단락을 방지한다. 병합된 에피택셜 소스/드레인 영역을 소스 라인 및 비트 라인으로서 사용하면 디바이스 크기가 줄어들고 디바이스 밀도가 향상되며 비용이 절감된다.
나노구조(55)는 상기 논의된 것과 유사하거나 동일한 제1 나노구조(52A-C)(총괄적으로 제1 나노구조(52)로 지칭됨) 및 제2 나노구조(54A-C)(총괄적으로 제2 나노구조(54)로 지칭됨)을 포함할 수 있다. 제1 나노구조(52)는 약 100 nm 내지 약 500 nm 범위의 높이(H3)로 형성될 수 있는 반면, 제2 나노구조(54)는 약 10 nm 내지 약 50 nm 범위의 높이(H4)로 형성될 수 있다. 일부 실시 예에서, 제1 나노구조(52)의 높이(H3) 대 제2 나노구조(54)의 높이(H4)의 비는 약 2 내지 약 10의 범위일 수 있다. 규정된 두께로 제1 나노구조(52) 및 제2 나노구조(54)를 형성하는 것은 (도 29a 내지 29d와 관련하여 아래에서 논의되는 에피택셜 소스/드레인 영역(92)과 같은) 차후 형성되는 에피택셜 소스/드레인 영역 중 수평으로 인접한 영역이 병합되도록 하는 데 도움이 될 수 있는 반면, 차후 형성되는 에피택셜 소스/드레인 영역 중 수직으로 인접한 영역은 병합되지 않는다. 이것은 수평으로 병합된 에피택셜 소스/드레인 영역이 소스 라인 및 비트 라인으로서 사용될 수 있게 하고 수직으로 인접한 에피택셜 소스/드레인 영역 사이의 단락을 방지한다. 병합된 에피택셜 소스/드레인 영역을 소스 라인 및 비트 라인으로서 사용하면 디바이스 크기가 줄어들고 디바이스 밀도가 향상되며 비용이 절감된다.
도 25a 내지 25c에서, 나노구조(55)는 각각의 나노구조(55)에 갭(130)을 형성하도록 패터닝된다. 갭(130)은 제2 나노구조(54A-C) 및 제1 나노구조(52A-C)을 통해 연장될 수 있고, 기판(50)의 표면을 노출할 수 있다. 나노구조(55)는 도 4a 내지 4c와 관련하여 위에서 논의된 것과 동일하거나 유사한 공정을 사용하여 패터닝될 수 있다. 일부 실시 예에서, 나노구조(55)는 단일 처리 단계에서 갭(130)을 형성하도록 형성되고 패터닝될 수 있다. 도 25c에 도시된 바와 같이, 나노구조(55) 중 인접한 것들에 형성된 갭(130)은 엇갈리게 될 수 있고, 나노구조(55) 중 인접한 것들의 나머지 부분도 또한 엇갈리게 될 수 있다. 나노구조(55) 중 인접한 것들의 나머지 부분은 서로 중첩될 수 있다. 엇갈린 구성으로 나노구조(55)를 형성하는 것은 후속 단계에서 제2 나노구조(54)에 대한 연결을 단순화하여 비용을 줄이고 디바이스 결함을 감소시킬 수 있다. 나노구조(55)의 패터닝 후에, 트랜지스터(204)의 채널 영역을 나중에 형성하는 나노구조(55)의 부분은 나노구조(55)의 종축에 수직인 방향으로 약 50 nm 내지 약 200 nm 범위의 거리(D4)만큼 서로 분리될 수 있다.
도 26a 내지 26c에서, 더미 유전체 층(70)은 나노구조(55) 상에 형성된다. 더미 유전체 층(70)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 증착되거나 열적으로 성장될 수 있다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 형성되고, 마스크 층(74)은 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 증착된 다음, 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크 층(74)은 더미 게이트 층(72) 위에 증착될 수 있다. 더미 게이트 층(72)은 전도성 또는 비전도성 물질일 수 있고 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-저마늄(poly-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 층(72)은 물리적 기상 증착(PVD), CVD, 스퍼터 증착, 또는 선택된 물질을 증착하기 위한 다른 기술에 의해 증착될 수 있다. 더미 게이트 층(72)은 격리 영역의 에칭으로부터 높은 에칭 선택비를 갖는 다른 물질로 제조될 수 있다. 마스크 층(74)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트 층(72) 및 단일 마스크 층(74)은 n-형 영역 및 p-형 영역에 걸쳐 형성된다. 더미 유전체 층(70)은 단지 예시적인 목적으로 나노구조(55)만을 덮는 것으로 도시되어 있다는 것에 유의한다. 일부 실시 예에서, 더미 유전체 층(70)은 더미 유전체 층(70)이 기판(50)을 덮도록 증착되어서, 더미 유전체 층(70)이 더미 게이트 층(72)과 기판(50) 사이에서 연장된다.
도 27a 내지 27c에서, 마스크 층(74)(도 26a 내지 26c 참조)은 마스크(78)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그런 다음 마스크(78)의 패턴은 더미 게이트(76) 및 더미 게이트 유전체(71)를 각각 형성하기 위하여 더미 게이트 층(72) 및 더미 유전체 층(70)으로 전사될 수 있다. 더미 게이트(76)는 나노구조(55)의 각각의 채널 영역을 덮는다. 마스크(78)의 패턴은 인접한 더미 게이트(76)로부터 더미 게이트(76) 각각을 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(76)는 또한 각각의 나노구조(55)의 길이 방향에 대략 수직인 길이 방향을 가질 수 있다.
추가로 도 27a 내지 27c에서, 제1 스페이서(80)는 나노구조(55) 위에, 더미 게이트 유전체(71), 더미 게이트(76) 및 마스크(78)에 인접하여 형성된다. 제1 스페이서(80)는 자기 정렬된 소스/드레인 영역을 형성하기 위한 스페이서로서 작용할 수 있다. 제1 스페이서(80)는 기판(50)의 상부 표면; 나노구조(55) 및 마스크(78)의 상부 표면 및 측벽; 및 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 제1 스페이서 층(별도로 도시되지 않음)을 증착함으로써 형성될 수 있다. 제1 스페이서 층은 열 산화와 같은 기술을 사용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성되거나, CVD, ALD 등에 의해 증착될 수 있다.
그 다음, 제1 스페이서 층은 에칭되어 제1 스페이서(80)를 형성할 수 있다. 아래에서 더 상세히 논의되는 바와 같이, 제1 스페이서(80)는 차후 형성되는 소스 드레인 영역을 자기 정렬하는 역할을 할 뿐만 아니라 후속 공정 동안 나노구조(55)의 측벽을 보호하는 역할을 한다. 제1 스페이서 층은 등방성 에칭 공정(예를 들어, 습식 에칭 공정), 이방성 에칭 공정(예를 들어, 건식 에칭 공정) 등과 같은 적절한 에칭 공정을 사용하여 에칭될 수 있다. 도 27a에 도시된 바와 같이, 제1 스페이서(80)는 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 배치될 수 있다. 도 27c에 예시된 바와 같이, 제1 스페이서(80)는 나노구조(55)의 측벽 상에 추가로 배치될 수 있다.
도 27a에 도시된 바와 같이, 제1 스페이서(80)는 제1 나노구조(52) 및 제2 나노구조(54)의 단부 표면을 따라 연장하여 형성될 수 있다. 일부 실시 예에서, 더미 게이트(76)는 제1 나노구조(52)의 단부 표면을 따라 연장하여 형성될 수 있고, 제2 나노구조(54) 및 제1 스페이서(80)는 제2 나노구조(54C) 위에 형성될 수 있다.
나노구조(55)가 더미 게이트(76), 더미 게이트 유전체(71) 및 마스크(78)를 형성하고 패터닝하기 전에 갭(130)을 형성하도록 패터닝되는 것으로 설명되었지만, 일부 실시 예에서, 나노구조(55)는 더미 게이트(76), 더미 게이트 유전체(71) 및 마스크(78)를 형성하고 패터닝한 후에 갭(130)을 형성하도록 패터닝될 수 있다. 또한, 나노구조(55)는 제1 스페이서(80)를 형성하기 전 또는 후에 갭(130)을 형성하도록 패터닝될 수 있다.
도 28a 내지 28c에서, 제1 리세스(86)는 나노구조(55)에 형성된다. 일부 실시 예에서, 제1 리세스(86)는 또한 적어도 부분적으로 기판(50) 내로 연장될 수 있다. 에피택셜 소스/드레인 영역은 나중에 제1 리세스(86)에 형성될 것이다. 제1 리세스(86)는 제1 나노구조(52) 및 제2 나노구조(54)를 통해 연장될 수 있다. 도 28a에 도시된 바와 같이, 제1 리세스(86)는 기판(50)의 상부 표면으로 연장될 수 있다. 제1 리세스(86)는 RIE, NBE 등과 같은 이방성 에칭 공정을 사용하여 나노구조(55)를 에칭함으로써 형성될 수 있다. 제1 스페이서(80) 및 마스크(78)는 제1 리세스(86)를 형성하는 데 사용되는 에칭 공정 동안 나노구조(55)의 부분을 마스킹한다. 단일 에칭 공정 또는 다중 에칭 공정을 사용하여 나노구조(55)의 각 층을 에칭할 수 있다. 제1 리세스(86)가 원하는 깊이에 도달한 후에, 제1 리세스(86)의 에칭을 중지하는데 시한 에칭 공정이 사용된다.
또한 도 28a 내지 28c에서, 제1 리세스(86)에 의해 노출된 제1 나노구조(52)의 측벽의 부분은 제1 내부 스페이서(90)에 의해 대체된다. 제1 나노구조(52)는 도 8과 관련하여 위에서 논의된 것과 동일하거나 유사한 공정을 사용하여 에칭될 수 있다. 그 다음, 제1 내부 스페이서(90)는 도 9a 또는 9b와 관련하여 위에서 논의된 것과 동일하거나 유사한 공정 및 물질을 사용하여 형성될 수 있다.
도 29a 내지 29d에서, 에피택셜 소스/드레인 영역(92A-C)은 제1 리세스(86)에 형성된다. 에피택셜 소스/드레인 영역(92A-C)은 총괄적으로 에피택셜 소스/드레인 영역(92)으로 지칭될 수 있다. 일부 실시 예에서 에피택셜 소스/드레인 영역(92)은 제2 나노구조(54)에 응력을 가함으로써 성능을 향상시킬 수 있다. 도 29a에 도시된 바와 같이, 에피택셜 소스/드레인 영역(92)은 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역(92)의 각각의 인접한 쌍 사이에 배치되도록 제1 리세스(86)에 형성된다. 일부 실시 예에서, 제1 스페이서(80)는 더미 게이트(76)로부터 에피택셜 소스/드레인 영역(92)을 분리하는 데 사용되며, 제1 내부 스페이서(90)는 에피택셜 소스/드레인 영역(92)이 결과적인 나노 FET의 차후 형성되는 게이트와 단락되지 않도록, 제1 나노구조(52)로부터 에피택셜 소스/드레인 영역(92)을 적절한 측면 거리만큼 분리하는 데 사용된다.
도 29a, 29c 및 29d에 도시된 바와 같이, 에피택셜 소스/드레인 영역(92A-C)은 각각 제2 나노구조(54A-C)로부터 에피택셜 성장될 수 있다. 에피택셜 소스/드레인 영역(92A.i 및 92A.ii), 에피택셜 소스/드레인 영역(92B.i 및 92B.ii), 에피택셜 소스/드레인 영역(92C.i 및 92C.ii) 및 대응하는 파선이 전형적인 예인, 수평으로 인접한 에피택셜 소스/드레인 영역(92)(예를 들어, 기판(50)의 주 표면에 평행한 방향으로 서로 인접한 에피택셜 소스/드레인 영역(92))이 서로 병합되도록, 에피택셜 소스/드레인 영역(92)이 성장될 수 있다. 반면에, 에피택셜 소스/드레인 영역(92A-C)이 전형적인 예인 수직으로 인접한 에피택셜 소스/드레인 영역(92)(예를 들어, 기판(50)의 주 표면에 수직인 방향으로 서로 바로 위/아래에 있는 에피택셜 소스/드레인 영역(92))은 서로 분리된 상태로 유지된다. 에피택셜 소스/드레인 영역(92)은 제2 나노구조(54)의 측벽으로부터 연장될 수 있고 제1 내부 스페이서(90) 및 제1 스페이서(80)의 측벽을 따라 연장될 수 있다.
에피택셜 소스/드레인 영역(92)은 약 30 nm 내지 약 200 nm 범위의 두께(T4)를 갖도록 에피택셜 성장될 수 있다. 에피택셜 소스/드레인 영역(92)은 약 50 nm 내지 약 400 nm 범위의 높이(H5)를 가질 수 있고, 약 50 nm 내지 약 200 nm 범위의 높이(H6)을 갖는 갭(93)만큼 서로 분리될 수 있다. 제1 나노구조(52) 및 제2 나노구조(54)의 간격 및 치수는 수평으로 인접한 에피택셜 소스/드레인 영역(92)이 서로 병합되는 반면 수직으로 인접한 에피택셜 소스/드레인 영역이 병합되지 않은 상태로 유지되게 하기 위하여 두께(T4)와 함께 선택될 수 있다. 일부 실시 예에서, 이것은 나노구조(55) 중 인접한 것 사이의 거리(D4)보다 더 큰 높이(H3)를 갖는 제1 나노구조(52)를 형성함으로써 달성될 수 있으며, 따라서 제2 나노구조(54) 중 수평으로 인접한 것이 제2 나노구조(54) 중 수직으로 인접한 것보다 함께 더 가깝게 이격된다. 수평으로 인접한 제2 나노구조(54)는 약 50 nm 내지 약 200 nm 범위의 거리(D4)만큼 서로 분리될 수 있는 반면, 수직으로 인접한 제2 나노구조(54)는 거리(D4)보다 더 크고 약 100 nm에서 약 500 nm 범위의 거리(D5)만큼 서로 분리될 수 있다. 이것은 수평으로 병합된 에피택셜 소스/드레인 영역(92)이 소스 라인 및 비트 라인으로서 사용될 수 있게 하고, 수직으로 인접한 에피택셜 소스/드레인 영역(92) 사이의 단락을 방지한다. 병합된 에피택셜 소스/드레인 영역(92)을 소스 라인 및 비트 라인으로서 사용하면 디바이스 크기를 감소시키고, 디바이스 밀도를 향상시키고, 비용을 절감한다.
에피택셜 소스/드레인 영역(92)은 도 29a에 예시된 단면 뷰에서 직사각형 형상을 갖고 도 29c에 예시된 단면 뷰에서 원형 형상을 갖는 것으로 예시되었지만, 에피택셜 소스/드레인 영역(92)은 육각형, 팔각형 또는 기타 형상과 같은 적절한 단면 형상을 가질 수 있다. 일부 실시 예에서, 에피택셜 소스/드레인 영역(92)은 패싯을 가질 수 있다. 일부 실시 예에서, n-형 영역 및 p-형 영역 모두의 에피택셜 소스/드레인 영역(92)은 실리콘, 실리콘 카바이드, 인 도핑된 실리콘 카바이드, 실리콘 인화물, 실리콘-저마늄, 붕소 도핑된 실리콘-저마늄, 저마늄, 저마늄 주석 등과 같은 물질을 포함할 수 있다.
n-형 영역, 예를 들어 NMOS 영역 내의 에피택셜 소스/드레인 영역(92)은 p-형 영역, 예를 들어 PMOS 영역을 마스킹함으로써 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역(92)은 n-형 영역 내의 제1 리세스(86)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 n-형 나노-FET에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 제2 나노구조(54)가 실리콘이라면, 에피택셜 소스/드레인 영역(92)은 실리콘, 실리콘 카바이드, 인 도핑된 실리콘 카바이드, 실리콘 인화물 등과 같이 제2 나노구조(54)에 인장 변형을 가하는 물질을 포함할 수 있다.
p-형 영역, 예를 들어 PMOS 영역 내의 에피택셜 소스/드레인 영역(92)은 n-형 영역, 예를 들어 NMOS 영역을 마스킹함으로써 형성될 수 있다. 그 후, 에피택셜 소스/드레인 영역(92)은 p-형 영역 내의 제1 리세스(86)에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(92)은 p-형 나노-FET에 적합한 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 제2 나노구조(54)가 실리콘이라면, 에피택셜 소스/드레인 영역(92)은 실리콘-저마늄, 붕소 도핑된 실리콘-저마늄, 저마늄, 저마늄 주석 등과 같은 제2 나노구조(54)에 압축 변형을 가하는 물질을 포함할 수 있다.
에피택셜 소스/드레인 영역(92), 제2 나노구조(54), 및/또는 기판(50)은 저농도 도핑된 소스/드레인 영역을 형성하기 위해 앞서 논의된 공정과 유사하게 소스/드레인 영역을 형성하기 위해 도펀트로 주입될 수 있고, 뒤이어 어닐링이 이어진다. 소스/드레인 영역은 약 1×1019 atoms/cm3 내지 약 1×1021 atoms/cm3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n-형 및/또는 p-형 불순물은 이전에 논의된 임의의 불순물일 수 있다. 일부 실시 예에서, 에피택셜 소스/드레인 영역(92)은 성장 동안 인 시츄 도핑될 수 있다.
도 30a 내지 30d는 위에서 논의된 바와 같이 도 11a 내지 21d에 예시된 단계들이 수행된 후의 구조를 도시한다. 구체적으로, 에피택셜 소스/드레인 영역(92)을 둘러싸는 제1 ILD(96)가 형성되고, 더미 게이트 구조는 게이트 전극(102) 및 게이트 유전체 층(100)을 포함하는 게이트 구조에 의해 대체되고, 게이트 구조의 부분들은 유전체 물질(106)에 의해 대체되고, 계단 구조(110)는 에피택셜 소스/드레인 영역(92) 및 제1 ILD(96)에 형성된다.
도 31a 내지 31d에서, 금속 간 유전체(IMD)(112)가 도 30a 내지 30d의 구조 위에 증착된다. IMD(112)는 제1 ILD(96), 제1 스페이서(80), 게이트 유전체 층(100), 게이트 전극(102), 유전체 물질(106) 및 에피택셜 소스/드레인 영역(92A-C)의 상부 표면을 따라 그리고 제1 ILD(96) 및 에피택셜 소스/드레인 영역(92A-C)의 측면을 따라 형성될 수 있다. IMD(112)는 유전체 물질로 형성될 수 있고, CVD, PECVD, 유동성 CVD(FCVD) 등과 같은 임의의 적절한 방법에 의해 증착될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 일부 실시 예에서, IMD(112)는 산화물(예를 들어, 실리콘 산화물 등), 질화물(예를 들어, 실리콘 질화물 등), 이들의 조합 등을 포함할 수 있다. 임의의 허용 가능한 공정에 의해 형성된 다른 유전체 물질이 사용될 수 있다.
또한, 도 31a 내지 31d에서, 컨택트(114) 및 컨택트(116)는 각각 에피택셜 소스/드레인 영역(92) 및 게이트 전극(102)으로 연장되고 이에 전기적으로 결합되어 형성된다. 에피택셜 소스/드레인 영역(92)의 계단 형상은 컨택트(114)가 착지할 수 있도록 에피택셜 소스/드레인 영역(92) 각각 상에 표면을 제공한다. 컨택트(114) 및 컨택트(116)를 형성하는 것은, 예를 들어 포토리소그래피 및 에칭의 조합을 사용하여 에피택셜 소스/드레인 영역(92) 및 게이트 전극(102)의 부분들을 노출하도록 IMD(112) 내에 개구를 패터닝하는 것을 포함할 수 있다. 일부 실시 예에서, IMD(112)의 개구는 IMD(112)의 물질에 대해 높은 에칭 선택비를 갖는 공정에 의해 형성될 수 있다. 이와 같이, IMD(112)의 개구는 에피택셜 소스/드레인 영역(92) 및 게이트 전극(102)의 물질을 크게 제거하지 않고 형성될 수 있다.
일부 실시 예에서, 에피택셜 소스/드레인 영역(92A-C) 각각을 노출하는 개구는 동시에 형성될 수 있다. 에피택셜 소스/드레인 영역(92A-C) 각각 위에 놓인 IMD(112)의 두께의 변화로 인해, 에피택셜 소스/드레인 영역(92C)은 에피택셜 소스/드레인 영역(92B)보다 더 긴 기간 동안 에칭에 노출될 수 있으며, 이는 92A보다 긴 기간 동안 에칭에 노출된다. 에칭에 대한 노출은 에피택셜 소스/드레인 영역(92)에서 약간의 물질 손실, 구멍, 또는 기타 손상을 유발하여, 에피택셜 소스/드레인 영역(92C)이 최대로 손상되고, 에피택셜 소스/드레인 영역(92B)이 감소하는 정도로 손상되고, 에피택셜 소스/드레인 영역(92A)은 최소한도로 손상된다. 게이트 전극(102)을 노출하는 개구는 에피택셜 소스/드레인 영역(92)을 노출하는 개구와 동시에, 또는 에피택셜 소스/드레인 영역(92)을 노출하는 개구를 형성하는 데 사용되는 것과 유사하거나 동일한 별도의 에칭 공정에 의해 형성될 수 있다.
확산 장벽 층, 접착 층 등과 같은 라이너(별도로 도시되지 않음) 및 전도성 물질이 개구에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈럼, 탄탈럼 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 티타늄 질화물, 탄탈럼 질화물 등일 수 있다. 컨택트(114)와 컨택트(116)는 동시에 또는 개별적으로 형성될 수 있다. IMD(112)의 표면으로부터 과잉 물질을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 나머지 라이너 및 전도성 물질은 개구에서 컨택트(114) 및 컨택트(116)를 형성한다. 도 22c에 도시된 바와 같이, 컨택트(114)는 에피택셜 소스/드레인 영역(92A-C) 각각으로 연장될 수 있다. 도 31b에 도시된 바와 같이, 컨택트(116)는 게이트 전극(102) 각각으로 연장된다.
도 32에서, 전도성 라인(118) 및 전도성 라인(120)은 각각 컨택트(114) 및 컨택트(116) 위에 형성되고 그에 전기적으로 결합된다. 전도성 라인(118) 및 전도성 라인(120)은 IMD(112) 위에 형성될 수 있다. 일부 실시 예에서, 전도성 라인(118) 및 전도성 라인(120)은 추가 IMD 층에 형성될 수 있고, 이는 IMD(112)에 사용되는 것과 동일하거나 유사한 물질과 공정에 의해 IMD(112) 위에 형성된다. 일부 실시 예에서, 전도성 라인(118) 및 전도성 라인(120)의 원하는 패턴에 대응하는 트렌치를 형성하기 위하여 전도성 라인(118) 및 전도성 라인(120)은 IMD(112) 위의 추가 IMD 층이 포토리소그래피 및 에칭 기술의 조합을 이용하여 패터닝되는 다마신 공정을 사용하여 형성될 수 있다. 선택적인 확산 장벽 및/또는 선택적인 접착 층이 트렌치에 증착될 수 있고 그 후 트렌치는 전도성 물질로 충진될 수 있다. 장벽 층에 적합한 물질은 티타늄, 티타늄 질화물, 티타늄 산화물, 탄탈럼, 탄탈럼 질화물, 티타늄 산화물 또는 기타 대안을 포함한다. 전도성 물질에 적합한 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 티타늄 질화물, 탄탈럼 질화물, 이들의 조합 등을 포함한다. 실시 예에서, 전도성 라인(118) 및 전도성 라인(120)은 구리 또는 구리 합금의 시드 층을 증착하고 전기 도금을 사용하여 트렌치를 충진으로써 형성될 수 있다. CMP 공정 등이 추가 IMD 층의 표면으로부터 과잉 전도성 물질을 제거하고 후속 처리를 위해 전도성 라인(118) 및 전도성 라인(120) 및 추가 IMD 층의 표면을 평탄화하기 위해 사용될 수 있다.
도 32에 도시된 바와 같이, (도 24a 내지 24c에 도시된) 제1 나노구조(52)의 각 스택으로부터 형성된 게이트 전극(102)은 동일한 전도성 라인(120)에 전기적으로 결합될 수 있다. 인접한 제1 나노구조(52)로부터 형성된 게이트 전극(102)은 전도성 라인(120) 중 인접한 것들에 연결된다. 각각의 컨택트(114)는 전도성 라인(118) 중 하나에 전기적으로 결합될 수 있다. 일부 실시 예에서, 게이트 전극(102)은 워드 라인일 수 있고, 이는 컨택트(116) 및 전도성 라인(120)을 통하여 워드 신호에 연결된다. 계단 구조(110)의 제1 측면 상의 에피택셜 소스/드레인 영역(92)은 소스 라인일 수 있고, 이는 컨택트(114) 및 전도성 라인(118)을 통해 전압원에 전기적으로 결합되고, 계단 구조(110)의 제1 측면 상의 에피택셜 소스/드레인 영역(92)은 비트 라인일 수 있으며, 이는 컨택트(114) 및 전도성 라인(118)을 통해 접지에 전기적으로 결합된다. 도 25a 내지 25c의 엇갈린 구성에서 나노구조(55)를 형성하면 단일 전도성 라인(120)이 제1 나노구조(52)의 각 스택으로부터 형성된 게이트 전극(102)에 전기적으로 결합될 수 있으며, 이는 연결 레이아웃을 단순화하고, 비용을 절감하고, 디바이스 결함을 감소시킨다.
실시 예는 다양한 이점을 달성할 수 있다. 예를 들어, 수평으로 병합되고 서로 수직으로 분리된 에피택셜 소스/드레인 영역(92)을 형성하면 계단 구조(110)에서 각각의 에피택셜 소스/드레인 영역(92A-C)에 별도의 연결이 만들어질 수 있다. 이것은 주어진 영역에 제공될 수 있는 디바이스의 수를 증가시키고(예를 들어, 디바이스 밀도를 향상시키고) 비용을 절감한다.
실시 예에 따르면, 메모리 어레이는 반도체 기판 위의 제1 채널 영역; 상기 제1 채널 영역에 전기적으로 결합된 제1 에피택셜 영역; 상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 에피택셜 영역 바로 위에 있는 제2 에피택셜 영역; 상기 제1 에피택셜 영역과 상기 제2 에피택셜 영역 사이의 유전체 물질; 상기 제1 채널 영역을 둘러싸는 게이트 유전체; 및 상기 게이트 유전체를 둘러싸는 게이트 전극을 포함하고, 상기 제2 에피택셜 영역은 상기 유전체 물질에 의해 상기 제1 에피택셜 영역으로부터 격리된다. 실시 예에서, 메모리 어레이는 상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 채널 영역 바로 위에 있는 제2 채널 영역을 더 포함하고, 상기 제2 채널 영역은 상기 제2 에피택셜 영역에 전기적으로 결합되고, 상기 게이트 유전체는 또한 상기 제2 채널 영역을 둘러싼다. 실시 예에서, 상기 제1 채널 영역과 상기 제2 채널 영역의 높이에 대한 상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 채널 영역과 상기 제2 채널 영역 사이의 거리의 비율은 2에서 10까지이다. 실시 예에서, 메모리 어레이는 상기 반도체 기판의 주 표면에 수직인 방향으로 제1 채널 영역 바로 위에 있고, 상기 제2 에피택셜 영역에 전기적으로 결합되는 제2 채널 영역; 및 상기 반도체 기판의 주 표면에 평행한 방향으로 상기 제1 채널 영역에 인접하고, 상기 제1 에피택셜 영역에 전기적으로 결합되는 제3 채널 영역을 더 포함한다. 실시 예에서, 상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 채널 영역과 상기 제2 채널 영역 사이의 거리는 상기 반도체 기판의 주 표면에 평행한 방향으로 상기 제1 채널 영역과 상기 제3 채널 영역 사이의 거리보다 크다. 실시 예에서, 상기 제2 에피택셜 영역과 상기 반도체 기판 사이의 거리는 상기 제1 에피택셜 영역과 상기 반도체 기판 사이의 거리보다 크고, 상기 제2 에피택셜 영역의 길이는 상기 제1 에피택셜 영역의 길이보다 작다. 실시 예에서, 상기 게이트 유전체는 강유전체 물질을 포함한다.
다른 실시 예에 따르면, 반도체 디바이스는 반도체 기판 위의 제1 채널 영역; 수직 방향으로 상기 제1 채널 영역 바로 위에 있는 제2 채널 영역; 상기 제1 채널 영역 및 상기 제2 채널 영역을 둘러싸는 제1 게이트 구조; 수평 방향으로 상기 제1 채널 영역에 인접한 제3 채널 영역; 상기 제1 채널 영역 및 상기 제3 채널 영역에 전기적으로 결합된 제1 소스/드레인 영역; 및 상기 제2 채널 영역에 전기적으로 결합되고 상기 제1 소스/드레인 영역으로부터 격리된 제2 소스/드레인 영역을 포함하고, 제1 유전체 물질이 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에서 연장된다. 실시 예에서, 제2 게이트 구조가 상기 제3 채널 영역을 둘러싸고, 상기 제2 게이트 구조는 제2 유전체 물질에 의해 상기 제1 게이트 구조로부터 분리된다. 실시 예에서, 상기 제2 소스/드레인 영역은 상기 제1 소스/드레인 영역의 길이보다 작은 길이를 갖는다. 실시 예에서, 상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역은 비트 라인 또는 소스 라인이고, 상기 제1 게이트 구조는 워드 라인이다. 실시 예에서, 반도체 디바이스는 상기 제1 채널 영역 및 상기 제3 채널 영역에 전기적으로 결합된 제3 소스/드레인 영역을 더 포함하고, 상기 제3 소스/드레인 영역은 상기 제1 소스/드레인 영역의 반대편의 상기 제1 채널 영역 및 상기 제3 채널 영역의 측면 상에 배치되고, 상기 제1 소스/드레인 영역은 소스 라인이고, 상기 제3 소스/드레인 영역은 비트 라인이다. 실시 예에서, 반도체 디바이스는 상기 제1 소스/드레인 영역에 전기적으로 결합된 제4 채널 영역; 상기 제4 채널 영역을 둘러싸는 제2 게이트 구조; 상기 제1 게이트 구조에 전기적으로 결합되고, 수평 방향으로 상기 제1 채널 영역 및 상기 제4 채널 영역의 제1 측면 상에 배치되는 제1 전도성 라인; 및 상기 제2 게이트 구조에 전기적으로 결합되고, 수평 방향으로 상기 제1 측면의 반대편인, 상기 제1 채널 영역 및 상기 제4 채널 영역의 제2 측면 상에 배치되는 제2 전도성 라인을 더 포함하고, 상기 제4 채널 영역의 세로 축은 상기 제1 채널 영역의 세로 축과 정렬된다. 실시 예에서, 반도체 디바이스는 상기 제1 채널 영역의 반대편의 상기 제1 소스/드레인 영역에 전기적으로 결합된 제4 채널 영역; 및 상기 제4 채널 영역을 둘러싸는 제2 게이트 구조를 더 포함하고, 상기 제4 채널 영역의 세로 축은 상기 제1 게이트 구조와 정렬되고, 상기 제1 채널 영역의 세로 축은 상기 제2 게이트 구조와 정렬된다.
또 다른 실시 예에 따르면, 방법은 반도체 기판 위에 제1 반도체 물질 및 제2 반도체 물질의 교번 층을 포함하는 다층 스택을 형성하는 단계; 제1 반도체 물질을 포함하는 제1 복수의 나노구조 및 제2 반도체 물질을 포함하는 제2 복수의 나노구조를 형성하기 위하여 다층 스택을 패터닝하는 단계; 상기 다층 스택 위에 게이트 구조를 형성하는 단계; 상기 게이트 구조에 인접한 제1 리세스를 형성하기 위해 다층 스택을 에칭하는 단계; 및 제2 복수의 나노구조로부터 소스/드레인 영역을 에피택셜 성장시키는 단계를 포함하고, 상기 제2 복수의 나노구조는 제1 나노구조, 상기 반도체 기판의 주 표면에 평행한 방향으로 상기 제1 나노구조에 인접한 제2 나노구조, 및 상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 나노구조 바로 위에 제3 나노구조를 포함하고, 제1 나노구조로부터 에피택셜 성장된 제1 소스/드레인 영역 및 제2 나노구조로부터 에피택셜 성장된 제2 소스/드레인 영역은 서로 병합되고, 제3 나노구조로부터 에피택셜 성장된 제3 소스/드레인 영역은 상기 소스/드레인 영역을 에피택셜 성장시킨 후에 상기 제1 소스/드레인 영역으로부터 격리된다. 실시 예에서, 상기 제1 복수의 나노구조의 세로 축 및 상기 제2 복수의 나노구조의 세로 축은 제1 방향에 평행하게 연장되고, 상기 다층 스택을 패터닝한 후, 상기 제1 복수의 나노구조 및 상기 제2 복수의 나노구조는 상기 제1 방향으로 제1 스택 및 상기 제1 스택으로부터 분리된 제2 스택을 형성한다. 실시 예에서, 상기 다층 스택을 패터닝한 후, 제1 복수의 나노구조 및 제2 복수의 나노구조는 상기 제1 방향에 수직인 제2 방향으로 상기 제1 스택 및 상기 제2 스택으로부터 분리된 제3 스택을 추가로 형성하고, 상기 제3 스택의 제1 단부 표면은 상기 제1 방향으로 상기 제1 스택의 양측 단부 표면 사이에 있고, 상기 제1 단부 표면의 반대편의 상기 제3 스택의 제2 단부 표면은 상기 제1 방향으로 상기 제2 스택의 양측 단부 표면 사이에 있다. 실시 예에서, 방법은 제2 리세스를 형성하기 위해 상기 제1 복수의 나노구조 및 상기 게이트 구조를 제거하는 단계; 및 상기 제2 리세스에 교체(replacement) 게이트 구조를 형성하는 단계를 더 포함한다. 실시 예에서, 방법은 제1 교체 게이트 구조를 제2 교체 게이트 구조로부터 분리하는 제3 리세스를 형성하기 위하여 상기 교체 게이트 구조를 패터닝하는 단계; 및 상기 제3 리세스에 유전체 물질을 형성하는 단계를 더 포함한다. 실시 예에서, 방법은 상기 제1 소스/드레인 영역과 상기 제3 소스/드레인 영역 사이에 유전체 물질을 형성하는 단계를 더 포함하고, 상기 유전체 물질은 상기 제3 소스/드레인 영역으로부터 상기 제1 소스/드레인 영역을 격리한다.
전술한 내용은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시 예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고/하거나 본 명세서에 소개된 실시 예의 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있음을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 교체를 할 수 있음을 인식해야 한다.
[실시예 1]
메모리 어레이에 있어서,
반도체 기판 위의 제1 채널 영역;
상기 제1 채널 영역에 전기적으로 결합된 제1 에피택셜 영역;
상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 에피택셜 영역 바로 위에 있는 제2 에피택셜 영역;
상기 제1 에피택셜 영역과 상기 제2 에피택셜 영역 사이의 유전체 물질;
상기 제1 채널 영역을 둘러싸는 게이트 유전체; 및
상기 게이트 유전체를 둘러싸는 게이트 전극
을 포함하고,
상기 제2 에피택셜 영역은 상기 유전체 물질에 의해 상기 제1 에피택셜 영역으로부터 격리되는 것인, 메모리 어레이.
[실시예 2]
실시예 1에 있어서,
상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 채널 영역 바로 위에 있는 제2 채널 영역을 더 포함하고, 상기 제2 채널 영역은 상기 제2 에피택셜 영역에 전기적으로 결합되고, 상기 게이트 유전체는 또한 상기 제2 채널 영역을 둘러싸는 것인, 메모리 어레이.
[실시예 3]
실시예 2에 있어서,
상기 제1 채널 영역과 상기 제2 채널 영역의 높이에 대한 상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 채널 영역과 상기 제2 채널 영역 사이의 거리의 비율은 2에서 10까지인 것인, 메모리 어레이.
[실시예 4]
실시예 2에 있어서,
상기 반도체 기판의 주 표면에 수직인 방향으로 제1 채널 영역 바로 위에 있고, 상기 제2 에피택셜 영역에 전기적으로 결합되는 제2 채널 영역; 및
상기 반도체 기판의 주 표면에 평행한 방향으로 상기 제1 채널 영역에 인접하고, 상기 제1 에피택셜 영역에 전기적으로 결합되는 제3 채널 영역
을 더 포함하는, 메모리 어레이.
[실시예 5]
실시예 4에 있어서,
상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 채널 영역과 상기 제2 채널 영역 사이의 거리는 상기 반도체 기판의 주 표면에 평행한 방향으로 상기 제1 채널 영역과 상기 제3 채널 영역 사이의 거리보다 큰 것인, 메모리 어레이.
[실시예 6]
실시예 1에 있어서,
상기 제2 에피택셜 영역과 상기 반도체 기판 사이의 거리는 상기 제1 에피택셜 영역과 상기 반도체 기판 사이의 거리보다 크고, 상기 제2 에피택셜 영역의 길이는 상기 제1 에피택셜 영역의 길이보다 작은 것인, 메모리 어레이.
[실시예 7]
실시예 1에 있어서,
상기 게이트 유전체는 강유전체 물질을 포함하는 것인, 메모리 어레이.
[실시예 8]
반도체 디바이스에 있어서,
반도체 기판 위의 제1 채널 영역;
수직 방향으로 상기 제1 채널 영역 바로 위에 있는 제2 채널 영역;
상기 제1 채널 영역 및 상기 제2 채널 영역을 둘러싸는 제1 게이트 구조;
수평 방향으로 상기 제1 채널 영역에 인접한 제3 채널 영역;
상기 제1 채널 영역 및 상기 제3 채널 영역에 전기적으로 결합된 제1 소스/드레인 영역; 및
상기 제2 채널 영역에 전기적으로 결합되고 상기 제1 소스/드레인 영역으로부터 격리된 제2 소스/드레인 영역
을 포함하고,
제1 유전체 물질이 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에서 연장되는 것인, 반도체 디바이스.
[실시예 9]
실시예 8에 있어서,
제2 게이트 구조가 상기 제3 채널 영역을 둘러싸고, 상기 제2 게이트 구조는 제2 유전체 물질에 의해 상기 제1 게이트 구조로부터 분리되는 것인, 반도체 디바이스.
[실시예 10]
실시예 8에 있어서,
상기 제2 소스/드레인 영역은 상기 제1 소스/드레인 영역의 길이보다 작은 길이를 갖는 것인, 반도체 디바이스.
[실시예 11]
실시예 8에 있어서,
상기 제1 소스/드레인 영역 및 상기 제2 소스/드레인 영역은 비트 라인 또는 소스 라인이고, 상기 제1 게이트 구조는 워드 라인인 것인, 반도체 디바이스.
[실시예 12]
실시예 8에 있어서,
상기 제1 채널 영역 및 상기 제3 채널 영역에 전기적으로 결합된 제3 소스/드레인 영역을 더 포함하고, 상기 제3 소스/드레인 영역은 상기 제1 소스/드레인 영역의 반대편의 상기 제3 채널 영역 및 상기 제1 채널 영역의 측면 상에 배치되고, 상기 제1 소스/드레인 영역은 소스 라인이고, 상기 제3 소스/드레인 영역은 비트 라인인 것인, 반도체 디바이스.
[실시예 13]
실시예 8에 있어서,
상기 제1 소스/드레인 영역에 전기적으로 결합된 제4 채널 영역;
상기 제4 채널 영역을 둘러싸는 제2 게이트 구조;
상기 제1 게이트 구조에 전기적으로 결합되고, 수평 방향으로 상기 제4 채널 영역 및 상기 제1 채널 영역의 제1 측면 상에 배치되는 제1 전도성 라인; 및
상기 제2 게이트 구조에 전기적으로 결합되고, 수평 방향으로 상기 제1 측면의 반대편인, 상기 제4 채널 영역 및 상기 제1 채널 영역의 제2 측면 상에 배치되는 제2 전도성 라인
을 더 포함하고,
상기 제4 채널 영역의 세로 축은 상기 제1 채널 영역의 세로 축과 정렬되는 것인, 반도체 디바이스.
[실시예 14]
실시예 8에 있어서,
상기 제1 채널 영역의 반대편의 상기 제1 소스/드레인 영역에 전기적으로 결합된 제4 채널 영역; 및
상기 제4 채널 영역을 둘러싸는 제2 게이트 구조
를 더 포함하고,
상기 제4 채널 영역의 세로 축은 상기 제1 게이트 구조와 정렬되고, 상기 제1 채널 영역의 세로 축은 상기 제2 게이트 구조와 정렬되는 것인, 반도체 디바이스.
[실시예 15]
방법에 있어서,
반도체 기판 위에 제1 반도체 물질 및 제2 반도체 물질의 교번 층을 포함하는 다층 스택을 형성하는 단계;
상기 제1 반도체 물질을 포함하는 제1 복수의 나노구조 및 상기 제2 반도체 물질을 포함하는 제2 복수의 나노구조를 형성하기 위하여 상기 다층 스택을 패터닝하는 단계;
상기 다층 스택 위에 게이트 구조를 형성하는 단계;
상기 게이트 구조에 인접한 제1 리세스를 형성하기 위해 상기 다층 스택을 에칭하는 단계; 및
상기 제2 복수의 나노구조로부터 소스/드레인 영역을 에피택셜 성장시키는 단계
를 포함하고,
상기 제2 복수의 나노구조는 제1 나노구조, 상기 반도체 기판의 주 표면에 평행한 방향으로 상기 제1 나노구조에 인접한 제2 나노구조, 및 상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 나노구조 바로 위의 제3 나노구조를 포함하고,
상기 제1 나노구조로부터 에피택셜 성장된 제1 소스/드레인 영역 및 상기 제2 나노구조로부터 에피택셜 성장된 제2 소스/드레인 영역은 서로 병합되고, 상기 제3 나노구조로부터 에피택셜 성장된 제3 소스/드레인 영역은 상기 소스/드레인 영역을 에피택셜 성장시킨 후에 상기 제1 소스/드레인 영역으로부터 격리되는 것인, 방법.
[실시예 16]
실시예 15에 있어서,
상기 제1 복수의 나노구조의 세로 축 및 상기 제2 복수의 나노구조의 세로 축은 제1 방향에 평행하게 연장되고, 상기 다층 스택을 패터닝한 후, 상기 제1 복수의 나노구조 및 상기 제2 복수의 나노구조는 상기 제1 방향으로 제1 스택 및 상기 제1 스택으로부터 분리된 제2 스택을 형성하는 것인, 방법.
[실시예 17]
실시예 16에 있어서,
상기 다층 스택을 패터닝한 후, 상기 제1 복수의 나노구조 및 상기 제2 복수의 나노구조는 상기 제1 방향에 수직인 제2 방향으로 상기 제1 스택 및 상기 제2 스택으로부터 분리된 제3 스택을 추가로 형성하고, 상기 제3 스택의 제1 단부 표면은 상기 제1 방향으로 상기 제1 스택의 양측 단부 표면 사이에 있고, 상기 제1 단부 표면의 반대편의 상기 제3 스택의 제2 단부 표면은 상기 제1 방향으로 상기 제2 스택의 양측 단부 표면 사이에 있는 것인, 방법.
[실시예 18]
실시예 15에 있어서,
제2 리세스를 형성하기 위해 상기 제1 복수의 나노구조 및 상기 게이트 구조를 제거하는 단계; 및
상기 제2 리세스 내에 교체 게이트 구조를 형성하는 단계
를 더 포함하는, 방법.
[실시예 19]
실시예 18에 있어서,
제1 교체 게이트 구조를 제2 교체 게이트 구조로부터 분리하는 제3 리세스를 형성하기 위하여 상기 교체 게이트 구조를 패터닝하는 단계; 및
상기 제3 리세스 내에 유전체 물질을 형성하는 단계
를 더 포함하는, 방법.
[실시예 20]
실시예 15에 있어서,
상기 제1 소스/드레인 영역과 상기 제3 소스/드레인 영역 사이에 유전체 물질을 형성하는 단계를 더 포함하고, 상기 유전체 물질은 상기 제3 소스/드레인 영역으로부터 상기 제1 소스/드레인 영역을 격리하는 것인, 방법.

Claims (10)

  1. 메모리 어레이에 있어서,
    반도체 기판 위의 제1 채널 영역;
    상기 제1 채널 영역에 전기적으로 결합된 제1 에피택셜 영역;
    상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 에피택셜 영역 바로 위에 있는 제2 에피택셜 영역;
    상기 제1 에피택셜 영역과 상기 제2 에피택셜 영역 사이의 유전체 물질;
    상기 제1 채널 영역을 둘러싸는 게이트 유전체; 및
    상기 게이트 유전체를 둘러싸는 게이트 전극
    을 포함하고,
    상기 제2 에피택셜 영역은 상기 유전체 물질에 의해 상기 제1 에피택셜 영역으로부터 격리되는 것인, 메모리 어레이.
  2. 제1항에 있어서,
    상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 채널 영역 바로 위에 있는 제2 채널 영역을 더 포함하고, 상기 제2 채널 영역은 상기 제2 에피택셜 영역에 전기적으로 결합되고, 상기 게이트 유전체는 또한 상기 제2 채널 영역을 둘러싸는 것인, 메모리 어레이.
  3. 제2항에 있어서,
    상기 제1 채널 영역과 상기 제2 채널 영역의 높이에 대한 상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 채널 영역과 상기 제2 채널 영역 사이의 거리의 비율은 2에서 10까지인 것인, 메모리 어레이.
  4. 제2항에 있어서,
    상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 채널 영역 바로 위에 있고, 상기 제2 에피택셜 영역에 전기적으로 결합되는 제2 채널 영역; 및
    상기 반도체 기판의 주 표면에 평행한 방향으로 상기 제1 채널 영역에 인접하고, 상기 제1 에피택셜 영역에 전기적으로 결합되는 제3 채널 영역
    을 더 포함하는, 메모리 어레이.
  5. 제4항에 있어서,
    상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 채널 영역과 상기 제2 채널 영역 사이의 거리는 상기 반도체 기판의 주 표면에 평행한 방향으로 상기 제1 채널 영역과 상기 제3 채널 영역 사이의 거리보다 큰 것인, 메모리 어레이.
  6. 제1항에 있어서,
    상기 제2 에피택셜 영역과 상기 반도체 기판 사이의 거리는 상기 제1 에피택셜 영역과 상기 반도체 기판 사이의 거리보다 크고, 상기 제2 에피택셜 영역의 길이는 상기 제1 에피택셜 영역의 길이보다 작은 것인, 메모리 어레이.
  7. 제1항에 있어서,
    상기 게이트 유전체는 강유전체 물질을 포함하는 것인, 메모리 어레이.
  8. 반도체 디바이스에 있어서,
    반도체 기판 위의 제1 채널 영역;
    수직 방향으로 상기 제1 채널 영역 바로 위에 있는 제2 채널 영역;
    상기 제1 채널 영역 및 상기 제2 채널 영역을 둘러싸는 제1 게이트 구조;
    수평 방향으로 상기 제1 채널 영역에 인접한 제3 채널 영역;
    상기 제1 채널 영역 및 상기 제3 채널 영역에 전기적으로 결합된 제1 소스/드레인 영역; 및
    상기 제2 채널 영역에 전기적으로 결합되고 상기 제1 소스/드레인 영역으로부터 격리된 제2 소스/드레인 영역
    을 포함하고,
    제1 유전체 물질이 상기 제1 소스/드레인 영역과 상기 제2 소스/드레인 영역 사이에서 연장되는 것인, 반도체 디바이스.
  9. 제8항에 있어서,
    제2 게이트 구조가 상기 제3 채널 영역을 둘러싸고, 상기 제2 게이트 구조는 제2 유전체 물질에 의해 상기 제1 게이트 구조로부터 분리되는 것인, 반도체 디바이스.
  10. 방법에 있어서,
    반도체 기판 위에 제1 반도체 물질 및 제2 반도체 물질의 교번 층을 포함하는 다층 스택을 형성하는 단계;
    상기 제1 반도체 물질을 포함하는 제1 복수의 나노구조 및 상기 제2 반도체 물질을 포함하는 제2 복수의 나노구조를 형성하기 위하여 상기 다층 스택을 패터닝하는 단계;
    상기 다층 스택 위에 게이트 구조를 형성하는 단계;
    상기 게이트 구조에 인접한 제1 리세스를 형성하기 위해 상기 다층 스택을 에칭하는 단계; 및
    상기 제2 복수의 나노구조로부터 소스/드레인 영역을 에피택셜 성장시키는 단계
    를 포함하고,
    상기 제2 복수의 나노구조는 제1 나노구조, 상기 반도체 기판의 주 표면에 평행한 방향으로 상기 제1 나노구조에 인접한 제2 나노구조, 및 상기 반도체 기판의 주 표면에 수직인 방향으로 상기 제1 나노구조 바로 위의 제3 나노구조를 포함하고,
    상기 제1 나노구조로부터 에피택셜 성장된 제1 소스/드레인 영역 및 상기 제2 나노구조로부터 에피택셜 성장된 제2 소스/드레인 영역은 서로 병합되고, 상기 제3 나노구조로부터 에피택셜 성장된 제3 소스/드레인 영역은 상기 소스/드레인 영역을 에피택셜 성장시킨 후에 상기 제1 소스/드레인 영역으로부터 격리되는 것인, 방법.
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