JPS62183183A - サイドウオ−ルの形成方法 - Google Patents
サイドウオ−ルの形成方法Info
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- JPS62183183A JPS62183183A JP2523386A JP2523386A JPS62183183A JP S62183183 A JPS62183183 A JP S62183183A JP 2523386 A JP2523386 A JP 2523386A JP 2523386 A JP2523386 A JP 2523386A JP S62183183 A JPS62183183 A JP S62183183A
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- Japan
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- photoresist
- sidewall
- gate electrode
- resist
- mask
- Prior art date
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- Pending
Links
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- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 31
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 21
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業１−の利用分野〉
本発明はサイドウオールの形成方法に係わり、特にＭＯ
Ｓトランジスタ等のゲート電極をパターン形成するのに
使用したホトレジストを利用してサイドウオールを形成
する方法に関する。
Ｓトランジスタ等のゲート電極をパターン形成するのに
使用したホトレジストを利用してサイドウオールを形成
する方法に関する。
〈従来の技術〉
半導体装置の集積度の向上に伴い、半導体装置上に実現
されるＭＯＳトランジスタのゲート長が短くなると、Ｍ
ＯＳトランジスタのドレイン近傍の電界が著しく大きく
なり、ホットエレクトロンの発生による閾値の変動等が
生じ、ＭＯＳトランジスタの特性が設計仕様を満足させ
られなくなる。
されるＭＯＳトランジスタのゲート長が短くなると、Ｍ
ＯＳトランジスタのドレイン近傍の電界が著しく大きく
なり、ホットエレクトロンの発生による閾値の変動等が
生じ、ＭＯＳトランジスタの特性が設計仕様を満足させ
られなくなる。
かかる不都合を排除すべく所謂ＬＤＤ構造のＭＯＳトラ
ンジスタが広く採用されるに至った。
ンジスタが広く採用されるに至った。
ＬＤＤトランジスタの製造工程においては、ソース・ド
レイン領域に異なる濃度領域を形成しなければならず、
そのためにゲート電極の側壁にサイドウオールを設ける
ことが必要である。かかるサイドウオールの形成方法の
従来例を第２図（ａ）乃至（ｄ）を参照しつつ説明すれ
ば以下の通りである。まず、ｐ型の半導体基板１の表面
を熱酸化して薄い二酸化シリコン膜３を成長させ、この
二酸化シリコン膜３の上にポリシリコン膜５を被着させ
た後、ポリシリコン膜５０表面に約１μｍのホトレジス
ト７を塗布する（第２図（ａ））。続いて、ホトレジス
ト７にマスクのパターンを転写してパターン形成し、こ
のパターン形成されたホトレジスト７をマスクとしてポ
リシリコン膜５と二酸化シリコン膜３とを選択的に除去
する（第２図（ｂ））。このようにしてゲート絶縁膜９
とゲート電極１１とが形成されると、ホトレジスト７を
剥離し、半導体基板１とゲート電極１１との表面に二酸
化シリコン膜１３を全面的に被着させる（第２図（Ｃ）
）。この二酸化シリコン膜１３を半導体基板１の表面が
露出するまで異方性エツチングし、ゲート電極１１の側
壁にサイドウオール１５を形成する。こうしてサイドウ
オール１５が形成されると、ｎ型の不純物をイオン注入
し、高年＄１１！物濃度のソース・ドレイン領域１７を
形成する（第二）、１ノＩ （ｄ） ）、この後、サイ
ドウオール１５を除去し、再びｎ型の不純物をイオン注
入して高濃度のソース・ドレイン領域１７とゲート電極
１１との間に低不純物濃度のソース・ドレイン領域を形
成する。
レイン領域に異なる濃度領域を形成しなければならず、
そのためにゲート電極の側壁にサイドウオールを設ける
ことが必要である。かかるサイドウオールの形成方法の
従来例を第２図（ａ）乃至（ｄ）を参照しつつ説明すれ
ば以下の通りである。まず、ｐ型の半導体基板１の表面
を熱酸化して薄い二酸化シリコン膜３を成長させ、この
二酸化シリコン膜３の上にポリシリコン膜５を被着させ
た後、ポリシリコン膜５０表面に約１μｍのホトレジス
ト７を塗布する（第２図（ａ））。続いて、ホトレジス
ト７にマスクのパターンを転写してパターン形成し、こ
のパターン形成されたホトレジスト７をマスクとしてポ
リシリコン膜５と二酸化シリコン膜３とを選択的に除去
する（第２図（ｂ））。このようにしてゲート絶縁膜９
とゲート電極１１とが形成されると、ホトレジスト７を
剥離し、半導体基板１とゲート電極１１との表面に二酸
化シリコン膜１３を全面的に被着させる（第２図（Ｃ）
）。この二酸化シリコン膜１３を半導体基板１の表面が
露出するまで異方性エツチングし、ゲート電極１１の側
壁にサイドウオール１５を形成する。こうしてサイドウ
オール１５が形成されると、ｎ型の不純物をイオン注入
し、高年＄１１！物濃度のソース・ドレイン領域１７を
形成する（第二）、１ノＩ （ｄ） ）、この後、サイ
ドウオール１５を除去し、再びｎ型の不純物をイオン注
入して高濃度のソース・ドレイン領域１７とゲート電極
１１との間に低不純物濃度のソース・ドレイン領域を形
成する。
〈発明の解決しようとする問題点〉
しかしながら、従来のサイドウオールの形成方法は半導
体基板１とゲート電極１１とを被う二酸化シリコン膜１
３を異方性エツチングしてサイドウオール１５を形成し
ていたので、ゲート電極１１を形成した後、高濃度のソ
ース・ドレイン領域１７を形成するためイオン注入を行
うまでの工程が複雑になり、製造期間が長くなるととも
に、製造原価が上昇するという問題点があった。
体基板１とゲート電極１１とを被う二酸化シリコン膜１
３を異方性エツチングしてサイドウオール１５を形成し
ていたので、ゲート電極１１を形成した後、高濃度のソ
ース・ドレイン領域１７を形成するためイオン注入を行
うまでの工程が複雑になり、製造期間が長くなるととも
に、製造原価が上昇するという問題点があった。
本発明は、上記従来の問題点に鑑み、サイドウオールの
形成工程を簡略化することを目的にしている。
形成工程を簡略化することを目的にしている。
〈問題点を解決するための手段、作用および効果〉
本発明は、半導体基板の表面に絶縁膜と導電層とを積層
し、該導電層の表面にホトレジストを塗布しこれをパタ
ーン形成した後、パターン形成されたホトレジストをマ
スクとして上記絶１ｔ［と導電層とを選択的に除去して
ゲート絶縁膜とゲート電極とを形成する。次に、上記パ
ターン形成されたホトレジストを加熱すると、該ホトレ
ジストの表面は軟化し、該軟化したホトレジストは上記
ゲート電極の側壁を伝わって上記半導体基板の表面に流
動する。したがって、このゲート電極の側壁を伝わって
半導体基板の表面に達したホトレジストを固化させれば
、ゲート電極の近傍を被うサイドウオールを形成するこ
とができ、従来の形成方法におけるホトレジストの剥離
、二酸化シリコン膜の全面被着および該二酸化シリコン
膜の異方性エツチングの各工程を省略することができる
。その結果、サイドウオールの形成工程の簡略化を図る
ことができ、Ｓ造期間を短縮し、製造原価を低下させる
ことができるという効果が得られる。
し、該導電層の表面にホトレジストを塗布しこれをパタ
ーン形成した後、パターン形成されたホトレジストをマ
スクとして上記絶１ｔ［と導電層とを選択的に除去して
ゲート絶縁膜とゲート電極とを形成する。次に、上記パ
ターン形成されたホトレジストを加熱すると、該ホトレ
ジストの表面は軟化し、該軟化したホトレジストは上記
ゲート電極の側壁を伝わって上記半導体基板の表面に流
動する。したがって、このゲート電極の側壁を伝わって
半導体基板の表面に達したホトレジストを固化させれば
、ゲート電極の近傍を被うサイドウオールを形成するこ
とができ、従来の形成方法におけるホトレジストの剥離
、二酸化シリコン膜の全面被着および該二酸化シリコン
膜の異方性エツチングの各工程を省略することができる
。その結果、サイドウオールの形成工程の簡略化を図る
ことができ、Ｓ造期間を短縮し、製造原価を低下させる
ことができるという効果が得られる。
〈実施例〉
第１図（ａ）乃至（ｅ）は本発明の一実施例の各工程を
示す断面図であり、この一実施例は本発明をＬＤＤ構造
のＭＯＳトランジスタに適用したものである。図中２１
はｐ型の半導体基板２１を示している。この半導体基板
２１の表面は熱酸化により絶縁膜としての薄い二酸化シ
リコン膜２３が約３００人程度成長させられており、こ
の二酸化シリコン膜２３の上には導体層としてのドープ
トポリシリコン層２５が約４０００人程度被着されてい
る。このドープトポリシリコン層２５の表面にはホトレ
ジスト２７が回転塗布されており、ホトレジスト２７は
塗布時の回転数、時間等を適宜選択して約１．５μｍの
厚さとなっている（第１図（ａ） ） 。
示す断面図であり、この一実施例は本発明をＬＤＤ構造
のＭＯＳトランジスタに適用したものである。図中２１
はｐ型の半導体基板２１を示している。この半導体基板
２１の表面は熱酸化により絶縁膜としての薄い二酸化シ
リコン膜２３が約３００人程度成長させられており、こ
の二酸化シリコン膜２３の上には導体層としてのドープ
トポリシリコン層２５が約４０００人程度被着されてい
る。このドープトポリシリコン層２５の表面にはホトレ
ジスト２７が回転塗布されており、ホトレジスト２７は
塗布時の回転数、時間等を適宜選択して約１．５μｍの
厚さとなっている（第１図（ａ） ） 。
このホトレジスト２７はリングラフィ工程においてマス
クのパターンが転写され、このパターン形成されたホト
レジスト２７をマスクとしてドープトポリシリコン層２
５と二酸化シリコン膜２３とが順次選択的に除去されて
ゲート絶縁膜２９とグー１−電極３１とがそれぞれ形成
される（第１図（ｂ））。
クのパターンが転写され、このパターン形成されたホト
レジスト２７をマスクとしてドープトポリシリコン層２
５と二酸化シリコン膜２３とが順次選択的に除去されて
ゲート絶縁膜２９とグー１−電極３１とがそれぞれ形成
される（第１図（ｂ））。
続いて、ホトレジスト２７は１８０℃乃至２００℃に加
熱され、軟化させられる。その結果、ホトレジスト２７
の表面は流動し、ゲートｔＵｔ極３１の側壁を伝わって
半導体基板２１の表面に達する。
熱され、軟化させられる。その結果、ホトレジスト２７
の表面は流動し、ゲートｔＵｔ極３１の側壁を伝わって
半導体基板２１の表面に達する。
このグーｌ−電極３１の側壁を流動したホトレジスト２
７は固化され、ゲート電極３１近傍の半導体基板２１を
被うサイドウオール３３が形成される（第１図（Ｑ））
。
７は固化され、ゲート電極３１近傍の半導体基板２１を
被うサイドウオール３３が形成される（第１図（Ｑ））
。
ＬＤＤ構造のＭＯＳトランジスタを形成するには、この
後、流動したホトレジスト２７をマスクとしてｎ型のイ
オンを注入し、高不純物濃度のソース・ドレイン領域３
５を形成しく第１図（ｄ））、ホトレジスト２７を剥離
した後、再びｎ型の不純物をイオン注入して低不純物濃
度のソース・ドレイン領域３７を形成する（第１図（ｅ
））。
後、流動したホトレジスト２７をマスクとしてｎ型のイ
オンを注入し、高不純物濃度のソース・ドレイン領域３
５を形成しく第１図（ｄ））、ホトレジスト２７を剥離
した後、再びｎ型の不純物をイオン注入して低不純物濃
度のソース・ドレイン領域３７を形成する（第１図（ｅ
））。
第１図（ａ）乃至（ｅ）は本発明の一実施例の各工程を
示す断面図、第２図（ａ）乃至（（１）は従来のサイド
ウオールの形成方法の各工程を示す断面図である。 ２１・・・・・・・半導体基板、 ２３・・・・・・・絶縁膜、 ２５・・・・・・・導電膜、 ２７・・・・・・・ホトレジスト、 ２９・・・・・・・ゲート絶縁膜、 ３１・・・・・・・ゲート電極。 ３３・・・・・・・サイドウオール。 特許出願人 ローム株式会社代理人 弁
理士 桑 井 清 −（＝３ ） （ｂ） 第１図 （ｃ ） （ｄ ） 第１図
示す断面図、第２図（ａ）乃至（（１）は従来のサイド
ウオールの形成方法の各工程を示す断面図である。 ２１・・・・・・・半導体基板、 ２３・・・・・・・絶縁膜、 ２５・・・・・・・導電膜、 ２７・・・・・・・ホトレジスト、 ２９・・・・・・・ゲート絶縁膜、 ３１・・・・・・・ゲート電極。 ３３・・・・・・・サイドウオール。 特許出願人 ローム株式会社代理人 弁
理士 桑 井 清 −（＝３ ） （ｂ） 第１図 （ｃ ） （ｄ ） 第１図
Claims (1)
- 半導体基板の表面に絶縁膜と導電層とを積層する工程と
、該導電層の表面にホトレジストを塗布し該ホトレジス
トをパターン形成する工程と、パターン形成されたホト
レジストをマスクとして上記絶縁膜と導電層とを選択的
に除去しゲート絶縁膜とゲート電極とを形成する工程と
、上記パターン形成されたホトレジストを加熱して該ホ
トレジストの表面を軟化させ該軟化したホトレジストを
上記半導体基板の表面に流動させてサイドウォールを形
成する工程とを含むサイドウォールの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2523386A JPS62183183A (ja) | 1986-02-06 | 1986-02-06 | サイドウオ−ルの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2523386A JPS62183183A (ja) | 1986-02-06 | 1986-02-06 | サイドウオ−ルの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62183183A true JPS62183183A (ja) | 1987-08-11 |
Family
ID=12160257
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2523386A Pending JPS62183183A (ja) | 1986-02-06 | 1986-02-06 | サイドウオ−ルの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62183183A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656523A (en) * | 1994-02-16 | 1997-08-12 | Micron Technology, Inc. | Photoresist flow during the formation of a semiconductor device |
| JP2009290079A (ja) * | 2008-05-30 | 2009-12-10 | Renesas Technology Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59150477A (ja) * | 1983-02-10 | 1984-08-28 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-02-06 JP JP2523386A patent/JPS62183183A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59150477A (ja) * | 1983-02-10 | 1984-08-28 | Toshiba Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656523A (en) * | 1994-02-16 | 1997-08-12 | Micron Technology, Inc. | Photoresist flow during the formation of a semiconductor device |
| JP2009290079A (ja) * | 2008-05-30 | 2009-12-10 | Renesas Technology Corp | 半導体装置の製造方法 |
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