JPS62183183A - サイドウオ−ルの形成方法 - Google Patents

サイドウオ−ルの形成方法

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JPS62183183A
JPS62183183A JP2523386A JP2523386A JPS62183183A JP S62183183 A JPS62183183 A JP S62183183A JP 2523386 A JP2523386 A JP 2523386A JP 2523386 A JP2523386 A JP 2523386A JP S62183183 A JPS62183183 A JP S62183183A
Authority
JP
Japan
Prior art keywords
photoresist
sidewall
gate electrode
resist
mask
Prior art date
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Pending
Application number
JP2523386A
Other languages
English (en)
Inventor
Kiyotaka Sawa
沢 清隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
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Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
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Publication of JPS62183183A publication Critical patent/JPS62183183A/ja
Pending legal-status Critical Current

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  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業1−の利用分野〉 本発明はサイドウオールの形成方法に係わり、特にMO
Sトランジスタ等のゲート電極をパターン形成するのに
使用したホトレジストを利用してサイドウオールを形成
する方法に関する。
〈従来の技術〉 半導体装置の集積度の向上に伴い、半導体装置上に実現
されるMOSトランジスタのゲート長が短くなると、M
OSトランジスタのドレイン近傍の電界が著しく大きく
なり、ホットエレクトロンの発生による閾値の変動等が
生じ、MOSトランジスタの特性が設計仕様を満足させ
られなくなる。
かかる不都合を排除すべく所謂LDD構造のMOSトラ
ンジスタが広く採用されるに至った。
LDDトランジスタの製造工程においては、ソース・ド
レイン領域に異なる濃度領域を形成しなければならず、
そのためにゲート電極の側壁にサイドウオールを設ける
ことが必要である。かかるサイドウオールの形成方法の
従来例を第2図(a)乃至(d)を参照しつつ説明すれ
ば以下の通りである。まず、p型の半導体基板1の表面
を熱酸化して薄い二酸化シリコン膜3を成長させ、この
二酸化シリコン膜3の上にポリシリコン膜5を被着させ
た後、ポリシリコン膜50表面に約1μmのホトレジス
ト7を塗布する(第2図(a))。続いて、ホトレジス
ト7にマスクのパターンを転写してパターン形成し、こ
のパターン形成されたホトレジスト7をマスクとしてポ
リシリコン膜5と二酸化シリコン膜3とを選択的に除去
する(第2図(b))。このようにしてゲート絶縁膜9
とゲート電極11とが形成されると、ホトレジスト7を
剥離し、半導体基板1とゲート電極11との表面に二酸
化シリコン膜13を全面的に被着させる(第2図(C)
)。この二酸化シリコン膜13を半導体基板1の表面が
露出するまで異方性エツチングし、ゲート電極11の側
壁にサイドウオール15を形成する。こうしてサイドウ
オール15が形成されると、n型の不純物をイオン注入
し、高年$11!物濃度のソース・ドレイン領域17を
形成する(第二)、1ノI (d) )、この後、サイ
ドウオール15を除去し、再びn型の不純物をイオン注
入して高濃度のソース・ドレイン領域17とゲート電極
11との間に低不純物濃度のソース・ドレイン領域を形
成する。
〈発明の解決しようとする問題点〉 しかしながら、従来のサイドウオールの形成方法は半導
体基板1とゲート電極11とを被う二酸化シリコン膜1
3を異方性エツチングしてサイドウオール15を形成し
ていたので、ゲート電極11を形成した後、高濃度のソ
ース・ドレイン領域17を形成するためイオン注入を行
うまでの工程が複雑になり、製造期間が長くなるととも
に、製造原価が上昇するという問題点があった。
本発明は、上記従来の問題点に鑑み、サイドウオールの
形成工程を簡略化することを目的にしている。
〈問題点を解決するための手段、作用および効果〉 本発明は、半導体基板の表面に絶縁膜と導電層とを積層
し、該導電層の表面にホトレジストを塗布しこれをパタ
ーン形成した後、パターン形成されたホトレジストをマ
スクとして上記絶1t[と導電層とを選択的に除去して
ゲート絶縁膜とゲート電極とを形成する。次に、上記パ
ターン形成されたホトレジストを加熱すると、該ホトレ
ジストの表面は軟化し、該軟化したホトレジストは上記
ゲート電極の側壁を伝わって上記半導体基板の表面に流
動する。したがって、このゲート電極の側壁を伝わって
半導体基板の表面に達したホトレジストを固化させれば
、ゲート電極の近傍を被うサイドウオールを形成するこ
とができ、従来の形成方法におけるホトレジストの剥離
、二酸化シリコン膜の全面被着および該二酸化シリコン
膜の異方性エツチングの各工程を省略することができる
。その結果、サイドウオールの形成工程の簡略化を図る
ことができ、S造期間を短縮し、製造原価を低下させる
ことができるという効果が得られる。
〈実施例〉 第1図(a)乃至(e)は本発明の一実施例の各工程を
示す断面図であり、この一実施例は本発明をLDD構造
のMOSトランジスタに適用したものである。図中21
はp型の半導体基板21を示している。この半導体基板
21の表面は熱酸化により絶縁膜としての薄い二酸化シ
リコン膜23が約300人程度成長させられており、こ
の二酸化シリコン膜23の上には導体層としてのドープ
トポリシリコン層25が約4000人程度被着されてい
る。このドープトポリシリコン層25の表面にはホトレ
ジスト27が回転塗布されており、ホトレジスト27は
塗布時の回転数、時間等を適宜選択して約1.5μmの
厚さとなっている(第1図(a) ) 。
このホトレジスト27はリングラフィ工程においてマス
クのパターンが転写され、このパターン形成されたホト
レジスト27をマスクとしてドープトポリシリコン層2
5と二酸化シリコン膜23とが順次選択的に除去されて
ゲート絶縁膜29とグー1−電極31とがそれぞれ形成
される(第1図(b))。
続いて、ホトレジスト27は180℃乃至200℃に加
熱され、軟化させられる。その結果、ホトレジスト27
の表面は流動し、ゲートtUt極31の側壁を伝わって
半導体基板21の表面に達する。
このグーl−電極31の側壁を流動したホトレジスト2
7は固化され、ゲート電極31近傍の半導体基板21を
被うサイドウオール33が形成される(第1図(Q))
LDD構造のMOSトランジスタを形成するには、この
後、流動したホトレジスト27をマスクとしてn型のイ
オンを注入し、高不純物濃度のソース・ドレイン領域3
5を形成しく第1図(d))、ホトレジスト27を剥離
した後、再びn型の不純物をイオン注入して低不純物濃
度のソース・ドレイン領域37を形成する(第1図(e
))。
【図面の簡単な説明】
第1図(a)乃至(e)は本発明の一実施例の各工程を
示す断面図、第2図(a)乃至((1)は従来のサイド
ウオールの形成方法の各工程を示す断面図である。 21・・・・・・・半導体基板、 23・・・・・・・絶縁膜、 25・・・・・・・導電膜、 27・・・・・・・ホトレジスト、 29・・・・・・・ゲート絶縁膜、 31・・・・・・・ゲート電極。 33・・・・・・・サイドウオール。 特許出願人      ローム株式会社代理人   弁
理士  桑 井 清 −(=3 ) (b) 第1図 (c ) (d ) 第1図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板の表面に絶縁膜と導電層とを積層する工程と
    、該導電層の表面にホトレジストを塗布し該ホトレジス
    トをパターン形成する工程と、パターン形成されたホト
    レジストをマスクとして上記絶縁膜と導電層とを選択的
    に除去しゲート絶縁膜とゲート電極とを形成する工程と
    、上記パターン形成されたホトレジストを加熱して該ホ
    トレジストの表面を軟化させ該軟化したホトレジストを
    上記半導体基板の表面に流動させてサイドウォールを形
    成する工程とを含むサイドウォールの形成方法。
JP2523386A 1986-02-06 1986-02-06 サイドウオ−ルの形成方法 Pending JPS62183183A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656523A (en) * 1994-02-16 1997-08-12 Micron Technology, Inc. Photoresist flow during the formation of a semiconductor device
JP2009290079A (ja) * 2008-05-30 2009-12-10 Renesas Technology Corp 半導体装置の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59150477A (ja) * 1983-02-10 1984-08-28 Toshiba Corp 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59150477A (ja) * 1983-02-10 1984-08-28 Toshiba Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5656523A (en) * 1994-02-16 1997-08-12 Micron Technology, Inc. Photoresist flow during the formation of a semiconductor device
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