JPS61154169A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61154169A JPS61154169A JP27686384A JP27686384A JPS61154169A JP S61154169 A JPS61154169 A JP S61154169A JP 27686384 A JP27686384 A JP 27686384A JP 27686384 A JP27686384 A JP 27686384A JP S61154169 A JPS61154169 A JP S61154169A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は工程数の少ないＭＯＳ−ＩＣの製造方法に関す
る。
る。
ＭＯＳ・ＩＣは電界効果トランジスタ（Ｆ ＥＴ）によ
り構成され、現在では半導体産業の中で最大の比率を占
め、高集積化、高密度化の進展に伴い、歩留りと信頼性
の確保上工程の簡素化が必須となっている。
り構成され、現在では半導体産業の中で最大の比率を占
め、高集積化、高密度化の進展に伴い、歩留りと信頼性
の確保上工程の簡素化が必須となっている。
第２図（１）乃至（８）は従来例によるＦＥＴの製造工
程を工程順に示す基板断面図である。
程を工程順に示す基板断面図である。
第２図（１）において、ｐ型珪素（ｐ−Ｓｔ）基板１の
表面に熱酸化による二酸化珪素（Ｓｉｎｇ）層２を形成
する。
表面に熱酸化による二酸化珪素（Ｓｉｎｇ）層２を形成
する。
第２図（２）において、通常のりソゲラフイエ程により
ＳｉＯ□Ｎ２をパターニングして、ソース、およびドレ
イン領域のＳｉ０２層２を除去する。
ＳｉＯ□Ｎ２をパターニングして、ソース、およびドレ
イン領域のＳｉ０２層２を除去する。
第２図（３）において、パターニングして残った５ｉＯ
ｔ層２をマスクにして選択拡散を行い、ｎ゛型のソース
、およびドレイン領域３と４を形成し、その表面を酸化
する。
ｔ層２をマスクにして選択拡散を行い、ｎ゛型のソース
、およびドレイン領域３と４を形成し、その表面を酸化
する。
第２図（４）において、Ｓｉ０２層２をパターニングし
て、ゲート部のＳｉＯ□Ｎ２を除去する。
て、ゲート部のＳｉＯ□Ｎ２を除去する。
第２図（５）において、ゲート部を再酸化してゲート酸
化膜を形成する。
化膜を形成する。
第２図（６）において、基板表面の酸化膜をパターニン
グして、ソース、およびドレイン部の酸化膜を除去する
。
グして、ソース、およびドレイン部の酸化膜を除去する
。
第２図（７）において、基板全面にアルミニウム（ＡＩ
）層を被着する。
）層を被着する。
第２図（８）において、Ａ１層５をパターニングしてＡ
ｌ配線を形成し、ゲート電極Ｇと、ソース電極Ｓと、ド
レイン電極りとする。
ｌ配線を形成し、ゲート電極Ｇと、ソース電極Ｓと、ド
レイン電極りとする。
第３図（１）乃至（７）は他の従来例によるセルファラ
インを採用したＦＥＴの製造工程を工程順に示す基板断
面図である。
インを採用したＦＥＴの製造工程を工程順に示す基板断
面図である。
第３図（１）において、ｐ −３ｔ基板１１の表面に耐
酸化膜になる窒化珪素（Ｓｉ３Ｎａ）層１２を被着し、
この層をパターニングして素子形成領域を残す。
酸化膜になる窒化珪素（Ｓｉ３Ｎａ）層１２を被着し、
この層をパターニングして素子形成領域を残す。
第３図（２）において、Ｓｉ、Ｎ、層１２をマスクにし
て選択酸化を行い、素子形成領域を画定するフィールド
酸化膜としてＳｉ０２層１３を形成し、その後Ｓｉ３Ｎ
４層１２を除去する。
て選択酸化を行い、素子形成領域を画定するフィールド
酸化膜としてＳｉ０２層１３を形成し、その後Ｓｉ３Ｎ
４層１２を除去する。
′１ｐＪ３図（３）において、基板全面にゲート酸化膜
としてＳｉ０２層１４と、多結晶珪素（ポリＳｔ）層１
５を被着し、ポリＳｉ層１５をパターニングしてゲート
部のみ残しゲートとする。
としてＳｉ０２層１４と、多結晶珪素（ポリＳｔ）層１
５を被着し、ポリＳｉ層１５をパターニングしてゲート
部のみ残しゲートとする。
第３図（４）において、ゲート１５の下のゲート酸化膜
を残してＳｉＯ□層１４全１４する。
を残してＳｉＯ□層１４全１４する。
第３図（５）において、ゲート１５をマスクにしてイオ
ン注入、あるいは拡散によりｎ＋型のソース、およびド
レイン領域３と４を形成する。
ン注入、あるいは拡散によりｎ＋型のソース、およびド
レイン領域３と４を形成する。
第３図（６）において、基板全面にパッシベーション層
として燐珪酸ガラス（ＰＳＧ）層１８を被着する。
として燐珪酸ガラス（ＰＳＧ）層１８を被着する。
第３図（７）において、２８０層１８をパターニングし
て、電極取り出し用のコンタクトホールを形成する。
て、電極取り出し用のコンタクトホールを形成する。
つぎに基板全面にアルミニウムＡ１層１９を被着し、こ
の層をパターニングしてＡｌ配線を形成し、ゲート電極
Ｇと、ソ二ス電極Ｓと、ドレイン電極りとする。
の層をパターニングしてＡｌ配線を形成し、ゲート電極
Ｇと、ソ二ス電極Ｓと、ドレイン電極りとする。
第２図の従来例では、ゲート部の再酸化が必要であり、
マスク合わせの必要なパターニングの工程が多く、その
ためパターニングの精度は悪（なり高密度の素子形成に
は適さない。
マスク合わせの必要なパターニングの工程が多く、その
ためパターニングの精度は悪（なり高密度の素子形成に
は適さない。
第３図の従来例では、ソース、およびドレイン領域の形
成にマスク合わせの工程を必要としないセルファライン
の工程を採用し、ゲートのポリＳｉをマスクにしたイオ
ン注入により行う。そのためパターニングの工程数は減
り、またセルファラインにより高密度の素子形成に適す
るが、イオン注入の際ゲート酸化膜への影響がある。
成にマスク合わせの工程を必要としないセルファライン
の工程を採用し、ゲートのポリＳｉをマスクにしたイオ
ン注入により行う。そのためパターニングの工程数は減
り、またセルファラインにより高密度の素子形成に適す
るが、イオン注入の際ゲート酸化膜への影響がある。
上記問題点の解決は、半導体基板上に導電型に寄与する
不純物を含む不純物ガラス層とシロキサン樹脂よりなる
レジストを被着し、ソース、およびドレイン領域の該レ
ジストを開口する工程と、該レジストの下の該不純物ガ
ラス層のみ反転エツチングして除去する工程と、加熱し
て該レジストを二酸化珪素膜に変換し、かつ該不純物ガ
ラス層より該半導体基板内に不純物を拡散してソース、
およびドレイン領域を形成する工程とを含む本発明によ
る半導体装置の製造方法により達成することができる。
不純物を含む不純物ガラス層とシロキサン樹脂よりなる
レジストを被着し、ソース、およびドレイン領域の該レ
ジストを開口する工程と、該レジストの下の該不純物ガ
ラス層のみ反転エツチングして除去する工程と、加熱し
て該レジストを二酸化珪素膜に変換し、かつ該不純物ガ
ラス層より該半導体基板内に不純物を拡散してソース、
およびドレイン領域を形成する工程とを含む本発明によ
る半導体装置の製造方法により達成することができる。
本発明によれば、ソース、およびドレイン領域形成にシ
ロキサン樹脂よりなるレジストを用い、パターニングし
て残９たシロキサンレジストをそのまま二酸化珪素膜に
変換してゲート酸化膜とフィールド酸化膜に使用するた
め工程は極めて簡素化される。
ロキサン樹脂よりなるレジストを用い、パターニングし
て残９たシロキサンレジストをそのまま二酸化珪素膜に
変換してゲート酸化膜とフィールド酸化膜に使用するた
め工程は極めて簡素化される。
この工程においては、不純物ガラス層上にパターニング
されたシロキサンレジストを被着した基板に対し、露出
した部分の不純物ガラス層はエツチングされないで、シ
ロキサンレジストの下側の不純物ガラス層のみをエツチ
ングする、いわゆる反転エツチングを用いる。
されたシロキサンレジストを被着した基板に対し、露出
した部分の不純物ガラス層はエツチングされないで、シ
ロキサンレジストの下側の不純物ガラス層のみをエツチ
ングする、いわゆる反転エツチングを用いる。
第１図（１）乃至（７）は本発明によるＦＥＴの製造工
程を工程順に示す基板断面図である。
程を工程順に示す基板断面図である。
第１図（１１において、ｐ −Ｓｉ基板２１の表面全面
に、導電型に寄与する不純物を含む不純物ガラス層とし
てｎ型不純物燐（Ｐ）を含む２３０層２２と、シロキサ
ンレジスト２３を被着する。
に、導電型に寄与する不純物を含む不純物ガラス層とし
てｎ型不純物燐（Ｐ）を含む２３０層２２と、シロキサ
ンレジスト２３を被着する。
つぎに電子ビーム（ＥＢ）露光を行い、ソース、および
ドレイン領域以外の部分に電子線を照射する。
ドレイン領域以外の部分に電子線を照射する。
第１図（２）において、露光されたシロキサンレジスト
２３を現像し、ソース、およびドレイン領域を開口して
、ＰＳＧ層２２を露出させる。
２３を現像し、ソース、およびドレイン領域を開口して
、ＰＳＧ層２２を露出させる。
第１図（３）において、弗酸（ＨＦ）ガスを用いた反転
エツチングにより、シロキサンレジスト２３の下部にあ
るＰＳＧ層２２を除去する。
エツチングにより、シロキサンレジスト２３の下部にあ
るＰＳＧ層２２を除去する。
第１図（４）において、６００℃以上に加熱して、シロ
キサンレジスト２３を５ｉＯｔＮ２３Ａに変換すると同
時に、ｐｓｃ層２層上２基板２１にＰが選択拡散されて
ｎ゛型のソース、およびドレイン領域２４と２５を形成
する。
キサンレジスト２３を５ｉＯｔＮ２３Ａに変換すると同
時に、ｐｓｃ層２層上２基板２１にＰが選択拡散されて
ｎ゛型のソース、およびドレイン領域２４と２５を形成
する。
第１図（５）において、ウェットエツチングの速度差に
よりＰＳＧ層２２を選択エツチングして除去する。
よりＰＳＧ層２２を選択エツチングして除去する。
選択エツチングはＨＦ系のエッチャントを用いて行う。
第１図（６）において、通常のりソゲラフイエ程を用い
、レジスト２６を基板全面に塗布し、ゲート部をパター
ニングして開口し、５ｉ（ｈ層２３八をエツチングして
薄＜シ、ゲート酸化膜とする。
、レジスト２６を基板全面に塗布し、ゲート部をパター
ニングして開口し、５ｉ（ｈ層２３八をエツチングして
薄＜シ、ゲート酸化膜とする。
第１図（７）において、基板全面にアルミニウムＡ１層
２７を被着し、この層をパターニングしてへ１配線を形
成し、ゲート電極Ｇと、ソース電極Ｓと、ドレイン電極
りとする。
２７を被着し、この層をパターニングしてへ１配線を形
成し、ゲート電極Ｇと、ソース電極Ｓと、ドレイン電極
りとする。
以上により、本発明の方法による主要な工程を終わる。
以上詳細に説明したように本発明によれば、ゲート部の
再酸化を必要としないで、マスク合わせの必要なパター
ニングの工程数が少なく、そのためパターニングの精度
は良く高密度の素子形成には適する。
再酸化を必要としないで、マスク合わせの必要なパター
ニングの工程数が少なく、そのためパターニングの精度
は良く高密度の素子形成には適する。
またソース、およびドレイン領域の形成時にゲート酸化
膜への影響がない。
膜への影響がない。
第１図（１）乃至（７）は本発明によるＦＥＴの製造工
程を工程順に示す基板断面図、 第２図（１）乃至（８）は従来例によるＦＥＴの製造工
程を工程順に示す基板断面図、 第３図（１）乃至（７）は他の従来例によるセルファラ
インを採用したＦＥＴの製造工程を工程順に示す基板断
面図である。 図において、 ２１はｐ −Ｓｉ基板、 ２２は不純物ガラス層でｐｓｃ層、 ２３はシロキサンレジスト、 ２３Ａ はＳｉＯ□層、 ２４はソース領域、 ２５はドレイン領域、 ２６はレジスト、 ２７はＡ１層、 Ｇはゲート電極、 Ｓはソース電極、 Ｄはドレイン電極 を示す。 菓１ 司 ｅ−ご− Ｃ− 寮３阿
程を工程順に示す基板断面図、 第２図（１）乃至（８）は従来例によるＦＥＴの製造工
程を工程順に示す基板断面図、 第３図（１）乃至（７）は他の従来例によるセルファラ
インを採用したＦＥＴの製造工程を工程順に示す基板断
面図である。 図において、 ２１はｐ −Ｓｉ基板、 ２２は不純物ガラス層でｐｓｃ層、 ２３はシロキサンレジスト、 ２３Ａ はＳｉＯ□層、 ２４はソース領域、 ２５はドレイン領域、 ２６はレジスト、 ２７はＡ１層、 Ｇはゲート電極、 Ｓはソース電極、 Ｄはドレイン電極 を示す。 菓１ 司 ｅ−ご− Ｃ− 寮３阿
Claims (1)
- 半導体基板上に導電型に寄与する不純物を含む不純物
ガラス層とシロキサン樹脂よりなるレジストを被着し、
ソース、およびドレイン領域の該レジストを開口する工
程と、該レジストの下の該不純物ガラス層のみ反転エッ
チングして除去する工程と、加熱して該レジストを二酸
化珪素膜に変換し、かつ該不純物ガラス層より該半導体
基板内に不純物を拡散してソース、およびドレイン領域
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27686384A JPS61154169A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27686384A JPS61154169A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61154169A true JPS61154169A (ja) | 1986-07-12 |
Family
ID=17575460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27686384A Pending JPS61154169A (ja) | 1984-12-27 | 1984-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61154169A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7029999B2 (en) | 2003-06-30 | 2006-04-18 | Hynix Semiconductor Inc. | Method for fabricating transistor with polymetal gate electrode |
-
1984
- 1984-12-27 JP JP27686384A patent/JPS61154169A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7029999B2 (en) | 2003-06-30 | 2006-04-18 | Hynix Semiconductor Inc. | Method for fabricating transistor with polymetal gate electrode |
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