CN106981421B - 三极管基区的制作方法 - Google Patents
三极管基区的制作方法 Download PDFInfo
- Publication number
- CN106981421B CN106981421B CN201610035661.7A CN201610035661A CN106981421B CN 106981421 B CN106981421 B CN 106981421B CN 201610035661 A CN201610035661 A CN 201610035661A CN 106981421 B CN106981421 B CN 106981421B
- Authority
- CN
- China
- Prior art keywords
- layer
- base region
- etching
- silicon nitride
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 32
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 127
- 229920005591 polysilicon Polymers 0.000 claims abstract description 90
- 238000005530 etching Methods 0.000 claims abstract description 53
- 238000001039 wet etching Methods 0.000 claims abstract description 17
- 230000001590 oxidative effect Effects 0.000 claims abstract description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 59
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 59
- 150000002500 ions Chemical class 0.000 claims description 25
- 238000000137 annealing Methods 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 230000007797 corrosion Effects 0.000 claims description 2
- 238000005260 corrosion Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- -1 boron ions Chemical class 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Cold Cathode And The Manufacture (AREA)
Abstract
本发明涉及一种三极管基区的制作方法，包括：刻蚀预设P‑基区上方的部分第一多晶硅层以及所述部分第一多晶硅层上方的全部第二氮化硅层；对刻蚀后保留的部分所述第一多晶硅层进行氧化形成第二氧化层；通过湿法腐蚀去除所述第二氧化层。本发明所提供的一种三极管基区的制作方法，在刻蚀外延层表面的多晶硅时，留下少部分多晶硅层，并将留下的少部分多晶硅层在氧化后通过湿法腐蚀去除，所以本发明所提供的三极管基区的制作方法避免了现有干法刻蚀多晶硅层时对外延层的损伤，本发明通过湿法腐蚀去除氧化后的多晶硅层，不会造成对外延层表面的损伤，因此采用本发明制作三极管器件，优化了三极管器件的电学性能参数。
Description
技术领域
本发明涉及集成电路制造工艺技术领域，特别涉及一种三极管基区的制作方法。
背景技术
在射频三极管的制造过程中，为了达到形成基区和发射区浅结的目的，需要通过多晶硅中的掺杂离子向外延层中扩散的方式来实现，所以外延层表面一部分区域要与基区对应掺杂的多晶硅接触，另一部分区域要去发射区对应掺杂的多晶硅接触。
如图1所示，现有技术制作三极管的过程是这样的，a、在硅衬底1上依此形成外延层2、第一氧化层3、第一氮化硅层4；b、对第一氮化硅层4的两侧进行刻蚀；c、加厚第一氧化层3的两侧，形成场区氧化层5；d、去除第一氮化硅层4和第一氮化硅层4下方的薄的第一氧化层3；e、在场区氧化层5上形成第一多晶硅层6，对第一多晶硅层6进行P+注入，在第一多晶硅层6上形成第三氧化层7；f、刻蚀预设P-基区201对应位置的第三氧化层7和第一多晶硅层6；g、对P-基区201进行P型离子注入并进行退火，形成P-基区201和P+基区202；h、在P-基区201上生长氧化层，并刻蚀形成侧墙8；i、在第三氧化层7上形成第二多晶硅层9，对第二多晶硅层9进行刻蚀，并进行N+注入；j、通过退火形成N+发射区203。
由于第一多晶硅层和外延层的成份都是硅，所以传统的三极管的制作方法，在刻蚀第一多晶硅层时，刻蚀工艺无法准确控制在刻蚀完第一多晶硅层后不刻蚀到外延层，所以传统的三极管的制作方法很容易损伤到外延层，影响三极管器件的电学性能。
发明内容
本发明所要解决的技术问题是如何在刻蚀多晶硅层时不损伤与多晶硅层接触的外延层表面。
为此目的，本发明提出了一种三极管基区的制作方法，包括：
刻蚀预设P-基区上方的部分第一多晶硅层以及所述部分第一多晶硅层上方的全部第二氮化硅层；
对刻蚀后保留的部分所述第一多晶硅层进行氧化形成第二氧化层；
通过湿法腐蚀去除所述第二氧化层。
优选地，所述保留的部分第一多晶硅层的厚度为0.01um～0.10um。
优选地，所述对保留的部分第一多晶硅层进行氧化的温度在900℃以下。
优选地，所述对保留的部分第一多晶硅层进行氧化的时间是根据所述保留的部分第一多晶硅的厚度决定的。
优选地，在所述刻蚀预设P-基区上方的部分第一多晶硅层以及所述部分第一多晶硅层上方的全部第二氮化硅层之前还包括：
在硅衬底上依次形成外延层、第一氧化层、第一氮化硅层；
刻蚀所述第一氮化硅层的两端，并进一步形成场区氧化层；
去除所述第一氮化硅层和所述第一氮化硅层下方的所述第一氧化层；
在所述场区氧化层上形成所述第一多晶硅层，对所述第一多晶硅层注入P型离子，在所述第一多晶硅层上形成所述第二氮化硅层。
优选地，在所述通过湿法腐蚀去除所述第二氧化层之后还包括：
对所述预设P-基区注入P型离子，并进行退火处理，在所述外延层的基区形成P-基区和P+基区；
在所述P-基区上生长氧化层，并进行刻蚀，形成侧墙；
在所述第二氮化硅层上形成第二多晶硅层，对所述第二多晶硅层注入N型离子，并进行刻蚀；
通过退火在所述P-基区内形成N+发射区。
优选地，所述去除所述第一氮化硅层和所述第一氮化硅层下方的所述第一氧化层具体包括：通过热磷酸腐蚀去除所述第一氮化硅层；通过氢氟酸腐蚀去除所述第一氮化硅层下方的所述第一氧化层。
本发明还提供了另一种三极管基区的制作方法，其特征在于，包括：
刻蚀预设N-基区上方的部分第一多晶硅层以及所述部分第一多晶硅层上方的全部第二氮化硅层；
对刻蚀后保留的部分所述第一多晶硅层进行氧化形成第二氧化层；
通过湿法腐蚀去除所述第二氧化层。
优选地，在所述刻蚀预设N-基区上方的部分第一多晶硅层以及所述部分第一多晶硅层上方的全部第二氮化硅层之前还包括：
在硅衬底上依次形成外延层、第一氧化层、第一氮化硅层；
刻蚀所述第一氮化硅层的两端，并进一步形成场区氧化层；
去除所述第一氮化硅层和所述第一氮化硅层下方的所述第一氧化层；
在所述场区氧化层上形成所述第一多晶硅层，对所述第一多晶硅层注入N型离子，在所述第一多晶硅层上形成所述第二氮化硅层。
优选地，在所述通过湿法腐蚀去除所述第二氧化层之后还包括：
对所述预设N-基区注入N型离子，并进行退火处理，在所述外延层的基区形成N-基区和N+基区；
在所述N-基区上生长氧化层，并进行刻蚀，形成侧墙；
在所述第二氮化硅层上形成第二多晶硅层，对所述第二多晶硅层注入P型离子，并进行刻蚀；
通过退火在所述N-基区内形成P+发射区。
本发明所提供的一种三极管基区的制作方法，在刻蚀外延层表面的多晶硅时，留下少部分多晶硅层，并将留下的少部分多晶硅层在氧化后通过湿法腐蚀去除，所以本发明所提供的三极管基区的制作方法避免了现有干法刻蚀多晶硅层时对外延层的损伤，本发明通过湿法腐蚀去除氧化后的多晶硅层，不会造成对外延层表面的损伤，因此采用本发明制作三极管器件，优化了三极管器件的电学性能参数。
附图说明
通过参考附图会更加清楚的理解本发明的特征和优点，附图是示意性的而不应理解为对本发明进行任何限制，在附图中：
图1示出了现有技术制作三极管的流程示意图；
图2示出了本发明一种三极管基区的制作方法的流程示意图；
图3示出了本发明一种实施方式的流程示意图；
图4示出了本发明另一种实施方式的流程示意图；
图5示出了本发明另一种三极管基区的制作方法的流程示意图。
具体实施方式
下面将结合附图对本发明的实施例进行详细描述。
如图2所示，本发明提供了一种三极管基区的制作方法，包括：刻蚀预设P-基区201上方的部分第一多晶硅层6以及所述部分第一多晶硅层6上方的全部第二氮化硅层11；对刻蚀后保留的部分所述第一多晶硅层6进行氧化形成第二氧化层10；通过湿法腐蚀去除所述第二氧化层10。
本发明在刻蚀第二氮化硅层11和第一多晶硅层6时，没有像现有技术一样，将预设P-基区上方的第二氮化硅层11和第一多晶硅层6完全刻蚀，而是留下了少部分的第一多晶硅6，其中较优的，保留的部分第一多晶硅层6的厚度可以为0.01um～0.10um。然后可以通过低温湿法氧化，将留下的少部分的第一多晶硅层6氧化成二氧化硅，其中，氧化的温度越低越好，其中较优的，对保留的部分第一多晶硅层6进行氧化的温度可以在900℃以下。其中，对保留的部分第一多晶硅层6进行氧化的时间是根据保留的部分第一多晶硅6的厚度决定的。然后通过湿法腐蚀去除形成的二氧化硅，因此，外延层2的表面不会受到因为对第一多晶硅层6的干法刻蚀带来损伤。通过上述方式，本发明提供的三极管基区的制作方法可以保证外延层表面的完整性，不会被刻蚀，也不会有任何损伤。
如图3所示，本发明提供的三极管基区的制作方法，在刻蚀预设P-基区201上方的部分第一多晶硅层6以及所述部分第一多晶硅层6上方的全部第二氮化硅层11之前还包括：
在硅衬底1上依次形成外延层2、第一氧化层3、第一氮化硅层4；
刻蚀第一氮化硅层4的两端，并进一步形成场区氧化层5；
去除第一氮化硅层4和第一氮化硅层4下方的第一氧化层3；
在场区氧化层5上形成第一多晶硅层6，对第一多晶硅层6注入P型离子，并在第一多晶硅层6上形成第二氮化硅层11。
具体的，形成第一氧化层3的温度控制在900～1200℃，第一氧化层3的厚度可以是0.05～0.50um，在第一氧化层3上形成第一氮化硅层4的温度控制在600～900℃，第一氮化硅层4的厚度可以为0.10～0.50um。场区氧化层5是厚度较大的氧化层，场区氧化层5的厚度可以为0.1～2.0um，场区氧化层5的生长温度为900～1200℃。
其中较优的，去除第一氮化硅层4和第一氮化硅层4下方的第一氧化层3具体包括：通过热磷酸腐蚀去除第一氮化硅层4；通过氢氟酸腐蚀去除第一氮化硅层4下方的第一氧化层3。其中较优的，第一多晶硅层6的生长温度是500～800℃，第一多晶硅6的厚度可以是0.1～1.0um，对第一多晶硅层6注入的P型离子可以是硼离子，剂量为1.0E14～1.0E16个/cm2，能量为60KeV～120KeV。其中，在第一多晶硅层6上形成第二氮化硅层11，第二氮化硅层11的生长温度可以是300～900℃，厚度可以为0.10～0.50um。
如图4所示，本发明提供的三极管基区的制作方法，在通过湿法腐蚀去除第二氧化层10之后还包括：
对预设P-基区201注入P型离子，并进行退火处理，在所述外延层2的基区形成P-基区201和P+基区202；
在P-基区201上生长氧化层，并进行刻蚀，形成侧墙8；
在第二氮化硅层11上形成第二多晶硅层9，对第二多晶硅层9注入N型离子，并进行刻蚀；
通过退火在P-基区201内形成N+发射区203。
具体的，在预设P-基区201注入的P型离子可以是硼离子，注入剂量可以是1.0E12～1.0E14个/cm2，能量为60KeV～120KeV，由于预设P-基区201上方的第一多晶硅层6已经完全刻蚀，所以在退火之后，可以在外延层2表面的基区形成P-基区201和P+基区202。其中较优的，形成第二多晶硅层9的厚度为0.1～1.0um，第二多晶硅层9的生长温度为500～800℃，对第二多晶硅层9注入大剂量N型离子，注入N型离子的剂量可以为1.0E14～1.0E16个/cm2，能量为60KeV～120KeV。其中，注入的N型离子可以是磷离子或砷离子。在经过退火之后，第二多晶硅层9中注入的大量N型离子进入P-基区201最终形成N+发射区203，其中，退火的温度可以为800～1200℃，时间可以为1～60分钟。
采用上述三极管基区的制作方法可以制作NPN型的射频三极管。
另外，如图5所示，本发明还提供了另一种三极管基区的制作方法，包括：刻蚀预设N-基区204上方的部分第一多晶硅层6以及所述部分第一多晶硅层6上方的全部第二氮化硅层11；对刻蚀后保留的部分所述第一多晶硅层6进行氧化形成第二氧化层10；通过湿法腐蚀去除所述第二氧化层10。
其中，如图3所示，在刻蚀预设N-基区204上方的部分第一多晶硅层6以及所述部分第一多晶硅层6上方的全部第二氮化硅层11之前还包括：
在硅衬底1上依次形成外延层2、第一氧化层3、第一氮化硅层4；
刻蚀第一氮化硅层4的两端，并进一步形成场区氧化层5；
去除第一氮化硅层4和第一氮化硅层4下方的第一氧化层3；
在场区氧化层5上形成第一多晶硅层6，对第一多晶硅层6注入N型离子，并在第一多晶硅层6上形成第二氮化硅层11。
其中，在所述通过湿法腐蚀去除所述第二氧化层10之后还包括：
对预设N-基区204注入N型离子，并进行退火处理，在所述外延层2的基区形成N-基区204和N+基区205；
在N-基区204上生长氧化层，并进行刻蚀，形成侧墙8；
在第二氮化硅层11上形成第二多晶硅层9，对第二多晶硅层9注入P型离子，并进行刻蚀；
通过退火在N-基区204内形成P+发射区206。
采用上述三极管基区的制作方法可以制作PNP型的射频三极管。
本发明所提供的一种三极管基区的制作方法，在刻蚀外延层表面的多晶硅时，留下少部分多晶硅层，并将留下的少部分多晶硅层在氧化后通过湿法腐蚀去除，所以本发明所提供的三极管基区的制作方法避免了现有干法刻蚀多晶硅层时对外延层的损伤，本发明通过湿法腐蚀去除氧化后的多晶硅层，不会造成对外延层表面的损伤，因此采用本发明制作三极管器件，优化了三极管器件的电学性能参数。
虽然结合附图描述了本发明的实施方式，但是本领域技术人员可以在不脱离本发明的精神和范围的情况下做出各种修改和变型，这样的修改和变型均落入由所附权利要求所限定的范围之内。
Claims (8)
1.一种三极管基区的制作方法，其特征在于，
刻蚀预设P-基区上方的部分第一多晶硅层以及所述部分第一多晶硅层上方的全部第二氮化硅层；
对刻蚀后保留的部分所述第一多晶硅层进行氧化形成第二氧化层；
通过湿法腐蚀去除所述第二氧化层；
其中，所述对刻蚀后保留的部分第一多晶硅层进行氧化的温度在900℃以下；且，
所述对刻蚀后保留的部分第一多晶硅层进行氧化的时间是根据所述刻蚀后保留的部分第一多晶硅的厚度决定的。
2.根据权利要求1所述的三极管基区的制作方法，其特征在于，所述保留的部分第一多晶硅层的厚度为0.01um～0.10um。
3.根据权利要求1-2任意一项所述的三极管基区的制作方法，其特征在于，在所述刻蚀预设P-基区上方的部分第一多晶硅层以及所述部分第一多晶硅层上方的全部第二氮化硅层之前还包括：
在硅衬底上依次形成外延层、第一氧化层、第一氮化硅层；
刻蚀所述第一氮化硅层的两端，并进一步形成场区氧化层；
去除所述第一氮化硅层和所述第一氮化硅层下方的所述第一氧化层；
在所述场区氧化层上形成所述第一多晶硅层，对所述第一多晶硅层注入P型离子，在所述第一多晶硅层上形成所述第二氮化硅层。
4.根据权利要求3所述的三极管基区的制作方法，其特征在于，在所述通过湿法腐蚀去除所述第二氧化层之后还包括：
对所述预设P-基区注入P型离子，并进行退火处理，在所述外延层的基区形成P-基区和P+基区；
在所述P-基区上生长氧化层，并进行刻蚀，形成侧墙；
在所述第二氮化硅层上形成第二多晶硅层，对所述第二多晶硅层注入N型离子，并进行刻蚀；
通过退火在所述P-基区内形成N+发射区。
5.根据权利要求3所述的三极管基区的制作方法，其特征在于，所述去除所述第一氮化硅层和所述第一氮化硅层下方的所述第一氧化层具体包括：通过热磷酸腐蚀去除所述第一氮化硅层；通过氢氟酸腐蚀去除所述第一氮化硅层下方的所述第一氧化层。
6.一种三极管基区的制作方法，其特征在于，包括：
刻蚀预设N-基区上方的部分第一多晶硅层以及所述部分第一多晶硅层上方的全部第二氮化硅层；
对刻蚀后保留的部分所述第一多晶硅层进行氧化形成第二氧化层；
通过湿法腐蚀去除所述第二氧化层；
其中，所述对刻蚀后保留的部分第一多晶硅层进行氧化的温度在900℃以下；且，
所述对刻蚀后保留的部分第一多晶硅层进行氧化的时间是根据所述刻蚀后保留的部分第一多晶硅的厚度决定的。
7.根据权利要求6所述的三极管基区的制作方法，其特征在于，在所述刻蚀预设N-基区上方的部分第一多晶硅层以及所述部分第一多晶硅层上方的全部第二氮化硅层之前还包括：
在硅衬底上依次形成外延层、第一氧化层、第一氮化硅层；
刻蚀所述第一氮化硅层的两端，并进一步形成场区氧化层；
去除所述第一氮化硅层和所述第一氮化硅层下方的所述第一氧化层；
在所述场区氧化层上形成所述第一多晶硅层，对所述第一多晶硅层注入N型离子，在所述第一多晶硅层上形成所述第二氮化硅层。
8.根据权利要求7所述的三极管基区的制作方法，其特征在于，在所述通过湿法腐蚀去除所述第二氧化层之后还包括：
对所述预设N-基区注入N型离子，并进行退火处理，在所述外延层的基区形成N-基区和N+基区；
在所述N-基区上生长氧化层，并进行刻蚀，形成侧墙；
在所述第二氮化硅层上形成第二多晶硅层，对所述第二多晶硅层注入P型离子，并进行刻蚀；
通过退火在所述N-基区内形成P+发射区。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610035661.7A CN106981421B (zh) | 2016-01-19 | 2016-01-19 | 三极管基区的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610035661.7A CN106981421B (zh) | 2016-01-19 | 2016-01-19 | 三极管基区的制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106981421A CN106981421A (zh) | 2017-07-25 |
| CN106981421B true CN106981421B (zh) | 2020-07-14 |
Family
ID=59340644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610035661.7A Active CN106981421B (zh) | 2016-01-19 | 2016-01-19 | 三极管基区的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106981421B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108109915B (zh) * | 2017-12-21 | 2020-06-09 | 深圳市福斯特半导体有限公司 | 射频三极管及其制作方法 |
| CN115692197A (zh) * | 2022-12-30 | 2023-02-03 | 深圳市创芯微微电子有限公司 | 一种三极管及其制造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783422A (en) * | 1986-10-24 | 1988-11-08 | Oki Electric Industry Co., Ltd. | Process for fabricating a bipolar transistor utilizing sidewall masking over the emitter |
| CN102915975A (zh) * | 2011-08-05 | 2013-02-06 | 无锡华润上华半导体有限公司 | 一种BJT以及BiCMOS的制作方法 |
| CN103915334A (zh) * | 2014-04-04 | 2014-07-09 | 中国电子科技集团公司第五十五研究所 | 高性能双层多晶硅双极型晶体管的制造方法 |
-
2016
- 2016-01-19 CN CN201610035661.7A patent/CN106981421B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783422A (en) * | 1986-10-24 | 1988-11-08 | Oki Electric Industry Co., Ltd. | Process for fabricating a bipolar transistor utilizing sidewall masking over the emitter |
| CN102915975A (zh) * | 2011-08-05 | 2013-02-06 | 无锡华润上华半导体有限公司 | 一种BJT以及BiCMOS的制作方法 |
| CN103915334A (zh) * | 2014-04-04 | 2014-07-09 | 中国电子科技集团公司第五十五研究所 | 高性能双层多晶硅双极型晶体管的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106981421A (zh) | 2017-07-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2543224B2 (ja) | 半導体装置とその製造方法 | |
| CN104134688B (zh) | 制造双极晶体管的方法、双极晶体管和集成电路 | |
| KR100924549B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| US9583587B2 (en) | Method for manufacturing injection-enhanced insulated-gate bipolar transistor | |
| US4279671A (en) | Method for manufacturing a semiconductor device utilizing dopant predeposition and polycrystalline deposition | |
| KR20160012459A (ko) | 반도체 소자 및 그 제조 방법 | |
| CN103915334B (zh) | 双层多晶硅双极型晶体管的制造方法 | |
| JP2011134837A (ja) | 半導体装置の製造方法 | |
| CN102122643B (zh) | 一种双极型晶体管的制作方法 | |
| CN106981421B (zh) | 三极管基区的制作方法 | |
| JP2012028474A (ja) | 半導体装置及びその製造方法 | |
| JP6555552B2 (ja) | 横型絶縁ゲートバイポーラトランジスタの製造方法 | |
| JP2008538864A (ja) | バイポーラトランジスタ及びその製造方法 | |
| CN108109916B (zh) | 双极晶体管及其制作方法 | |
| CN108133892B (zh) | 双极晶体管的制作方法 | |
| CN104022152B (zh) | 带有压应变薄膜应变源的双栅p沟道MOSFET及制备方法 | |
| CN108231583B (zh) | 双极晶体管及其制作方法 | |
| CN108054096B (zh) | 双极晶体管的制作方法 | |
| WO2014029186A1 (zh) | 一种基于SOI的SiGe-HBT晶体管的制备方法 | |
| KR102626910B1 (ko) | 고성능 슈퍼-베타 npn(sbnpn) | |
| US8637959B2 (en) | Vertical parasitic PNP device in a BiCMOS process and manufacturing method of the same | |
| JP6059333B2 (ja) | 半導体装置及びその製造方法 | |
| CN108054099B (zh) | 半导体功率器件的制作方法 | |
| CN104425255A (zh) | 非穿通型绝缘栅双极晶体管的制造方法 | |
| CN102544080B (zh) | 锗硅异质结双极晶体管及制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20220718 Address after: 518116 founder Microelectronics Industrial Park, No. 5, Baolong seventh Road, Baolong Industrial City, Longgang District, Shenzhen, Guangdong Province Patentee after: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. Address before: 100871, fangzheng building, 298 Fu Cheng Road, Beijing, Haidian District Patentee before: PEKING UNIVERSITY FOUNDER GROUP Co.,Ltd. Patentee before: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. |