KR100291694B1 - 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터의 형성 - Google Patents
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Abstract
본 발명은 반도체 재료 내에 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성하기 위한 개선된 방법 및 장치를 개시한다. 본 발명에 따른 방법은 콜렉터 영역 상에 에피택시얼 반도체 재료를 성장시켜 형성되는 진성 베이스 영역을 형성하는 단계를 포함한다. 그런 다음 진성 베이스 영역 상에 상승된 손실성 이미터 코어를 형성하고, 이어서 손실성 이미터 코어 위로 실질적으로 등각의 스페이서 층을 디포지트한다. 다음, 손실성 이미터 코어 주위에 보호 스페이서 링을 형성하도록 스페이서 재료를 비등방적으로 에치한다. 그런 다음 에피택시얼 베이스 영역 내로 도펀트를 주입하여 불순물 베이스를 형성하고, 여기에서 손실성 이미터 코어와 스페이서 링은 이미터 영역을 보호한다. 스페이서 링은 또한 이미터 영역에 대한 불순물 베이스 영역을 자기-정합하도록 작용한다. 그런 다음 보호 손실성 이미터 코어와 스페이서 링을 제거한다. 그런 다음 이미터 영역을 도핑하여 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성한다.
Description
본 발명은 반도체 디바이스의 제조에 관한 것으로, 특히 반도체 재료 내의 바이폴라 트랜지스터 형성에 관한 것이다.
최근, 반도체 기술의 경향을 보면, 고속과 절전형을 만족하는 초대규모 집적 회로 (very large scale integration)를 지향하고 있다. 그러한 디바이스 중 하나는 바이폴라 트랜지스터이다. 절전과 함께 고속이라는 목적을 달성하기 위하여, 바이폴라 트랜지스터를 기본적으로 가능한 한 소형으로 제조해야 한다. 바이폴라 트랜지스터는, 그 수직 접합 구조를 더 얕게 제조하고 주어진 리소그래피 제약 조건 내에서 수평적 기하 구조를 감소시킴으로써, 그 크기를 감소시킬 수 있다. 그러나, 바이폴라 트랜지스터에 있어서 임계적 특징을 지니는 구조를 한정하는데 사용하는 많은 종래의 리소그래피 프로세스 (lithographic process)는, 그 수평적 기하 구조를 감소시킴에 따라, 훨씬 더 임계적 특징을 나타낸다. 정합 불량 (misalignment)과 표면의 비-평면성 (surface non-planarity)과 같은 요소는, 많은 종래의 포토리소그래피 기술이 갖는 능력에 실질적인 악영향을 주게 되고, 고속과 절전형의 바이폴라 트랜지스터를 성공적으로 제조하기 위하여 중요한 표면 구조의 문제를 적절하게 해결하지 못하게 한다.
고속의 바이폴라 트랜지스터를 제조하기 위하여, 임계적으로 중요한 2 가지 치수는, 이미터 스트라이프 넓이 (emitter stripe width)와 베이스 두께 (base thickness)이다. 이미터 스트라이프 넓이는 이미터 영역의 측면 치수에 의해 한정되는 반면, 베이스 두께는 베이스 영역의 높이 치수에 의하여 한정된다. 베이스 저항 (base resistance)은 베이스 두께와 직접적으로 관련되는 것으로, 트랜지스터의 속도를 결정하는 중요한 인자이다. 고속 및 절전형 모두를 만족하는 바이폴라 트랜지스터를 제조하기 위하여, 이미터 스트라이트 넓이 및 베이스 두께를 가능한 한 작게 제조하여야 한다. 이와 같이 관련적으로 치수를 한정하는 방법으로, 트랜지스터는 그 속도를 증가시키게 된다.
바이폴라 트랜지스터의 제조에 있어서, 이미터 윈도우 (emitter window; 이미터 스트라이프 넓이를 한정함)는, 종래의 제조 방법인 포토리소그래피 마스킹 기술을 사용하여 배치 및 크기가 결정된다. 불행하게도, 이러한 종래의 제조 방법인 포토리소그래피 마스킹 (photolithography masking) 기술은 부정확성이라는 결과를 초래한다. 왜냐하면, 예컨대 진성 베이스 영역 내에서 이미터 윈도우가 불량한 정합을 나타내기 때문이다. 이러한 정합 불량은, 예컨대 낮은 이미터 대 베이스 브레이크다운 전압을 원인으로 하는 열악한 재생력 및 낮은 생산 양품률이라는 결과를 초래한다.
여러 가지 종래 기술을 사용하여, 바이폴라 트랜지스터를 형성하기 위한 종래의 포토리소그래피 사용과 본질적으로 관련되는 여러 문제를 해결하고자 하였다. 그러한 기술 중 하나는, 자기-정합 폴리실리콘 베이스 콘택트를 사용하여 에피택시얼 (epitaxial) 바이폴라 트랜지스터를 제조할 수 있게 하는 것이다. 이러한 기술은, 그것이 불순물 베이스에 대한 이미터 주입을 자기 기록 (self registration) 할 수 있게 하고 베이스 콘택트가 폴리실리콘 상의 디바이스 베이스 영역으로부터 제거될 수 있게 하기 때문에, 매우 바람직하다. 이러한 자기 기록은 디바이스 베이스 영역을 감소시킬 뿐만 아니라, 이미터와 불순물 (extrinsic) 베이스 영역 사이의 거리를 제어할 수 있게 한다. 에피택시얼 베이스 바이폴라 트랜지스터의 이미터와 불순물 베이스 영역 사이의 거리에 대한 제어는 임계적이다. 만약 이미터와 불순물 베이스 사이의 거리가 예컨대 너무 협소하면, 받아들여지지 않을 정도로 이미터-베이스 브레이크다운 전압이 낮아지게 된다.
자기-정합 바이폴라 트랜지스터를 생산하기 위한 여러 가지 종래의 제조 방법은, 작업 표면을 실질적으로 평면으로 할 것을 요구하는 포토리소그래피 방법에 의존한다. 따라서, 이러한 종래의 제조 방법은, 비용적으로 또한 복잡한 포토리소그래피 및 제조 기술에 의존해야만, 웨이퍼의 작업 표면을 실질적으로 평면으로 남게 하는 분리 구조 (isolation structure)를 형성할 수 있는 것이다. 이러한 방법의 예로서, 미국 특허 제 5,340,753 호 및 미국 특허 제 5,235,206 호를 들 수 있고, 그 각각은 복잡한 프로세스를 사용하여, 트랜지스터를 적절하게 분리하고 임계적인 포토리소그래피 동작을 위한 웨이퍼 표면의 평면성을 보호하기 위한 것 2 가지 모두를 할 수 있는 복수개의 분리 트랜치 (isolation trench)를 형성한다.
상기한 바와 같이, 이미터 및 베이스는 자기-정합되는 반면, 프로세스 단계는 그 수가 많고 복잡하다. 더우기, 이미터는 종래의 포토리소그래피 기술에 의하여 한정되고, 그에 따라 이미터의 넓이는 그 크기가 한정된다. 또한, 상기 프로세스를 구성하는 단계의 수와 복잡성은, 바이폴라 트랜지스터의 제조를 고비용으로 할 뿐만 아니라 제어를 어렵게 하여, 트랜지스터 집적 회로에 대한 양품률 손실을 가져 오는 경향을 만든다. 또한, 상기 프로세스는 에피택시얼 베이스 및 자기-정합 이미터가 프로세스되기 전에, 디바이스의 표면을 평면으로 할 것을 필요로 한다. 이러한 부가적인 요구 조건은, 불필요하게 제조 프로세스를 추가하고, LOCOS (Local Oxidation of Silicon)와 같이 대단히 바람직한 분리 프로세스에 대한 사용을 차단한다.
따라서, 임계적인 리소그래피 단계에 의존하지 않는 고속, 절전형의 에피택시얼 베이스 바이폴라 트랜지스터를 효율적으로 제조하는 프로세스 및 장치를 지니는 것이 바람직하다. 프로세스는 생산 환경에 있어서, 이미터 대 불순물 베이스 거리를 정확하게 제어할 수 있고, 그에 따라 일정하게 높은 생산 양품량을 보장한다.
상기 및 기타 목적을 달성하기 위하여, 본 발명의 목적에 따라, 반도체 재료내에 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성하기 위한 방법 및 장치를 개시한다. 본 발명의 방법은, 콜렉터 영역 위에 에피택시얼 반도체 재료로 형성되는 진성 반도체 영역을 형성하는 단계를 포함한다. 그런 다음 진성 베이스 영역 상에 높아진 손실성 이미터 코어 (sacrificial emitter core)를 형성하고, 이어서 상기 손실성 이미터 코어 위에 실질적으로 등각 (conformal)의 스페이서 층을 디포지트한다. 그 후, 스페이서 재료를 비등방적 (anisotropically)으로 에치하여, 보호 스페이서 링 (protective spacer ring)을 상기 손실성 이미터 코어 주위에 형성하게 한다. 그런 다음 에피택시얼 베이스 영역 내로 도펀트를 주입함으로써 불순물 베이스를 형성하여, 손실성 이미터 코어 및 스페이서 링이 이미터 영역을 보존하게 한다. 스페이서 링은 또한 불순물 베이스 영역을 이미터 영역에 대하여 자기-정합되게 작용한다. 그런 다음 보호 손실성 이미터 코어 및 스페이서 링을 제거한다. 그런 다음 이미터 영역을 도핑함으로써 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성한다.
본 발명의 또 다른 특징에 따르면, 반도체 재료 내에 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성하는 디바이스에 있어서, 콜렉터 영역, 베이스 영역 및 복수개의 분리 구조를 지니는 기판 구조를 포함하는 디바이스를 개시한다. 디바이스는 진성 베이스 영역 상에 위치하는 높아진 손실성 이미터 코어를 포함한다. 손실성 이미터 코어 부근의 보호 스페이서 링은, 실질적으로 등각의 스페이서 층을 손실성 이미터 코어 위로 디포지트되도록, 비등방적으로 에칭하여 형성된다. 손실성 이미터 코어와 스페이서 링은, 불순물 베이스 영역을 형성하기 위하여 에피택시얼 베이스 영역 내로 주입된 도펀트 부분을 차단 (blocking)함으로써 이미터 영역을 보존한다. 스페이서 링은, 이미터 영역과 관련하여 불순물 베이스 영역을 자기-정합하도록 작용한다.
본 발명의 다른 특징 및 효과는, 첨부하는 도면을 참조하여 실시예를 설명하는 방법으로 본 발명의 기본 원리를 설명하는 아래의 상세한 설명으로부터 자명해질 것이다.
도 1은, 본 발명의 일실시예에 따라, 콜렉터 영역과 복수개의 분리 구조에 의하여 덮어지는 기판을 포함하는 적층형 반도체 구조에 대한 단면도이다.
도 2는, 도 1에 도시하는 적층형 반도체 구조의 단면도로, 이중 층 진성 베이스를 설명한다.
도 3은, 도 2에 도시하는 적층형 반도체 구조의 단면도로, 상기 진성 베이스 영역 상에 연속적으로 디포지트되는 제 1 산화물층, 분리층 및 제 2 산화물층을 도시한다.
도 4는, 도 3에 도시하는 적층형 반도체 구조의 단면도로, 손실성 이미터 윈도우를 설명한다.
도 5 내지 도 7은, 본 발명의 일실시예에 따라, 연속적인 단계에서 손실성 이미터 코어의 제조를 개시하는 단면도이다.
도 8은, 본 발명의 일실시예에 따라, 손실성 이미터 코어 상에 디포지트되는 스페이서 재료의 층을 도시하는 적층형 반도체 구조의 단면도를 설명한다.
도 9는, 손실성 이미터 코어 주위에 있어서 스페이서 링의 형성을 도시하는 도 8의 적층형 반도체 구조에 대한 강조 부분의 단면도를 설명한다.
도 10은, 불순물 베이스 영역의 형성을 도시하는 도 9의 적층형 반도체 구조에 대한 강조 부분의 단면도를 도시한다.
도 11은, 손실성 이미터 코어와 스페이서 링을 제거한 후, 도 10에 있어서 적층형 반도체 구조의 강조 부분에 대한 단면도를 도시한다.
도 12 내지 16은, 본 발명의 일실시예에 따라, 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터의 제조에 대한 최종적인 연속 단계를 개시하는 단면도이다.
본 발명을, 첨부하는 도면에 도시하는 바와 같이, 몇 가지 바람직한 실시예를 참조하여 상세하게 설명한다. 아래 상세한 설명에서는, 본 발명에 대한 완전한 이해를 위하여 여러 가지 구체적인 설명을 개시한다. 그러나, 당업자에게 있어서, 본 발명은 이러한 구체적인 설명의 일부 또는 전부가 없더라도 실시할 수 있음은 물론이다. 그 외, 공지의 프로세스 단계는, 불필요하게 본 발명을 불명확하게 만들지 않기 위하여, 상세하기 설명하지 않는다.
본 발명은, 일실시예에 있어서, 바이폴라 트랜지스터를 형성하기 위한 개선된 방법에 관한 것이다. 본 발명의 일특징에 따르면, 우선 진성 베이스 영역 상에 높아진 손실성 이미터 코어를 형성함으로써, 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성할 수 있다. 그런 다음 실질적으로 등각의 스페이서 층을 손실성 이미터 코어 위로 디포지트한다. 그런 다음 스페이서 층을 비등방적으로 에치하여, 보호 스페이서 링이 손실성 이미터 코어 부근에 형성되도록 한다. 스페이서 링 및 손실성 이미터 코어는, 불순물 베이스 영역을 형성하기 위하여 진성 베이스 영역 내로 주입된 도펀트로부터의 보호 장벽 (protective barrier)을 제공한다. 손실성 이미터 코어 및 스페이서 링은, 이미터 영역을 보존하기 위하여 도펀트 부분을 차단한다. 스페이서 링은 이미터 영역에 대한 불순물 베이스 영역을 자기-정합하도록 작용한다.
본 발명의 다른 특징에 따르면, 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성하는 디바이스를 개시한다. 디바이스는 진성 베이스 영역 상에 위치하는 높아진 손실성 이미터 코어와, 손실성 이미터 코어 위에 디포지트되는 실질적으로 등각인 스페이서 층을 비등방적으로 에칭함으로써 형성되는 손실성 이미터 코어 주위의 보호 스페이서 링을 포함한다. 손실성 이미터 코어 및 스페이서 링은, 불순물 베이스 영역을 형성하기 위하여 진성 베이스 영역에 주입된 도펀트 부분을 차단함으로써 이미터 영역을 보존한다. 스페이서 링은 이미터 영역에 대한 불순물 베이스 영역을 자기-정합하도록 작용한다.
본 발명의 실시예는 이하 도 1 내지 도 16을 참조하여 설명한다. 그러나, 당업자에게 있어서, 이러한 도면에 대하여 본 명세서에 기재하는 상세한 설명의 목적은 본 발명에 대한 개시로서, 제한적인 실시예에 한정되는 것이 아니라 그 너머로 확장한다는 것은 자명하다고 하겠다.
본 명세서에서 주의할 것은, 'N' 및 'P'는 반도체 도펀트 타입을 표시하는데 사용하는 반면, '+' 및 '-'는 상대적인 도핑 농도를 나타내기 위하여 적당한 곳에 사용한다는 점이다. 또한 이해해야 할 점은, 본 발명은 특정한 도전형의 실리콘 영역에 대하여 도시하고 있으나, 다른 반도체 재료 및 다른 도전형을 대체할 수 있다는 점이다. 또한 주목해야 할 것은, 본 발명은 N-P-N 바이폴라 트랜지스터에 관하여 도시하고 있으나, P-N-P 바이폴라 트랜지스터로 대체할 수 있다는 점이다.
우선, 도 1에 대해서 설명하면, 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 제조하는데 사용하는 반도체 웨이퍼 (명확성을 위하여 도시하지 않음) 내에 포함되는 적층형 반도체 구조 (120)를 도시한다. 적층형 반도체 구조 (120)는 단일 결정 실리콘의 P-형 기판 (200)을 포함한다. 상기 실시예에 있어서, P-형 기판 (200)은 예컨대, 반도체 디바이스 생산용으로 적당한 〈100>의 결정 방위 (crystal orientation)를 지닐 수 있다. N+실리콘의 서브-콜렉터 (201)는, N-형 도펀트를 P-형 기판 (200) 내로 주입함으로써, P-형 기판 (200) 위에 형성될 수 있다. 도펀트는 임의의 적당한 N-형 도펀트 (예컨대, 비소)가 될 수 있고, 임의의 적당한 기술, 예를 들면 확산 (diffusion) 또는 이온 주입 (ion implantation)에 의하여 P-형 기판 (200) 내로 주입될 수 있다. 실시예에 있어서, 서브-콜렉터 (201) 및 콜렉터층 (202)은 예컨대, 우선 기판 (200)의 상부 표면을 N+로 진하게 도핑함으로써 제조될 수 있다.
반도체 웨이퍼 내에서 다른 디바이스로부터 형성되는 바이폴라 트랜지스터를 전기적으로 분리하는 것은, 절연 재료로 형성된 복수개의 분리 구조 (204)를 필요로 할 수 있다. 이러한 절연 재료는 예컨대, 실리콘 이산화물을 포함할 수 있다. 바람직한 실시예에 있어서, 복수개의 분리 구조 (204)는 약 4000 Å 내지 약 5000 Å의 범위에 있는 두께를 지니고, 그 바람직한 두께는 약 4500 Å이다. 복수개의 분리 구조 (204)는, 생산 환경에 있어서 사용의 용이성 및 예측성으로 그 특성이 잘 알려진 LOCOS (Local Oxidation of Silicon)와 같은 공지의 기술에 의하여 형성될 수 있다. 그러나, 도 1에 도시하는 바와 같이, 분리 구조를 형성하기 위하여 사용하는 경우, LOCOS는 실질적으로 비-평면 작업 표면을 만들 수 있다. 왜냐하면, 실리콘 이산화물은 웨이퍼의 표면 너머로 확장할 수 있기 때문이다.
이제 도 2에 대해서 설명하면, 진성 에피택시얼 베이스층 (205)을 임의의 적당한 기술을 사용하여, 콜렉터 영역 (202)의 활성 (active) 콜렉터 (202-1)와 복수개의 분리 구조 (204) 위로 에피택시얼적으로 성장시킬 수 있다. 실시예에 있어서, 블랭킷 디포지션 (blanket deposition) 기술을 사용하는 것이 좋다. 블랭킷 디포지션 기술은 반도체 웨이퍼의 표면 상에, 예컨대 에피택시얼 층과 같이 재료를 디포지트하기 위한 효과적인 생산 방법이다. 그러한 방법에 있어서, 블랭킷 디포지션 프로세스는 용적이 큰 생산 환경 용도로 더 적합하다.
단일 결정 실리콘의 영역 위로 에피택시얼하게 성장하는 실리콘은, 또한 단일 결정 실리콘이 된다는 것을 주목해야 한다. 바람직한 특성을 지니는 트랜지스터의 동작은 단일 결정 구조를 지니는 실리콘에서 제대로 발휘한다는 것은 잘 알려져 있다. 따라서, 바이폴라 트랜지스터를, 콜렉터 영역 (202)의 활성 콜렉터 (202-1)에서 발견할 수 있는 것과 같은 단일 결정 구조를 지니는 실리콘으로부터 형성된 활성 영역을 지니도록 제조하는 것이 바람직하다.
바람직한 실시예에 있어서, 진성 에피택시얼 베이스 층 (205)은 활성 콜렉터 영역 (202-1) 상에 디포지트되는 제 1 N-형 층 (205-1)을 포함한다. 제 1 N-형 층 (205-1)은 활성 콜렉터 (202-1) 위로 에피택시얼하게 성장하는 단일 결정 실리콘으로 제조될 수 있다. 바람직한 실시예에 있어서, 임의의 적당한 N-형 도펀트 (예컨대, 비소)를 사용하여, 약 1×1017/㎤ 의 불순물 도펀트 농도를 지니는 N-형 층 (205-1)을 형성할 수 있다. N-형 층 (205-1)은 약 400 Å 내지 800 Å의 범위 내에 있는 두께를 지닐 수 있고, 그 바람직한 두께는 약 500 Å이다. 상기한 바와 같이, 분리 구조 (204) 위로 에피택시얼하게 성장한 진성 에피택시얼 베이스 층 (205-1)의 어떤 부분 (205a-1)은 바이폴라 트랜지스터의 불순물 베이스 영역 용으로 적당한 다결정 실리콘이 될 것이다.
바람직한 실시예에 있어서, 진성 에피택시얼 베이스 층 (205)은, 단일 결정 실리콘으로 형성되고 제 1 N-형 층 (205-1) 위로 디포지트되고 에피택시얼하게 성장하는 제 2 P-형 층 (205-2)을 또한 포함할 수 있다. 바람직한 실시예에 있어서, 예컨대 붕소 (B)와 같은 임의의 적당한 P-형 불순물 도펀트를 사용하여, P-형 층 (205-2)을 형성할 수 있다. 바람직한 실시예에 있어서, P-형 층 (205-2)은, 층 (205-2)의 상부 표면에 있어서 약 2×1018/㎤로부터, P-형 층 (205-2)의 하부 표면에 있어서 약 1×1017/㎤까지의 범위에 있는 불순물 도펀트 농도를 지닐 수 있다. 바람직하게는, P-형 층 (205-2)은 약 700 Å 내지 약 1400 Å의 범위에 있는 두께를 지닐 수 있고, 그 바람직한 두께는 약 900 Å이다. 상기한 여러 가지 이유 때문에, 제 1 N-형 층 (205-1)의 다결정 실리콘 부분 (205-1a) 위로 디포지트되고 에피택시얼하게 성장하는 제 2 P-형 층 (205-2)의 부분 (205-2a)은, 또한 다결정 실리콘이 될 것이다.
진성 에피택시얼 베이스 층 (205)은 반도체 웨이퍼의 표면 위로 블랭킷 디포지트되기 때문에, 진성 에피택시얼 베이스 층 (205)의 특정 부분을 반도체 웨이퍼의 선택된 부분 내에 마스크하고 에치하는 것이 바람직하다. 그와 같이 선택된 영역은 예컨대, 복수개의 분리 구조 (204)의 특정 부분 위로 블랭킷 디포지트되고 성장하는 부분 (205-1a) 및 (205-2a)와 같은 에피택시얼층 (205)의 부분을 포함할 수 있다.
이제 도 3에 대해 알아보면, 본 발명의 일실시예에 따라 도 2의 도면에 대하여 제 1 산화물층 (207-1), 분리층 (207-2) 및 제 2 산화물층 (207-3)을 연속적으로 디포지트한 후, 적층형 반도체 구조 (120)의 단면도를 도시한다. 제 1 산화물층 (207-1)은, 당해 기술 분야에서 공지인 임의의 종래의 방법에 의해 P-형 층 (205-2) 상에 디포지트되는 실리콘 이산화물로 형성될 수 있다. 그러한 방법은 화학 기상 성장법 (CVD; chemical vapor deposition) 또는 저-압력 화학 기상 성장법 (LPCVD; low-pressure chemical vapor deposition)과 같은 프로세스를 포함할 수 있다. 바람직한 실시예에 있어서, 제 1 산화물 층 (207-1)은 약 400 Å 내지 600 Å 의 범위에 있는 두께를 지니고, 바람직하게는 약 500 Å의 두께를 지닌다.
바람직한 실시예에 있어서, 분리층 (207-2)은 저-압력 화학 기상 성장 방법 (LPCVD)에 의하여, 제 1 산화물층 (207-1) 상에 디포지트되는 실리콘 질소화물로 형성될 수 있다. 분리층 (207-2)은 약 400 Å 내지 600 Å의 범위에 있는 두께를 지니고, 바람직하게는 약 500 Å의 두께를 지닌다. 다른 실시예에 있어서, 분리층 (207-2)은, 실리콘 질산화물, 또는 제 2 산화물층 (207-3)을 형성하는 산화물 재료와 실질적으로 구별되게 하는 방법으로 선택적으로 에치될 수 있는 임의의 재료로 형성될 수 있다.
그 후, 제 2 산화물층 (207-3)은 당해 기술 분야에서 공지인 CVD 또는 LPCVD와 같은 임의의 종래의 방법으로 분리층 (207-2) 상에 디포지트된다. 바람직한 실시예에 있어서, 제 2 산화물층 (207-3)은 예컨대 TEOS와 같은 실리콘 이산화물로 형성될 수 있고, 그것은 약 2500 Å 내지 6000 Å의 범위에 있는 두께를 지니며 바람직하게는 약 4000 Å의 두께를 지닌다. 여기에서 주목해야 할 것은, 분리층 (207-2)은 '에치-스탑 (etch-stop)'의 형태로 작동할 수 있다는 것으로, 그것에 의해 제 2 산화물 층 (207-3)의 선택된 부분을 제거할 수 있는 임의의 프로세스는, 분리층 (207-2)을 제거할 수 없어야 하거나 실질적으로 영향을 미칠 수 없어야 한다는 것이다. 이러한 방법으로, 제 1 산화물 층 (207-1)에 실질적으로 영향을 미치지 않고도 제 2 산화물 층 (207-3)의 선택된 부분을 제거할 수 있게 된다.
그런 다음, 웨이퍼는 도 4에 도시하는 바와 같이, 손실성 이미터 코어 윈도우 (208)를 형성하기 위하여 패턴 및 에치될 수 있다. 손실성 이미터 코어 윈도우 (208)는 예를 들면, 반응성이 있는 가스로서 예컨대, SF6, CF4, HBr, Cl2를 사용하는 비등방적 반응 이온 에치 (anisotropical reactive ion etch; 당해 기술 분야에서는 RIE라 불림)를 사용하여, 형성될 수 있다. 반응 이온 에치는 제 2 산화물 층 (207-3)의 선택된 부분을 제거하여, 분리 층 (207-2)이 실질적으로 노출될 수 있도록 한다. 상기한 바와 같이, 바람직한 실시예에 있어서, 분리층 (207-2)은, 반응성이 있는 가스로서 SF6, CF4, HBr, Cl2를 사용하는 반응 이온 에치에 의해 실질적으로 영향을 받지 않는 실리콘 질소화물로 형성될 수 있다. 반응성이 있는 가스로서 예컨대 SF6, CF4, HBr, Cl2를 사용하는 반응 이온 에치에 이어서, 제 1 산화물 층 (207-1)의 특정 부분을 노출시키는 분리 층 (207-2)의 선택된 부분을 제거하는데 사용될 수 있다. 이하 설명하는 바와 같이, 제 1 산화물 층 (207-1)은 연속적인 프로세스 단계에 있어서 에피택시얼 베이스 바이폴라 트랜지스터의 이미터 영역을 한정하는 것을 도와주는 작용을 한다. 따라서, 제 1 산화물 층 (207-1)이 제 2 반응 이온 에치에 의해 실질적으로 영향을 받지 않고 남아 있는 것은 크리티컬한 것이다.
도 5 내지 도 7은 본 발명의 일실시예에 따라, 연속적인 단계로 손실성 이미터 코어 (222)의 제조를 개시하는 단면도이다. 도 5에 도시하는 바와 같이, 약 3500 Å 내지 약 7000 Å의 범위에 있는 두께를 지니고 바람직하게는 약 5000 Å의 두께를 지니는 비결정성 실리콘 층 (210; amorphous silicon layer)은, 제 2 산화물층 (207-3)과 손실성 이미터 코어 윈도우 (208) 위로 디포지트될 수 있다. 바람직한 실시예에 있어서, 비결정성 실리콘 층 (210)은 당해 기술 분야의 당업자에게 공지된 임의의 방법에 의해 디포지트되는 비결정성 실리콘으로 형성될 수 있다.
비결정성 실리콘 층 (210)을 디포지트하는 동안, 끝이 뾰족한 영역 (212; cusp region)을 손실성 이미터 코어 윈도우 (208) 바로 위에 비결정성 실리콘 층 (210)의 상부 표면 (211) 상에 형성할 수 있다. 상부 표면 (211)으로부터 측정하여 깊이 't'를 지니는 끝이 뾰족한 영역 (212)은, 일반적으로 손실성 이미터 코어 윈도우 (208)의 형태를 취한다. 아래에 설명하는 여러 가지 이유로 인하여, 매우 바람직하게는, 끝이 뾰족한 영역의 깊이 't'는 제 2 산화물 층 (207-3)의 두께보다 항상 작아야 한다.
그런 다음, 반도체 웨이퍼를 당해 기술 분야의 당업자에게 잘 알려진 종래의 마스킹 기술을 사용하여 적당하게 패턴할 수 있다. 도 6에 도시하는 바와 같이, 비결정성 실리콘 층 (210)의 선택된 부분은, 그런 다음 예컨대 HBr, Cl2를 사용하는 고도로 선택적인 비등방성 반응 이온 에치를 그 예로 사용하여 제거할 수 있다. 비등방성 반응 이온 에치는, 그것이 비결정성 실리콘 층 (210) 내에 포함되는 비결정성 폴리실리콘 만을 제거할 뿐으로, 제 2 산화물 층 (207-3) 내에 포함되는 TEOS와 같은 평면으로 된 실리콘 이산화물을 제외한다는 점에서 매우 선택적이다. 이러한 방법으로, 제 2 산화물 층 (207-3)은 비등방성 에치에 의하여 실질적으로 영향을 받지 않고 남아 있게 된다. 그에 따라 비결정성 실리콘 층 (210)의 나머지 부분으로 형성되는 손실성 이미터 코어 (222)를 한정하도록 작용하는 손실성 이미터 윈도우 (208)를 보존한다.
비등방성 에치는 또한 비결정성 실리콘 층 (210)을 과잉 에치 (overetch)할 수 있다. 그 결과 끝이 뾰족한 영역 (212)을 포함하는 손실성 이미터 코어 (222)의 상부 부분 (213)은 제 2 산화물 층 (207-3)의 상부 표면으로부터 측정하여 대략 그 과잉 에치 거리 'd'에 위치할 수 있다. 바람직한 실시예에 있어서, 과잉 에치 거리 'd'는 약 300 Å 내지 약 700 Å의 범위에 있고, 바람직한 깊이는 약 500 Å이다. 여기에서 주목해야 할 것은, 't'는 그것이 불순물 베이스가 진성 베이스에 도달하지 못하게 차단한다는 점이다. 이러한 방법으로, 제 1 산화물 층 (207-1)은 비결정성 실리콘 층 (210)을 제거하기 위하여 사용되는 비등방성 에치에 의해 실질적으로 영향을 받지 않고 남아 있을 수 있다.
그런 다음, 제 2 산화물 층 (207-3)을 선택적으로 제거하여 손실성 이미터 코어 (222)를 형성할 수 있다. 바람직한 실시예에 있어서, 예컨대 버퍼에 의한 산화물 에치 (BOE; buffered oxide etch)와 같은 습식 에치 (wet etch)는, 제 2 산화물 층 (207-3)을 선택적으로 제거하는데 사용할 수 있고, 한편 그것은 손실성 이미터 코어 윈도우 (208) 내에 포함된 폴리실리콘을 실질적으로 영향을 받지 않은 상태로 남겨 둔다. 보기의 방법으로, 도 7에 도시하는 바와 같이, 제 2 산화물 층 (207-3)을 제거하여, 손실성 이미터 코어 (222)를 형성하기 위한 손실성 이미터 코어 윈도우 (208) 내에 포함되는, 실질적으로 영향을 받지 않은 폴리실리콘을 노출시킨다. 다른 실시예에 있어서, 비등방성 건식 에치 (anisotropic dry etch)를 사용하여 제 2 산화물 층 (207-3)을 선택적으로 제거할 수 있다.
분리층 (207-2)과 손실성 이미터 코어 (222)가 인접하여 형성되는 실 영역 (223; seal region)은, 예컨대 상기 버퍼에 의한 산화물 에치에 사용되는 임의의 에치 물질 (etchant material)을, 제 1 산화물 층 (207-1)으로 '누설 (leaking)'하는 것을 실질적으로 방지할 수 있어야 한다. 보기의 방법에 있어서, 실 영역 (223)을 '누설'하는 식으로 제 1 산화물 층 (207-1)에 도달하는 에치 물질의 일정량은, 제 1 산화물 층 (207-1)으로부터의 충분한 양의 산화물을 제거, 또는 실질적으로 화학 변화시킬 수 있다. 그 결과 노출되는 것이다. 그렇지 않다면, P-형 진성 베이스 층 (205-2) 또는 콜렉터 영역 (202-1) 조차도 그 완전 무결의 상태를 손상받게 된다. 이런 정도의 손상은 트랜지스터 디바이스를 기능하지 못하게 하는데 충분할 수 있다.
그런 다음, 도 8에 도시하는 바와 같이, 실질적으로 등각의 스페이서 층 (225)을 분리층 (207-2)과 손실성 이미터 코어 (222) 위로 디포지트한다. 부분도 (300)는 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터가 형성되는 적층형 반도체 구조 (120)의 부분을 강조한다. 바람직한 실시예에 있어서, 등각의 스페이서 층 (225)은 예컨대, 노의 온도 범위가 약 500 ℃ 내지 600 ℃이고 바람직하게는 약 550 ℃인 노 디포지션 프로세스 (furnace deposition process)에 의하여 디포지트되는 비결정성 실리콘으로 형성될 수 있다. 다른 실시예에 있어서, 등각의 스페이서 층 (225)은, 디포지션 온도가 약 300 ℃ 내지 500 ℃의 범위에 있고 바람직하게는 약 400 ℃인 LPCVD 또는 TEOS로 디포지트되는 실리콘 이산화물로 형성될 수 있다. 바람직한 실시예에 있어서, 스페이서 층 (225)은 약 800 Å 내지 1400 Å 범위에 있는 두께를 지니고 바람직하게는 약 1200 Å의 두께를 지닌다. 아래에 설명하는 바와 같이, 가장 중요한 것은, 스페이서 층 (225)의 두께를 잘 제어하여야 하고, 스페이서 층 (225)의 형태는 실질적으로 손실성 이미터 코어 (222)의 형상과 일치해야 한다는 것이다.
도 9 내지 도 16은 적층형 반도체 구조 (120)의 부분 (300)에 대한 단면도로서, 본 발명의 실시예에 따라 연속적인 단계로 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터의 제조를 개시한다. 도 9를 보면, 스페이서 층 (225)으로부터 형성된 스페이서 링 (225-1)은 손실성 이미터 코어 (222)를 둘러싼다. 바람직한 실시예에 있어서, 스페이서 링 (225-1)은, 당해 기술 분야에서 공지인 종래 기술을 사용하여 스페이서 층 (225)을 선택적으로 제거하여 형성할 수 있다. 그러한 기술의 하나는, 예컨대 반응성이 있는 가스로서 SF6, CF4, HBr, Cl2를 사용하는 비등방성 반응 이온 에치가 될 수 있다. 아래에 설명하는 여러 가지 이유로 인하여, 스페이서 링 (225-1)의 두께 'f'는 잘 제어될 수 있어야 한다는 점에 주목해야 한다. 바람직한 실시예에 있어서, 스페이서 링 (225-1)의 두께 'f'는 약 1000 Å 내지 약 1400 Å의 범위에 있고 바람직하게는 약 1200 Å의 두께를 지닌다.
도 10에 대해서 설명하면, 그것은 당해 기술 분야의 당업자에게 잘 알려진 종래의 불순물 베이스 주입 프로세스 (extrinsic base implant process) 방법으로 형성되는 불순물 베이스 영역 (260)을 도시한다. 불순물 베이스 영역 (260)을 형성하는 프로세스에 있어서, 예컨대 붕소 (B) 또는 이플로오르화붕소 (BF2)와 같은 P-형 불순물 도펀트에 대한 다수의 이온 (플라즈마의 형태)은, 평균 운동 에너지가 약 35 keV 내지 약 50 keV의 범위에 있고 바람직한 평균 운동 에너지는 약 40 keV가 되도록 전압 전위에서 가속된다.
그런 다음, 복수개의 P-형 불순물 도펀트 이온을 주입하기 위하여 상기 영역으로 향하게 한다. 바람직한 실시예에 있어서, 복수개의 P-형 도펀트 불순물 이온은, 분리층 (207-2), 제 1 산화물 층 (207-1) 및 진성 베이스 영역 (205)를 실질적으로 통과하여, 다음 콜렉터 영역 (202)의 활성 콜렉터 (202-1)에서 머문다. 복수개의 분리 구조 (204)와, 손실성 이미터 코어 (222) 및 스페이서 링 (225-1)의 결합이 존재한다는 것은, P-형 불순물 도펀트 이온의 주입을 실질적으로 차단한다는 점을 주목해야 한다. 이런 방법으로, 주입된 P-형 에피택시얼 실리콘의 불순물 베이스 영역 (260)은, 도시하는 바와 같이 주입된 베이스 도펀트 프로파일 (260-1; implanted base dopant profile)을 지니도록 형성된다. 바람직한 실시예에 있어서, 불순물 베이스 영역 (260)내로 주입되는 복수개의 P-형 불순물 도펀트 이온의 농도는 약 1×1015/㎤ 내지 약 4×1015/㎤의 범위에 있고 바람직하게는 약 2×1015/㎤의 농도를 지닌다. 주입되는 베이스 도펀트 프로파일 (260-1)은 스페이서 링 (225-1)과 손실성 이미터 코어 (222)의 결합에 의하여 한정되는 제 1 에지 (260-1b)를 지닌다는 점을 주목해야 한다. 또한 스페이서 링 (225-1)과 손실성 이미터 코어 (222)는, P-형 불순물 도펀트 이온이 활성 콜렉터 (201-1)의 부분 (201-1a)에 도달하는 것을 방지하기 위하여 '그림자를 만든다 (cast a shadow)'는 점을 주목해야 한다. 이러한 방법으로, 부분 (201-1a)은 아래에 설명하는 바와 같이 이미터 영역으로서 보존될 수 있다.
일단 불순물 베이스 영역 (260)이 형성되면, 손실성 이미터 코어 (222)와 스페이서 링 (225-1)은 도 11에 도시하는 바와 같이 제거되고, 그에 따라 제 1 산화물 층 (207-1)을 노출시킨다. 바람직한 실시예에 있어서, 실리콘 이산화물로 형성되는 스페이서 링 (225-1)은, 상기 버퍼에 의한 산화물 에치 (BOE)와 같은 습식 에치에 의하여 제거될 수 있다. 다른 방법으로는, 만약 스페이서 (225-1)가 비결정성 실리콘으로 형성되면, 그것은 예컨대 반응성이 있는 가스로서 CF4, HBr, Cl2를 사용하는 비등방성 반응 이온 에치 방법을 사용하여 제거할 수 있다.
도 12에 대해서 설명하면, 예컨대 Ar, C4F8, CO 및/또는 O2를 사용하는 비등방성 반응 에치 방법으로, 제 1 산화물 층 (207-1)을 제거하여, P-형 제 2 진성 베이스 층 (205-2)를 노출시킨다. 제 1 산화물 층 (207-1)을 제거한 후, 예컨대 버퍼에 의한 산화물 에치 (BOE)와 같은 습식 침하 (wet dip)는, 제 2 P-형 진성 베이스 층 (205-2) 상에 형성될 수 있는 임의의 잔여 산화물을 제거하기 위하여, 노출된 제 2 P-형 진성 베이스 층 (205-2) 상에서 이루어질 수 있다는 것을 주목해야 한다. 임의의 잔여 산화물을 제거하는 것은, 제 2 P-형 진성 베이스 층 (205-2)에 양질의 전기적 접촉을 제공한다는 점에서 중요하다. 당해 기술 분야에서 공지된 바와 같이, 노출된 제 2 P-형 진성 베이스 층 (205b) 상에 형성될 수 있는 임의의 잔여 산화물은, 약 20 Å 내지 50 Å 의 두께를 지닌다.
도 13에 대해서 설명하면, 폴리실리콘 이미터 층 (285)을, 비결정 실리콘 층 (210)의 디포지션에 대하여 상기한 프로세스와 실질적으로 동일한 노 디포지션 프로세스 방법을 사용하여, 노출된 분리층 (207-2) 위로 블랭킷 (blanket) 디포지트된다. 바람직한 실시예에 있어서, 폴리실리콘 층 (285)은 약 1200 Å 내지 약 2000 Å 의 범위에 있는 두께를 지니고 바람직하게는 약 1500 Å의 두께를 지닌다.
그런 다음, 폴리실리콘 이미터 층 (285) 내에 포함되는 이미터 도펀트 프로파일 (290)을 만드는 이미터 주입을 이룬다. 이미터 도펀트 프로파일 (290; emitter dopant profile)은 당해 기술 분야의 당업자에게 공지인 이온 주입 기술에 의하여 형성될 수 있다. 그러한 기술 중 하나에 있어서, 예컨대 비소 (As) 및 인 (P)과 같은 N-형 불순물 도펀트의 다수 이온은, 평균 운동 에너지 범위가 약 15 keV 내지 약 25 keV의 범위로 가속되고 바람직하게는 그 평균 운동 에너지가 약 20 keV가 되도록 가속된다. 그런 다음 N-형 불순물 도펀트 이온은 폴리실리콘 이미터 층 (285)으로 향하고, 운동 에너지를 조절하여 도 14에 도시하는 바와 같이 이미터 도펀트 프로파일 (290)을 만든다. 바람직한 실시예에 있어서, 이미터 도펀트 프로파일 (290)은 약 1×1020/㎤ 내지 약 4×1020/㎤ 의 범위에 있는 N-형 불순물 도펀트 이온 농도를 지니고 바람직하게는 약 2×1020/㎤ 인 농도를 지닌다.
그런 다음, 도 15에 도시하는 바와 같이, 이미터 폴리실리콘 층 (285)의 선택된 부분을 한정하기 위하여 웨이퍼를 선택적으로 마스킹함으로써, 이미터 구조 (292; emitter structure)를 한정한다. 그런 다음 이미터 폴리실리콘 층 (285)의 선택된 부분을 제거하여 이미터 구조 (292)를 형성한다. 이미터 폴리실리콘 구조 (285)의 선택된 부분을 제거하는 것은, 당해 기술 분야의 당업자에게 공지인 임의의 방법으로 달성될 수 있다. 그러한 방법 중 하나는, 상기한 바와 같이, CF4, HBr, Cl2와 같은 반응성이 있는 가스를 사용하는 비등방성 에치이다.
도 16에 도시하는 바와 같이, 자기-정합 바이폴라 트랜지스터 (295)를 이미터 드라이브 (emitter drive) 실행함으로써 형성하고, 그에 따라 이미터 도펀트 프로파일 (290)을 형성하는 주입된 N-형 도펀트 불순물 이온은, 이미터 도펀트 프로파일 (290-1)을 형성하기 위한 제 2 P-형 층 (205-2) 내로 열적 (thermally) 확산된다. 이미터-불순물-베이스 거리 'x'는, 그것이 상기한 바와 같이 스페이서 링 (225-1)의 넓이 'f'에 의존하기 때문에, 잘 제어할 수 있다는 점을 주목해야 한다. 바람직한 실시예에 있어서, 이미터-불순물 베이스 거리 'x'는 약 800 Å 내지 약 1200 Å의 범위에 있을 수 있고 바람직하게는 약 1000 Å의 거리를 지닌다.
본 발명은 많은 효과를 지닌다. 본 발명의 1 가지 효과는 에피택시얼 베이스 바이폴라 트랜지스터의 불순물 베이스에서 이미터에 이르는 거리가 자기-정합되어, 불순물 베이스와 이미터 접합을, 특별한 포토리소그래피 동작을 필요로 하지 않고 잘 제어할 수 있다는 것이다. 또 다른 효과는, 이러한 프로세스가 그 구조에 영향을 미치지 않고, LOCOS와 같은 분리 프로세스와 우호적인 생산 방법으로 실시될 수 있다는 사실이다. 결과적으로, 본 발명에 따른 자기-정합 바이폴라 트랜지스터는 실질적으로 생산 양품량을 개선하고, 생산 비용을 낮추며, 생산 처리량을 향상시킨다.
명확한 이해를 목적으로 이상 몇 가지 상세한 설명을 하였으나, 임의의 변경 및 개조는 첨부하는 특허청구의 범위 내에 포함될 수 있음은 물론이다. 본 발명은 실시할 수 있는 다른 여러 가지 방법이 있을 수 있음을 주목해야 한다. 따라서, 아래의 첨부하는 특허청구의 범위는 본 발명의 기술적 사상 및 범위에 속하는 그와 같은 모든 변형, 치환, 및 균등 실시예를 포함한다.
상기 및 기타 목적을 달성하기 위하여, 본 발명의 목적에 따라, 반도체 재료내에 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성하기 위한 방법 및 장치를 개시한다. 본 발명의 방법은, 콜렉터 영역 위에 에피택시얼 반도체 재료로 형성되는 진성 반도체 영역을 형성하는 단계를 포함한다. 그런 다음 진성 베이스 영역 상에 높아진 손실성 이미터 코어 (sacrificial emitter core)를 형성하고, 이어서 상기 손실성 이미터 코어 위에 실질적으로 등각 (conformal)의 스페이서 층을 디포지트한다. 그 후, 스페이서 재료를 비등방적 (anisotropically)으로 에치하여, 보호 스페이서 링 (protective spacer ring)을 상기 손실성 이미터 코어 주위에 형성하게 한다. 그런 다음 에피택시얼 베이스 영역 내로 도펀트를 주입함으로써 불순물 베이스를 형성하여, 손실성 이미터 코어 및 스페이서 링이 이미터 영역을 보존하게 한다. 스페이서 링은 또한 불순물 베이스 영역을 이미터 영역에 대하여 자기-정합되게 작용한다. 그런 다음 보호 손실성 이미터 코어 및 스페이서 링을 제거한다. 그런 다음 이미터 영역을 도핑함으로써 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성한다.
본 발명의 또 다른 특징에 따르면, 반도체 재료 내에 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성하는 디바이스에 있어서, 콜렉터 영역, 베이스 영역 및 복수개의 분리 구조를 지니는 기판 구조를 포함하는 디바이스를 개시한다. 디바이스는 진성 베이스 영역 상에 위치하는 높아진 손실성 이미터 코어를 포함한다. 손실성 이미터 코어 부근의 보호 스페이서 링은, 실질적으로 등각의 스페이서 층을 손실성 이미터 코어 위로 디포지트되도록, 비등방적으로 에칭하여 형성된다. 손실성 이미터 코어와 스페이서 링은, 불순물 베이스 영역을 형성하기 위하여 에피택시얼 베이스 영역 내로 주입된 도펀트 부분을 차단 (blocking)함으로써 이미터 영역을 보존한다. 스페이서 링은, 이미터 영역과 관련하여 불순물 베이스 영역을 자기-정합하도록 작용한다.
본 발명의 다른 특징 및 효과는, 첨부하는 도면을 참조하여 실시예를 설명하는 방법으로 본 발명의 기본 원리를 설명하는 아래의 상세한 설명으로부터 자명해질 것이다.
Claims (5)
- 콜렉터 영역과 복수개의 분리 구조를 지니는 기판 구조를 포함하는 반도체 재료에 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성하는 방법에 있어서, 상기 방법은 :콜렉터 영역 위에 진성 베이스 영역을 형성하는 단계로, 상기 진성 베이스 영역은 에피택시얼 반도체 재료로 형성되는 단계 ;상기 진성 베이스 영역 상에 높아진 손실성 이미터 코어를 형성하는 단계 ;상기 손실성 이미터 코어 위에 실질적으로 등각의 스페이서 층을 디포지트하는 단계 ;상기 손실성 이미터 코어 주위에 보호 스페이서 링이 형성되도록 스페이서 재료를 비등방적으로 에칭하는 단계 ;불순물 베이스 영역을 형성하기 위하여 에피택시얼 베이스 영역 내로 도펀트를 주입하는 단계로, 여기에서 손실성 이미터 코어 및 스페이서 링은 이미터 영역을 보존하기 위한 도펀트 부분을 차단하고, 여기에서 스페이서 링은 이미터 영역에 대한 불순물 베이스 영역을 자기-정합하도록 작용하는 단계 ;상기 손실성 이미터 코어 및 보호 스페이서 링을 제거하는 단계 ; 및자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성하기 위하여 이미터 영역을 도핑하는 단계를 포함하는 방법.
- 제 1 항에 있어서, 진성 베이스 영역을 형성하는 단계는 또한, 콜렉터 영역 상에 에피택시얼 반도체의 제 1 진성 베이스 층을 디포지트하는 단계를 포함하고, 여기에서 제 1 진성 베이스 층은 제 1 도전형으로 도핑되는 방법.
- 제 1 도전형으로 형성되는 콜렉터 영역과, 복수개의 분리 구조를 지니는 기판 구조를 포함하는 반도체 재료에 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성하는 방법에 있어서, 상기 방법은 :콜렉터 영역 상에 에피택시얼 반도체 재료의 제 1 진성 베이스 층을 디포지트 하는 단계로, 상기 제 1 진성 베이스 층은 제 1 도전형으로 도핑되는 단계 ;상기 제 1 진성 베이스 층 상에 에피택시얼 반도체의 제 2 진성 베이스 층을 디포지트하는 단계로, 상기 제 2 진성 베이스 층은 제 2 도전형으로 도핑되는 단 계 ;상기 제 2 진성 베이스 층 상에 제 1 산화물 층을 디포지트하는 단계 ;상기 제 1 산화물 층 상에 분리 층을 디포지트하는 단계 ;상기 분리 층 상에 제 2 산화물 층을 디포지트하는 단계 ;제 1 에치를 사용하여 상기 제 2 산화물 층을 통하여 비등방적으로 에치하는 단계 ;상기 제 1 산화물 층을 노출하는 손실성 이미터 윈도우를 형성하기 위하여 제 2 에치를 사용하여, 상기 분리 층을 통하여 비등방적으로 에치하는 단계 ;상기 제 2 산화물 층 상에 손실성 이미터 재료의 층을 디포지트하는 단계 ;상기 손실성 이미터 재료 층과 상기 제 2 분리 층을 제거하여 손실성 이미터 코어를 형성하는 단계 ;상기 손실성 이미터 코어와 상기 분리 층 위로 실질적으로 등각의 스페이서 층을 디포지트하는 단계 ;제 1 에치를 사용하여, 상기 제 2 산화물 층을 통하여 비등방적으로 에치하는 단계 ;상기 제 1 산화물 층을 노출하는 손실성 이미터 윈도우를 형성하기 위하여, 제 2 에치를 사용하여, 분리 층을 통하여 비등방적으로 에치하는 단계 ;불순물 베이스 영역을 형성하기 위하여 에피택시얼 베이스 영역 내로 도펀트를 주입하는 단계로, 여기에서 상기 손실성 이미터 코어와 스페이서 링은 이미터 영역을 보존하기 위하여 도펀트 부분을 차단하고, 여기에서 상기 스페이서 링은 이미터 영역에 대한 불순물 베이스 영역을 자기-정합하도록 작용하는 단계 ;상기 손실성 이미터 코어와 보호 스페이서 링을 제거하는 단계 ; 및자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성하기 위하여 이미터 영역을 도핑하는 단계를 포함하는 방법.
- 제 3 항에 있어서, 에피택시얼 반도체 재료는 실리콘인 방법.
- 반도체 디바이스 내에 콜렉터 영역, 베이스 영역, 및 복수개의 분리 구조를 지니는 기판 구조를 포함하는 반도체 재료에 자기-정합 에피택시얼 베이스 바이폴라 트랜지스터를 형성하기 위한 디바이스에 있어서, 상기 디바이스는 :상기 진성 베이스 영역 상에 위치하는, 높아진 손실성 이미터 코어 ;손실성 이미터 코어 주위의 보호 스페이서 링으로, 상기 스페이서 링은 상기 손실성 이미터 코어 위로 디포지트되는 실질적으로 등각의 스페이서 층을 비등방비등방로 에치하여 형성되고, 그에 따라 상기 손실성 이미터 코어와 스페이서 링은 불순물 베이스 영역을 형성하기 위하여 에피택시얼 베이스 영역 내로 도펀트를 주입하는 부분을 차단하며, 도펀트는 이미터 영역을 보존하고, 스페이서 링은 이미터 영역에 대한 불순물 베이스 영역을 자기-정합하도록 작용하는 보호 스페이서 링을 포함하는 디바이스.
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