JPH01235266A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路の静電破壊防止構造に関し、特に薄膜
抵抗を有する半導体集積回路装置の静電破壊防止構造に
関する。

〔従来の技術〕

近年、半導体集積回路装置に、特に温度係数、バイアス
依存度等が小さく長期安定性を有するＮｉＣｒ、５ｉＣ
ｒ等の薄膜抵抗が用いられている。

薄膜抵抗を有する半導体集積回路装置の従来構造を第６
図に示す。半導体層３２上に絶縁膜３５を設け、ＮｉＣ
ｒ膜又は５ｉＣｒ膜を数百人の厚さで設けた薄膜抵抗３
６上に金属配線をパターニングした後にカバー膜４０を
設けそのカバー膜４０の一部を開けた場所にポンディン
グパッド（以下端子と称する）３９を設ける。

この従来構造において静電破壊試験を行った結果、薄膜
抵抗値にかかわりなく薄膜抵抗３６近傍の端子側の金属
配、線４０と半導体層間での絶縁破壊が生じた。第６図
において矢印で示す。これは、絶縁膜３５が４０００人
程度０二酸化ケイ素膜で、６００　（Ｖ）以上のサージ
パルスを端子と半導体層３２との間で吸収することがで
きないためである。

つまり、端子にサージパルスが加わった時、電界及び電
荷が薄膜抵抗体３６手前の金属配線近傍に集中し絶縁膜
３５を破壊すると考えられる。従って、サージパルスが
６００　（Ｖ）以上で絶縁膜破壊を生じなくするには、
絶縁膜３５の厚さを厚くすればよいが、プロセスパラメ
ーターの変更及びコンタクト部での金属形状のカバーレ
ッジの悪化を生じるのでその対策は好ましくない。

〔発明が解決しようとする課題〕

上述した従来の薄膜抵抗体を用いた半導体装置では、端
子と直列接線している薄膜抵抗体近傍の金属配線と半導
体層間に電界又は電荷が集中し、サージパルスによる破
壊電圧が絶縁膜の厚さに依存するという欠点があった。

本発明の目的は、端子から直列に薄膜抵抗体に接続して
いる回路構成においてサージパルスが１０００（Ｖ）程
度でも絶縁膜破壊を生じない半導体集積回路装置を提供
することに有する。

〔課題を解決するための手段〕

本発明によれば、半導体集積回路の端子と接する金属配
線から直列に薄膜抵抗体に接続して内部回路と接続され
る半導体集積回路装置において、この半導体集積回路の
端子が、一導電型の半導体基板上に逆導電型エピタキシ
ャル層を設け、該エピタキシャル層に一導電型分離領域
を設けて逆導電型エピタキシャル島領域を設け、該逆導
電型エピタキシャル島領域に高濃度一導電型領域を設け
、該高濃度一導電型領域と前記端子と接する金属配線と
で接続して一方の端子とし、他方の端子を前記一導電型
の半導体基板とした静電破壊防止素子とを含む半導体集
積回路を得る。

〔実施例〕

次に、本発明について図面を用いて説明する。

第１図は本発明の一実施例の断面であり、第２図はその
等価回路を示す図である。まず第１図において、Ｐ型半
導体基体１上にＮ型エピタキシャル層な設け、Ｐ型分離
領域２を設けてＮ型エピタキシャル島領域を設け、Ｎ型
エピタキシャル島領域の１つに高濃度Ｎ＋型陰極領域４
を設け、絶縁膜５の一部に開口部を設け、次に薄膜抵抗
体６を例えばＮｉＣｒまたは５ｉＣｒを数百人の厚さに
被着して形成した後にアルミニウムなどにより金属配線
７を設け、一方の金属配線７は端子９に接続し、他方の
金属配線７は内部回路８へと接続する。

第２図は、第１図の等価回路である。回路構成は、端子
４９と薄膜抵抗Ｒと内部回路へと直列で接続し、内部回
路の半導体基板の電位がそのまま端子５０と接続され、
端子４９と端子５０の間にダイオードＤを設けた構造に
なる。静電破壊試験は端子４９と端子５０の間で行われ
る。従来は、このダイオードＤが無かった為に絶縁膜５
の破壊を生じた。しかし、本発明の場合はサージパルス
が印加されたときダイオードＤにより薄膜抵抗体６の近
傍で電界又は電荷の集中が生じないでＮ＋型陰極領域４
、Ｎ型エピタキシャル島領域３、からＰ型半導体基体１
へと電流が流れる。ここでＮ＋型陰極領域４とＰ型絶縁
分離領域２間の寸法と、内部回路８内で用いる寸法より
も大きくすることによってサージパルスに対する電圧が
さらに増加する。かかる構造にすることによってサージ
パルスが１００ＯＶ程度に向上することが確認された。

第４図は、本発明の他の実施例の縦断面図で、第５図は
平面図でＹ−Ｙ’の縦断面図が第４図である。第３図は
この本発明の他の実施例の等価回路図である。第４図に
おいてＮ型エピタキシャル島領域１３を設けるまでは前
記実施例と同一の為省略する。そのＮ型エピタキシャル
島領域１３内にＰ型ベース領域１０設け、そのＰ型ベー
ス領域１０の中にＮ＋型エミッタ領域２０とＰ型ベース
領域１０と間隙をもってＮ＋型コレクタ取り出し領域１
４を設ける。次に絶縁膜１５を設ける。その後第５図に
おいて薄膜抵抗体１６を設け、薄膜抵抗体１６の一方を
内部回路１８へと接続し、他方をＮ＋型コレクタ取り出
し領域１４及び端子１９へと接続する。第３図において
第４図、第５図との対比は、薄膜抵抗体Ｒが、第３図の
薄膜抵抗１６に、端子１９が第３図の端子６９に、端子
７０が第３図のＰ型絶縁分離領域１２とＰ型半導体基体
に、トランジスタＱのエミッタが第４図のＮ＋型エミッ
タ領域２０に、トランジスタＱのベースが第４図のＰ型
ベース領域ｌＯス領域１０に、トランジスタＱのコレク
タがＮ＋型コレクタ取り出し領域１４にそれぞれ対応す
る。第３図においてトランジスタＱは、内部回路のトラ
ンジスタと同時に形成する為、内部回路と同一のトラン
ジスタのコレクタ・エミッタ耐圧のＢ　Ｖ　ＣＥ。が形
成される。

従ってこの本発明の他の実施例では、Ｎ＋型コレクタ取
り出し領域１４とＰ型半導体基体１１とのタイオード及
びトランジスタＱのＢＶＣ！ｔｏによる並列構成となっ
ているのでサージパルスが分散され、第１図及び第２図
の実施例よりもさらに高い１２００Ｖ程度までのサージ
パルスに耐えることが確認された。

〔発明の効果〕

以上、説明したように本発明は、端子からの金属配線が
薄膜抵抗体に接続すると共にＮ型エピタキシャル島領域
Ｆ電気的に接続することにより、サージパルスが１００
０（Ｖ）程度においても吸収され不良とならない半導体
集積回路を提供できる効果が有る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す縦断面図、第２図はこ
の本発明の一実施例を説明する為の等価回路図、第３図
は本発明の他の実施例を示す等価回路図、第４図はこの
本発明の他の実施例を示す縦断面図、第５図は第４図の
ｘ−ｘ’の平面図、第６図は従来例を示す縦断面図であ
る。 １．１１・・・・・・Ｐ型半導体基体、２，１２・・・
・・・Ｐ型分離領域、３，１３・・・・・・Ｎ型エピタ
キシャル島領域、４・・・・・・Ｎ＋型陰極領域、５，
１５．３５・・・・・・絶縁膜、６．１６．３６・・・
・・・薄膜抵抗体、７，１７゜３７・・・・・・金属配
線、８，１８・・・・・・内部回路、９゜１９．３９・
・・・・・端子（ボンディングバット）、１０・・・・
・・Ｐ型ベース領域、１４・・・・・・Ｎ＋型コレクタ
取り出し領域、２０・・・・・・Ｎ＋型エミッタ領域、
２１・・・・・・Ｐ型基板数り出し領域、３２・・・・
・・半導体層、シＯ・・・・・・カバー膜。 代理人　弁理士　内　原　　　晋

Claims (1)

【特許請求の範囲】
1. 　半導体集積回路装置の端子と接する金属配線から直列
   に薄膜抵抗体に接続して内部回路と接続される半導体集
   積回路装置において、該半導体集積回路装置の端子が、
   一導電型の半導体基板上に逆導電型エピタキシャル層を
   設け、該逆導電型エピタキシャル層に一導電型分離領域
   を設けて逆導電型エピタキシャル島領域をもうけ、該逆
   導電型エピタキシャル島領域に、高濃度一導電型領域を
   設け、該高濃度一導電型領域と前記端子と接する金属配
   線とで接続して一方の端子とし、他方の端子を前記一導
   電型の半導体基板とした静電破壊防止素子を含んでなる
   ことを特徴とする半導体集積回路装置。