JP2016501501A - 増幅器カスケードデバイスの静電放電保護 - Google Patents

増幅器カスケードデバイスの静電放電保護 Download PDF

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Abstract

例示的な実施形態は、増幅器のカスケードデバイスの静電放電（ＥＳＤ）保護を与えることを対象とする。例示的な実施形態では、トランジスタがバイアス電圧を受けるように構成され、少なくとも１つの回路要素が、トランジスタに結合され、入力パッドを介して入力電圧を受けるように構成される。さらに、少なくとも１つのダイオードが、第１のトランジスタのドレインに結合され、入力パッドによって引き起こされる増幅器の内部ノードにおける電圧電位を制限するように構成され得る。

Description

[0001]本発明は、一般に静電放電保護に関する。より詳細には、本発明は、低雑音増幅器カスケードデバイス（cascode device）の静電放電保護のためのシステム、デバイス、および方法に関する。
[0002]信号増幅を行うために、様々なエレクトロニクスデバイス中で増幅器が通常使用される。異なる用途のために異なるタイプの増幅器が利用可能である。たとえば、セルラーフォンなどワイヤレス通信デバイスは、双方向通信のために送信機と受信機とを含み得る。受信機は低雑音増幅器（ＬＮＡ：low noise amplifier）を利用し得、送信機は電力増幅器（ＰＡ：power amplifier）を利用し得、受信機および送信機は可変利得増幅器（ＶＧＡ：variable gain amplifier）を利用し得る。
[0003]増幅器は、様々な集積回路（ＩＣ）プロセスを用いて作製され得る。コストを低減し、集積を改善するために、ワイヤレスデバイスおよび他のエレクトロニクスデバイス中の無線周波数（ＲＦ）回路のためにサブミクロン相補型金属酸化物半導体（ＣＭＯＳ：complementary metal oxide semiconductor）作製プロセスが通常使用される。ただし、サブミクロンＣＭＯＳプロセスを用いて作製されたトランジスタは、一般に、小さい物理的寸法を有し、静電放電（ＥＳＤ：electro-static discharge）によるストレスおよび場合によっては障害をより受けやすい。ＥＳＤは、静電気および／または他のソースから生じ得る急激な大きい瞬時電荷である。性能への影響を最小限に抑えながらＥＳＤを効果的に除去することが望ましい。
[0004]誘導性負荷をもつ共通ソースカスケードＬＮＡでは、ＬＮＡ出力の出力と接地ノードとの間に負荷同調キャパシタが存在し得る。一般に、カスケードデバイスのゲートおよび電源電圧は、バイパスキャパシタを介して接地ノードに近接して結合される。ＬＮＡの入力におけるＥＳＤイベント中に、ＬＮＡ出力におけるＬＣ共振により、ＬＮＡ出力とカスケードデバイスのゲートとの間に大きい電圧電位が生じ、カスケードデバイスのゲートドレイン接合を潜在的に破壊することがある。集積された受信機では、ＬＮＡ出力は、内部ノードであり得、それはダウンコンバータに結合する。この場合、一般に、カスケードデバイスのためのＥＳＤ保護はなく、したがって、相互コンダクタンストランジスタ（transconductance transistor）が損傷を受けていないにもかかわらず、ＬＮＡ出力スイングがカスケードデバイスに損傷を与え得る。
[0005]したがって、ＬＮＡカスケードデバイスのＥＳＤ保護が望ましい。より詳細には、ＥＳＤに対してＬＮＡカスケードトランジスタを保護するためのシステム、デバイス、および方法が必要である。
[0006]ワイヤレス通信デバイスのブロック図。 [0007]主トランジスタとカスケードトランジスタとを含む増幅器を示す図。 [0008]低雑音増幅器のカスケードトランジスタと主トランジスタとのゲートドレイン間電圧を示すプロット。 [0009]低雑音増幅器の動作中の様々な電圧レベルを示すプロット。 [0010]本発明の例示的な実施形態による、カスケードトランジスタのドレインに結合されたダイオードを有するデバイスを示す図。 本発明の例示的な実施形態による、カスケードトランジスタのドレインに結合されたダイオードを有するデバイスを示す図。 本発明の例示的な実施形態による、カスケードトランジスタのドレインに結合されたダイオードを有するデバイスを示す図。 本発明の例示的な実施形態による、カスケードトランジスタのドレインに結合されたダイオードを有するデバイスを示す図。 本発明の例示的な実施形態による、カスケードトランジスタのドレインに結合されたダイオードを有するデバイスを示す図。 [0011]図５Ａ〜図５Ｅに示されたデバイスのカスケードトランジスタのゲートドレイン間電圧を示すプロット。 [0012]本発明の例示的な実施形態による、カスケードトランジスタのドレインに結合されたダイオードと、カスケードトランジスタのドレインと出力パッドとの間に結合された少なくとも１つの回路要素とを有するデバイスを示す図。 本発明の例示的な実施形態による、カスケードトランジスタのドレインに結合されたダイオードと、カスケードトランジスタのドレインと出力パッドとの間に結合された少なくとも１つの回路要素とを有するデバイスを示す図。 本発明の例示的な実施形態による、カスケードトランジスタのドレインに結合されたダイオードと、カスケードトランジスタのドレインと出力パッドとの間に結合された少なくとも１つの回路要素とを有するデバイスを示す図。 本発明の例示的な実施形態による、カスケードトランジスタのドレインに結合されたダイオードと、カスケードトランジスタのドレインと出力パッドとの間に結合された少なくとも１つの回路要素とを有するデバイスを示す図。 本発明の例示的な実施形態による、カスケードトランジスタのドレインに結合されたダイオードと、カスケードトランジスタのドレインと出力パッドとの間に結合された少なくとも１つの回路要素とを有するデバイスを示す図。 [0013]本発明の例示的な実施形態による、方法を示すフローチャート。 [0014]本発明の例示的な実施形態による、別の方法を示すフローチャート。
[0015]添付の図面とともに以下に示す発明を実施するための形態は、本発明の例示的な実施形態を説明するものであり、本発明が実施され得る唯一の実施形態を表すものではない。この説明全体にわたって使用する「例示的」という用語は、「例、事例、または例示の働きをすること」を意味し、必ずしも他の例示的な実施形態よりも好ましいまたは有利であると解釈すべきではない。発明を実施するための形態は、本発明の例示的な実施形態の完全な理解を与える目的で具体的な詳細を含む。本発明の例示的な実施形態はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの事例では、本明細書で提示する例示的な実施形態の新規性を不明瞭にしないように、よく知られている構造およびデバイスをブロック図の形式で示す。
[0016]改善されたＥＳＤ保護回路をもつＬＮＡの様々な例示的な設計について、本明細書で説明する。ＬＮＡは、ワイヤレスおよびワイヤライン通信デバイス、セルラーフォン、携帯情報端末（ＰＤＡ）、ハンドヘルドデバイス、ワイヤレスモデム、ラップトップコンピュータ、コードレスフォン、Ｂｌｕｅｔｏｏｔｈ（登録商標）デバイスなど、様々なエレクトロニクスデバイスのために使用され得る。明快のために、ワイヤレス通信デバイスのための増幅器の使用について以下で説明する。以下の説明、添付の図面および添付の特許請求の範囲の考慮にもかかわらず、本発明の他の態様、ならびに様々な態様の特徴および利点が当業者には明らかになろう。
[0017]図１に、ワイヤレス通信デバイス１００のブロック図を示し、これはセルラーフォンまたは何らかの他のデバイスであり得る。図１に示された例示的な設計では、ワイヤレスデバイス１００は、双方向通信をサポートする受信機１３０と送信機１５０とを含む。概して、ワイヤレスデバイス１００は、任意の数の通信システムと任意の数の周波数帯域とのための任意の数の受信機と任意の数の送信機とを含み得る。
[0018]受信経路では、アンテナ１１０は、基地局および／または他の送信機局によって送信された信号を受信し、受信ＲＦ信号を与え、受信ＲＦ信号は、デュプレクサ／スイッチ１１２を介して伝達され、受信機１３０に与えられる。受信機１３０内で、受信ＲＦ信号は、同相（Ｉ）および直交位相（Ｑ）ダウンコンバートされた信号を取得するために、低雑音増幅器（ＬＮＡ）１３２によって増幅され、受信復調器（ＲＸ Ｄｅｍｏｄ）１３４によって復調される。ダウンコンバートされた信号は、ＩおよびＱ入力ベースバンド信号を取得するために、増幅器（Ａｍｐ）１３６によって増幅され、低域フィルタ１３８によってフィルタ処理され、増幅器１４０によってさらに増幅され、それはデータプロセッサ１７０に与えられる。
[0019]送信経路では、データプロセッサ１７０は、送信されるべきデータを処理し、送信機１５０にＩおよびＱ出力ベースバンド信号を与える。送信機１５０内で、出力ベースバンド信号は、被変調信号を取得するために、増幅器１５２によって増幅され、低域フィルタ１５４によってフィルタ処理され、増幅器１５６によって増幅され、送信（ＴＸ）変調器１５８によって変調される。電力増幅器（ＰＡ）１６０は、所望の出力電力レベルを取得するために被変調信号を増幅し、送信ＲＦ信号を与える。送信ＲＦ信号は、デュプレクサ／スイッチ１１２を介してルーティングされ、アンテナ１１０を介して送信される。局部発振器（ＬＯ）信号生成器１６２は、受信機１３０中の復調器１３４のためのダウンコンバージョンＬＯ信号を生成し、送信機１５０中の変調器１５８のためのアップコンバージョンＬＯ信号を生成する。
[0020]図１に、トランシーバの例示的な設計を示す。概して、送信機および受信機における信号の調整は、増幅器、フィルタ、アップコンバータ、ダウンコンバータなどの１つまたは複数の段によって実行され得る。回路ブロックは、図１に示された構成とは異なって構成され得る。さらに、図１に示されていない他の回路ブロックも送信機および受信機において信号を調整するために使用され得る。また、図１中のいくつかの回路ブロックが省略され得る。
[0021]図１に示された例示的な設計では、受信機１３０および送信機１５０はＲＦ集積回路（ＲＦＩＣ）１２０上に実装され得る。ＬＮＡ１３０および増幅器１５２は、ＲＦＩＣ１２０の外部にあるデバイスから入力信号を受信し得、したがって、それらの入力はＩＣピンに結合され得る。これらのＩＣピンは、ＥＳＤ電荷を受けやすいことがあり、それはＩＣピンに結合された回路に損傷を与え得る。ＬＮＡ１３０および増幅器１５２は、ＩＣピンを介して結合されたＥＳＤ電荷を処理することができるＥＳＤ保護回路とともに実装され得る。図２に、第１のトランジスタＭ１、それは本明細書では「カスケードトランジスタ」と呼ばれ得る、および、第２のトランジスタＭ２、それは本明細書では「主トランジスタ」と呼ばれ得る、とを含む増幅器２００を示す。図２に示されているように、トランジスタＭ１は、インダクタＬを介して電源電圧ＶＤＤに結合されたドレインと、トランジスタＭ２のドレインに結合されたソースと、電圧（たとえば、バイアス電圧）を受けるように構成されたゲートとを有する。さらに、トランジスタＭ２は、接地電圧ＧＲＮＤに結合されたソースと、入力パッド２０５からの電圧（たとえば、入力電圧）を受けるように構成されたゲートとを有する。当業者によって諒解されるように、従来の増幅器は、周波数同調のために出力と電源電圧との間に結合されたキャパシタ、電源雑音をフィルタ処理するために電源電圧と接地電圧ＧＲＮＤとの間に結合されたバイパスキャパシタＣ２、および／またはバイアス電圧雑音をフィルタ処理するためにカスケードトランジスタ（すなわち、トランジスタＭ１）のゲートと接地電圧ＧＲＮＤとの間に結合されたバイパスキャパシタＣ３をも含み得る。
[0022]したがって、動作中、カスケードトランジスタのゲートは、ゲートバイパスキャパシタンスにより接地電位に密接に追従し得、出力ノード（すなわち、カスケードトランジスタのドレイン）は、ＬＣ共振による電圧スイングを観測し得る。インダクタ負荷がカスケードデバイス（すなわち、トランジスタＭ１）のドレインキャパシタンスおよび同調キャパシタンスと共振し得ることに留意されたい。この共振により、電圧過渡が、カスケードデバイスのドレインにおいてＶDDに対してより高くなるだけでなく、位相遅延を経験し得る。ＬＮＡ入力ポートにおけるＥＳＤイベント中に、カスケードトランジスタゲートに関するこのＬＮＡ出力スイングは、カスケードデバイスに損傷を与えるほど十分に大きくなり得るが、主トランジスタは元のままであり得る。
[0023]図３は、ＬＮＡ入力における負の電荷デバイスモデル（ＣＤＭ：charge device model）ＥＳＤイベント中のＬＮＡ（たとえば、図２の増幅器２００）のカスケードトランジスタ（たとえば、図２のトランジスタＭ１）と主トランジスタ（たとえば、図２のトランジスタＭ２）とのシミュレートされたゲートドレイン間電圧を示すプロット２５０である。波形２５２はＬＮＡ増幅器のカスケードトランジスタのゲートドレイン間電圧を示し、波形２５４はＬＮＡ増幅器の主トランジスタのゲートドレイン間電圧を示す。プロット２５０に示されているように、カスケードトランジスタのゲートドレイン間電圧は、比較的大きい電圧スパイクを含み、それはカスケードトランジスタに損傷を引き起こし得る。この特定の事例では、トランジスタは、損傷なしに、短い持続時間の間、それらの端子の両端間で約７．５Ｖを処理することが可能であった。したがって、図示された事例では、主トランジスタは元のままであるが、カスケードトランジスタは損傷を受けた。
[0024]図４は、ＬＮＡ（たとえば、図２の増幅器２００）の負のＣＤＭ ＥＳＤイベント中の様々な例示的な電圧を示すプロット３００である。波形３０２は、カスケードトランジスタのゲートドレイン間電圧を示し、波形３０４は、電源電圧に対するカスケードトランジスタのゲート電圧（Ｖｇcascode−ＶDD）を示し、波形３０６は、電源電圧に対するカスケードトランジスタのドレイン電圧（ＶDD−Ｖｄcascode）を示し、波形３０８は、接地電圧に対する電源電圧（ＶDD−ＧＲＮＤ）を示す。当業者によって諒解されるように、カスケードトランジスタのゲート電圧は比較的密接に電源電圧に追従し、電源電圧は比較的密接に接地電圧ＧＲＮＤに追従する。ただし、カスケードトランジスタのドレイン電圧は、インダクタＬの両端間の電圧降下により、電源電圧ＶDDと接地電圧ＧＲＮＤの両方から外れる。
[0025]図５Ａに、本発明の例示的な実施形態による、カスケードデバイスのＥＳＤ保護のために構成されたデバイス３５０を示す。ＬＮＡを備え得るデバイス３５０は、回路要素３５２に結合されたカスケードトランジスタＭ１を含む。回路要素３５２は、入力パッド２０５を介して電圧（たとえば、入力電圧）を受けるように構成される。例示的な一実施形態によれば、回路要素３５２はトランジスタを備え得る。カスケードトランジスタＭ１のドレインはノードＮ１に結合され、カスケードトランジスタＭ１のゲートは電圧（たとえば、バイアス電圧）を受けるように構成される。デバイス３５０はまた、カスケードトランジスタＭ１のドレインとカスケードトランジスタＭ１のゲートとの間に結合されたダイオードＤ１を含む。ノードＮ１は内部ノードであり得る（すなわち、ノードＮ１は入出力（Ｉ／Ｏ）パッドに直接結合されないことがある）ことに留意されたい。さらに、デバイス３５０は、図２に関して上記で開示したように、出力において１つまたは複数のバイパス結合キャパシタとＬＣ負荷とを含み得ることに留意されたい。
[0026]この例示的な実施形態では、ダイオードＤ１のカソードはカスケードトランジスタＭ１のゲートに結合され、ダイオードＤ１のアノードはカスケードトランジスタＭ１のドレインに結合される。ＣＤＭイベント中に、カスケードトランジスタＭ１のドレインおよびゲートの両端間に電圧が生じると、ダイオードＤ１は導通し始め、したがって、ドレインおよびゲートの両端間に十分に大きい電圧が生じ得る前に、ノードＮ１を放電する。したがって、ダイオードＤ１は、トランジスタＭ１のゲートドレイン端子の両端間の電圧を効果的にクランプする。したがって、デバイス３５０中に構成されたダイオードＤ１は、たとえば、入力パッド２０５によって引き起こされるＥＳＤイベント中にカスケードトランジスタＭ１のゲートドレイン間電圧を制限し得る。したがって、本発明の例示的な実施形態によれば、デバイス３５０は、デバイス３５０の内部ノード（すなわち、ノードＮ１）を保護するように構成される。より詳細には、例示的な一実施形態によれば、ダイオードＤ１はデバイス３５０の内部ノードにＥＳＤ保護を与える。ただし、ダイオードＤ１はまた、デバイス３５０の出力において大きいスイングがあるとき、通常動作中にオンになり得る。それは電圧スイングをクリッピングすることがあるので、これはデバイス３５０の性能、特に線形性を劣化させ得る。
[0027]図５Ｂに、本発明の例示的な実施形態による、カスケードデバイスのＥＳＤ保護のために構成されたデバイス３６０を示す。デバイス３６０は、ＬＮＡを備え得え、回路要素３５２に結合されたカスケードトランジスタＭ１を含む。回路要素３５２は、入力パッド２０５を介して電圧（たとえば、入力電圧）を受けるように構成され、単に例として、トランジスタを備え得る。カスケードトランジスタＭ１のドレインはノードＮ１に結合され、カスケードトランジスタＭ１のゲートは電圧（たとえば、バイアス電圧）を受けるように構成される。デバイス３６０はまた、カスケードトランジスタＭ１のドレインとカスケードトランジスタＭ１のゲートとの間に結合されたダイオードＤ１と第２のダイオードＤ２とを含む。上述したように、ノードＮ１は内部ノードであり得る（すなわち、ノードＮ１は入出力（Ｉ／Ｏ）パッドに直接結合されないことがある）。さらに、デバイス３６０は、図２に関して上記で開示したように、出力において１つまたは複数のバイパス結合キャパシタとＬＣ負荷とを含み得る。
[0028]この例示的な実施形態では、ダイオードＤ１のカソードはカスケードトランジスタＭ１のゲートに結合され、ダイオードＤ１のアノードはダイオードＤ２のカソードに結合される。さらに、ダイオードＤ２のアノードはカスケードトランジスタＭ１のドレインに結合される。カスケードトランジスタＭ１のドレインおよびゲートの両端間に電圧が生じると、ダイオードＤ１およびＤ２は導通し始め、したがって、ノードＮ１を放電する。したがって、デバイス３６０中に構成されたダイオードＤ１およびＤ２は、たとえば、入力パッド２０５によって引き起こされるＥＳＤイベント中にカスケードトランジスタＭ１のゲートドレイン間電圧を制限し得る。したがって、本発明の例示的な実施形態によれば、デバイス３６０は、デバイスの内部ノード（すなわち、ノードＮ１）を保護するために構成される。より詳細には、例示的な一実施形態によれば、ダイオードＤ１およびＤ２はデバイス３６０の内部ノードにＥＳＤ保護を与える。カスケードダイオードにより、デバイス３５０と比較して、はるかに大きい電圧（すなわち、２倍の電圧）がカスケードトランジスタＭ１のドレインおよびゲートの両端間に生じ得、それにより、それの負のＣＤＭ ＥＳＤ性能が低減することになることに留意されたい。さらに、デバイス３５０と比較して、通常動作中に、ダイオードＤ１およびＤ２がクリッピングすることを開始する前に、はるかに大きい電圧スイングがデバイス３６０の出力において許容され得る。したがって、デバイス３６０は、デバイス３５０と比較して改善された線形性を示し得る。
[0029]図５Ｃに、本発明の例示的な実施形態による、カスケードデバイスのＥＳＤ保護のために構成されたデバイス３７０を示す。デバイス３７０は、ＬＮＡを備え得、回路要素３５２に結合されたカスケードトランジスタＭ１を含む。回路要素３５２は、入力パッド２０５を介して電圧（たとえば、入力電圧）を受けるように構成される。前記のように、回路要素３５２は、単に例として、トランジスタを備え得る。カスケードトランジスタＭ１のドレインはノードＮ１に結合され、カスケードトランジスタＭ１のゲートは電圧（たとえば、バイアス電圧）を受けるように構成される。デバイス３７０はまた、カスケードトランジスタＭ１のドレインとカスケードトランジスタＭ１のゲートとの間に結合されたダイオードＤ３を含む。上述したように、ノードＮ１は内部ノードであり得る。さらに、デバイス３７０は、図２に関して上記で開示したように、出力において１つまたは複数のバイパス結合キャパシタとＬＣ負荷とを含み得る。
[0030]この例示的な実施形態では、ダイオードＤ３のアノードはカスケードトランジスタＭ１のゲートに結合され、ダイオードＤ３のカソードはカスケードトランジスタＭ１のドレインに結合される。カスケードトランジスタＭ１のドレインおよびゲートの両端間の電圧がダイオードＤ３の逆方向破壊電圧（reverse breakdown voltage）を上回って増加すると、ダイオードＤ３は導通し始める。したがって、ダイオードＤ３は、それの逆方向破壊電圧において電圧を維持し、ノードＮ１を放電する。したがって、デバイス３７０中に構成されたダイオードＤ３は、たとえば、入力パッド２０５によって引き起こされるＥＳＤイベント中にカスケードトランジスタＭ１のゲートドレイン間電圧を制限し得る。したがって、本発明の例示的な実施形態によれば、デバイス３７０は、デバイスの内部ノード（すなわち、ノードＮ１）を保護するように構成される。より詳細には、例示的な一実施形態によれば、ダイオードＤ３はデバイス３７０の内部ノードにＥＳＤ保護を与える。デバイス３６０と同様に、これは、通常動作中にＬＮＡ線形性にほとんど影響を及ぼさない。
[0031]図５Ｄに、本発明の例示的な実施形態による、カスケードデバイスのＥＳＤ保護のために構成されたデバイス３８０を示す。デバイス３８０は、ＬＮＡを備え得、回路要素３５２に結合されたカスケードトランジスタＭ１を含み、それは入力パッド２０５を介して電圧（たとえば、入力電圧）を受けるように構成される。カスケードトランジスタＭ１のドレインはノードＮ１に結合され、カスケードトランジスタＭ１のゲートは電圧（たとえば、バイアス電圧）を受けるように構成される。デバイス３８０はまた、カスケードトランジスタＭ１のドレインと、基準電圧との間に結合されたダイオードＤ４を含み、それは接地電圧ＧＲＮＤを備え得る。前に上記のように、ノードＮ１は内部ノードであり得る。さらに、デバイス３８０は、図２に関して上記で開示したように、出力において１つまたは複数のバイパス結合キャパシタとＬＣ負荷とを含み得る。
[0032]この例示的な実施形態では、ダイオードＤ４のアノードは接地電圧ＧＲＮＤに結合され、ダイオードＤ４のカソードはカスケードトランジスタＭ１のドレインに結合される。トランジスタＭ１のドレイン電圧がダイオードＤ４の逆方向破壊電圧限界を超えたとき、ダイオードＤ４は、導通し始め、ノードＮ１と接地電圧ＧＲＮＤとの間の電圧スイングを制限し、接地電圧ＧＲＮＤは、（図５Ｄに示されていない）バイパスキャパシタにより、カスケードトランジスタＭ１のゲート電圧によって密接に追従される。したがって、ドレインゲート間電圧は制限される。したがって、デバイス３８０中に構成されたダイオードＤ４は、たとえば、入力パッド２０５によって引き起こされるＥＳＤイベント中にカスケードトランジスタＭ１のゲートドレイン間電圧を制限し得る。したがって、本発明の例示的な実施形態によれば、デバイス３８０は、デバイスの内部ノード（すなわち、ノードＮ１）を保護するように構成される。より詳細には、例示的な一実施形態によれば、ダイオードＤ４はデバイス３８０の内部ノードにＥＳＤ保護を与える。
[0033]図５Ｅに、本発明の例示的な実施形態による、カスケードデバイスのＥＳＤ保護のために構成されたデバイス３９０を示す。デバイス３９０は、ＬＮＡを備え得、回路要素３５２に結合されたカスケードトランジスタＭ１を含み、それは入力パッド２０５を介して電圧（たとえば、入力電圧）を受けるように構成される。カスケードトランジスタＭ１のドレインはノードＮ１に結合され、カスケードトランジスタＭ１のゲートは電圧（たとえば、バイアス電圧）を受けるように構成される。デバイス３９０はまた、カスケードトランジスタＭ１のドレインと電源電圧ＶDDとの間に結合されたダイオードＤ５を含む。上記で開示したように、ノードＮ１は内部ノードであり得る。さらに、デバイス３９０は、図２に関して上記で開示したように、出力において１つまたは複数のバイパス結合キャパシタとＬＣ負荷とを含み得る。
[0034]この例示的な実施形態では、ダイオードＤ５のカソードは電源電圧に結合され、ダイオードＤ５のアノードはカスケードトランジスタＭ１のドレインに結合される。ダイオードＤ５は、ノードＮ１に、供給バイパスキャパシタにより、電源電圧ＶDDに追従させ、それは、接地電圧ＧＲＮＤに近接して結合される。前の事例の場合のように、接地電圧ＧＲＮＤはまた、カスケードトランジスタＭ１のゲートにおけるフィルタリングキャパシタを介してカスケードトランジスタＭ１のゲートに結合される。したがって、デバイス３９０中に構成されたダイオードＤ５は、たとえば、入力パッド２０５によって引き起こされるＥＳＤイベント中にカスケードトランジスタＭ１のゲートドレイン間電圧を制限し得る。したがって、本発明の例示的な実施形態によれば、デバイス３９０は、デバイスの内部ノード（すなわち、ノードＮ１）を保護するように構成される。より詳細には、例示的な一実施形態によれば、ダイオードＤ５はデバイス３９０の内部ノードにＥＳＤ保護を与える。
[0035]図６は、デバイス３５０、３６０、３７０、３８０、および３９０のカスケードトランジスタのゲートドレイン間電圧と、ＣＤＭ ＥＳＤイベント中のカスケードＥＳＤ保護なしのカスケードトランジスタのゲートドレイン間電圧とを示すプロット４００である。より詳細には、波形４１０は、カスケード保護なしのカスケードトランジスタのゲートドレイン間電圧を示し、波形４２０は、デバイス３５０（すなわち、カスケードトランジスタのドレインとゲートとの間に結合された１つのダイオードを有する）のカスケードトランジスタのゲートドレイン間電圧を示し、波形４３０は、デバイス３６０（すなわち、カスケードトランジスタのドレインとゲートとの間に結合された複数のダイオードを有する）のカスケードトランジスタのゲートドレイン間電圧を示し、波形４４０は、デバイス３７０（すなわち、カスケードトランジスタのドレインとゲートとの間に結合された１つのダイオードを有する）のカスケードトランジスタのゲートドレイン間電圧を示し、波形４５０は、デバイス３８０（すなわち、カスケードトランジスタのドレインと接地電圧との間に結合された１つのダイオードを有する）のカスケードトランジスタのゲートドレイン間電圧を示し、波形４６０は、デバイス３９０（すなわち、カスケードトランジスタのドレインと電源電圧との間に結合された１つのダイオードを有する）のカスケードトランジスタのゲートドレイン間電圧を示す。
[0036]プロット４００に示されているように、この例では、カスケード保護なしのカスケードトランジスタのゲートドレイン間電圧は、１２．５ボルト超の電圧スパイクを有し、デバイス３８０のカスケードトランジスタのゲートドレイン間電圧は、約１１．０ボルトの電圧スパイクを有し、デバイス３７０のカスケードトランジスタのゲートドレイン間電圧は、約１０．０ボルトの電圧スパイクを有し、デバイス３９０のカスケードトランジスタのゲートドレイン間電圧およびデバイス３６０のカスケードトランジスタのゲートドレイン間電圧はそれぞれ、約８．０ボルトの電圧スパイクを有し、デバイス３５０のカスケードトランジスタのゲートドレイン間電圧は、約５．５ボルトの電圧スパイクを有する。デバイス３５０は最適ＥＳＤ保護を与えるが、デバイス３５０の出力における電圧スイングに応じて、ダイオードＤ１が順バイアスされ得、雑音および線形性性能に影響を及ぼし得ることに留意されたい。
[0037]図７Ａに、本発明の例示的な実施形態による、カスケードデバイスのＥＳＤ保護のために構成されたを含むデバイス６００を示す。デバイス６００は、負荷６１７と、カスケードトランジスタＭ１と、回路要素３５２とを含む。この例示的な実施形態では、回路要素３５２は主トランジスタＭ２を備え、ここにおいて、カスケードトランジスタＭ１のソースは主トランジスタＭ２のドレインに結合される。さらに、主トランジスタＭ２のソースは基準電圧（たとえば、接地電圧ＧＲＮＤ）に結合され、主トランジスタＭ２のゲートは入力パッド２０５を介して電圧（たとえば、入力電圧）を受けるように構成される。トランジスタＭ２のソースは接地電圧に直接結合される必要はなく、むしろ、回路要素（たとえば、抵抗器またはおよびインダクタ）がトランジスタＭ２のソースと接地電圧との間に存在し得ることに留意されたい。カスケードトランジスタＭ１のドレインは、ノードＮ２に結合され、それは内部ノードを備える。さらに、カスケードトランジスタＭ１のゲートは電圧（たとえば、バイアス電圧）を受けるように構成される。デバイス６００はまた、カスケードトランジスタＭ１のドレインとカスケードトランジスタＭ１のゲートとの間に結合されたダイオードＤ１を含む。この例示的な実施形態では、ダイオードＤ１のカソードはカスケードトランジスタＭ１のゲートに結合され、ダイオードＤ１のアノードはカスケードトランジスタＭ１のドレインに結合される。
[0038]本発明の例示的な実施形態によれば、デバイス６００は、ノードＮ２と出力パッド６１４との間に結合された少なくとも１つの回路要素６１２を含み得る。単に例として、回路要素６１２は、インダクタ、キャパシタ、ミキサ、整合ネットワーク、または任意のそれらの組合せを備え得る。したがって、デバイス６００のカスケードトランジスタＭ１のドレインは、出力パッド６１４に直接結合されないことがある。
[0039]図７Ｂに、本発明の例示的な実施形態による、カスケードデバイスのＥＳＤ保護のために構成されたを含むデバイス６１０を示す。デバイス６１０は、負荷６１７と、カスケードトランジスタＭ１と、回路要素３５２とを含む。この例示的な実施形態では、回路要素３５２は主トランジスタＭ２を備え、ここにおいて、カスケードトランジスタＭ１のソースは主トランジスタＭ２のドレインに結合される。さらに、主トランジスタＭ２のソースは基準電圧（たとえば、接地電圧ＧＲＮＤ）に結合され、主トランジスタＭ２のゲートは入力パッド２０５を介して電圧（たとえば、入力電圧）を受けるように構成される。カスケードトランジスタＭ１のドレインは、ノードＮ２に結合され、それは内部ノードを備える。さらに、カスケードトランジスタＭ１のゲートは電圧（たとえば、バイアス電圧）を受けるように構成される。デバイス６１０はまた、カスケードトランジスタＭ２のドレインとカスケードトランジスタＭ２のゲートとの間に結合されたダイオードＤ１と第２のダイオードＤ２とを含む。この例示的な実施形態では、ダイオードＤ１のカソードはカスケードトランジスタＭ１のゲートに結合され、ダイオードＤ１のアノードはダイオードＤ２のカソードに結合される。さらに、ダイオードＤ２のアノードはカスケードトランジスタＭ１のドレインに結合される。デバイス６１０はさらに、ノードＮ２と出力パッド６１４との間に結合された少なくとも１つの回路要素６１２を含む。したがって、デバイス６１０のカスケードトランジスタＭ１のドレインは、出力パッド６１４に直接結合されないことがある。
[0040]図７Ｃに、本発明の例示的な実施形態による、カスケードデバイスのＥＳＤ保護のために構成されたを含むデバイス６２０を示す。デバイス６２０は、負荷６１７と、カスケードトランジスタＭ１と、回路要素３５２とを含む。この例示的な実施形態では、回路要素３５２は主トランジスタＭ２を備え、ここにおいて、カスケードトランジスタＭ１のソースは主トランジスタＭ２のドレインに結合される。さらに、主トランジスタＭ２のソースは基準電圧（たとえば、接地電圧ＧＲＮＤ）に結合され、主トランジスタＭ２のゲートは入力パッド２０５を介して電圧（たとえば、入力電圧）を受けるように構成される。カスケードトランジスタＭ１のドレインは、ノードＮ２に結合され、それは内部ノードを備える。さらに、カスケードトランジスタＭ１のゲートは電圧（たとえば、バイアス電圧）を受けるように構成される。デバイス６２０はまた、カスケードトランジスタＭ１のドレインとカスケードトランジスタＭ１のゲートとの間に結合されたダイオードＤ３を含む。この例示的な実施形態では、ダイオードＤ３のアノードはカスケードトランジスタＭ１のゲートに結合され、ダイオードＤ３のカソードはカスケードトランジスタＭ１のドレインに結合される。さらに、デバイス６２０は、ノードＮ２と出力パッド６１４との間に結合された少なくとも１つの回路要素６１２を含む。したがって、デバイス６２０のカスケードトランジスタＭ１のドレインは、出力パッド６１４に直接結合されないことがある。
[0041]図７Ｄに、本発明の例示的な実施形態による、カスケードデバイスのＥＳＤ保護のために構成されたを含むデバイス６３０を示す。デバイス６３０は、負荷６１７と、カスケードトランジスタＭ１と、回路要素３５２とを含む。この例示的な実施形態では、回路要素３５２は主トランジスタＭ２を備え、ここにおいて、カスケードトランジスタＭ１のソースは主トランジスタＭ２のドレインに結合される。さらに、主トランジスタＭ２のソースは基準電圧（たとえば、接地電圧ＧＲＮＤ）に結合され、主トランジスタＭ２のゲートは入力パッド２０５を介して電圧（たとえば、入力電圧）を受けるように構成される。カスケードトランジスタＭ１のドレインは、ノードＮ２に結合され、それは内部ノードを備える。さらに、カスケードトランジスタＭ１のゲートは電圧（たとえば、バイアス電圧）を受けるように構成される。デバイス６３０はまた、カスケードトランジスタＭ１のドレインと、基準電圧との間に結合されたダイオードＤ４を含み、その基準電圧は接地電圧ＧＲＮＤを備え得る。この例示的な実施形態では、ダイオードＤ４のアノードは接地電圧ＧＲＮＤに結合され、ダイオードＤ４のカソードはカスケードトランジスタＭ１のドレインに結合される。さらに、デバイス６３０は、ノードＮ２と出力パッド６１４との間に結合された少なくとも１つの回路要素６１２を含む。したがって、デバイス６３０のカスケードトランジスタＭ１のドレインは、出力パッド６１４に直接結合されないことがある。
[0042]図７Ｅに、本発明の例示的な実施形態による、カスケードデバイスのＥＳＤ保護のために構成されたを含むデバイス６４０を示す。デバイス６４０は、負荷６１７と、カスケードトランジスタＭ１と、回路要素３５２とを含む。この例示的な実施形態では、回路要素３５２は主トランジスタＭ１を備え、ここにおいて、カスケードトランジスタＭ１のソースは主トランジスタＭ２のドレインに結合される。さらに、主トランジスタＭ２のソースは基準電圧（たとえば、接地電圧ＧＲＮＤ）に結合され、主トランジスタＭ２のゲートは入力パッド２０５を介して電圧（たとえば、入力電圧）を受けるように構成される。カスケードトランジスタＭ１のドレインは、ノードＮ１に結合され、それは内部ノードを備える。さらに、カスケードトランジスタＭ１のゲートは電圧（たとえば、バイアス電圧）を受けるように構成される。デバイス６４０はまた、カスケードトランジスタＭ１のドレインと電源電圧ＶDDとの間に結合されたダイオードＤ５を含む。この例示的な実施形態では、ダイオードＤ５のカソードは電源電圧に結合され、ダイオードＤ５のアノードはカスケードトランジスタＭ１のドレインに結合される。さらに、デバイス６４０は、ノードＮ２と出力パッド６１４との間に結合された少なくとも１つの回路要素４１２を含む。したがって、デバイス６４０のカスケードトランジスタＭ１のドレインは、出力パッド６１４に直接結合されないことがある。デバイス６００、６１０、６２０、６３０、および６４０の各々は、図２に関して上記で開示したように、出力において１つまたは複数のバイパス結合キャパシタとＬＣ負荷とを含み得ることに留意されたい。
[0043]図８は、１つまたは複数の例示的な実施形態による、方法７００を示すフローチャートである。方法７００は、（数字７０２によって示される）入力パッドを介して低雑音増幅器（ＬＮＡ）において信号を受信することを含み得る。方法９００はまた、（数字７０４によって示される）カスケードトランジスタのドレインに結合された少なくとも１つのダイオードを用いて、ＬＮＡの内部ノードにおける入力パッドによって引き起こされる電圧電位を制限することを含み得る。
[0044]図９は、１つまたは複数の例示的な実施形態による、別の方法７５０を示すフローチャートである。方法７５０は、（数字７５２によって示される）入力パッドを介して低雑音増幅器（ＬＮＡ）の入力において信号を受信することを含み得る。方法９５０はまた、（数字７５４によって示される）少なくとも１つの回路要素を介してＬＮＡの出力から出力パッドに信号を搬送することを含み得る。さらに、方法７５０は、（数字７５６によって示される）出力とカスケードトランジスタのドレインとに結合された少なくとも１つのダイオードを用いてカスケードトランジスタのドレインにおける電圧電位を制限することを含み得る。
[0045]情報および信号は多種多様な技術および技法のいずれかを使用して表され得ることを、当業者は理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
[0046]さらに、本明細書で開示する例示的な実施形態に関して説明した様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを、当業者は諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、上記では概してそれらの機能に関して説明した。そのような機能をハードウェアとして実装するか、ソフトウェアとして実装するかは、特定の適用例および全体的なシステムに課された設計制約に依存する。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装し得るが、そのような実装の決定は、本発明の例示的な実施形態の範囲からの逸脱を生じるものと解釈すべきではない。
[0047]本明細書で開示する例示的な実施形態に関して説明した様々な例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、個別ゲートまたはトランジスタ論理、個別ハードウェア構成要素、あるいは本明細書で説明した機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、ＤＳＰとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと連携する１つまたは複数のマイクロプロセッサ、あるいは任意の他のそのような構成として実装され得る。
[0048]１つまたは複数の例示的な実施形態では、説明した機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとしてコンピュータ可読媒体上に記憶されるか、あるいはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を可能にする任意の媒体を含む、コンピュータ記憶媒体と通信媒体の両方を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを搬送または記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。また、いかなる接続もコンピュータ可読媒体と適切に呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。本明細書で使用するディスク（disk）およびディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザーディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびｂｌｕ−ｒａｙ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザーで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含まれるべきである。
[0049]開示する例示的な実施形態の前述の説明は、当業者が本発明を実施または使用できるようにするために提供したものである。これらの例示的な実施形態への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本発明の趣旨または範囲から逸脱することなく他の実施形態に適用され得る。したがって、本発明は、本明細書に示す例示的な実施形態に限定されるものではなく、本明細書で開示する原理および新規の特徴と一致する最も広い範囲を与えられるべきある。

Claims (25)

  1. 増幅器であって、
    バイアス電圧を受けるように構成されたトランジスタと、
    前記トランジスタに結合され、入力パッドを介して入力電圧を受けるように構成された少なくとも１つの回路要素と、
    前記第１のトランジスタのドレインに結合され、前記入力パッドによって引き起こされる前記増幅器の内部ノードにおける電圧電位を制限するように構成された少なくとも１つのダイオードと、
    を備える、増幅器。
  2. 前記少なくとも１つのダイオードが、前記トランジスタのゲートと前記ドレイン、前記トランジスタの前記ドレインと電源電圧、および前記トランジスタの前記ドレインと基準電圧、のうちの１つの間に結合された、請求項１に記載の増幅器。
  3. 前記少なくとも１つのダイオードが、前記トランジスタのゲートに結合されたカソードと、前記トランジスタの前記ドレインと出力とに結合されたアノードとを有する、請求項１に記載の増幅器。
  4. 前記少なくとも１つのダイオードが、前記トランジスタのゲートに結合されたカソードを有する第１のダイオードと、前記第１のダイオードのアノードに結合されたカソードと前記トランジスタの前記ドレインに結合されたアノードとを有する第２のダイオードとを備える、請求項１に記載の増幅器。
  5. 前記少なくとも１つのダイオードが、前記トランジスタのゲートに結合されたアノードと、前記トランジスタの前記ドレインに結合されたカソードとを有する、請求項１に記載の増幅器。
  6. 第１のトランジスタと、
    前記第１のトランジスタと基準電圧との間に結合された第２のトランジスタと、
    前記第１のトランジスタのドレインに結合され、出力パッドに結合するために構成された少なくとも１つの回路要素と、
    前記第１のトランジスタの前記ドレインに結合され、前記第１のトランジスタに結合された内部ノードに静電放電（ＥＳＤ）保護を与えるように構成された少なくとも１つのダイオードと、
    を備える、デバイス。
  7. 前記少なくとも１つのダイオードが、前記第１のトランジスタのゲートと前記ドレイン、前記第１のトランジスタの前記ドレインと電源電圧、および前記第１のトランジスタの前記ドレインと前記基準電圧、のうちの１つの間に結合された、請求項６に記載のデバイス。
  8. 前記少なくとも１つのダイオードが、前記第１のトランジスタのゲートに結合されたカソードと、前記第１のトランジスタの前記ドレインと前記少なくとも１つの回路要素とに結合されたアノードとを有する、請求項６に記載のデバイス。
  9. 前記少なくとも１つのダイオードが、前記第１のトランジスタのゲートに結合されたカソードを有する第１のダイオードと、前記第１のダイオードのアノードに結合されたカソードと前記第１のトランジスタのドレインに結合されたアノードとを有する第２のダイオードとを備える、請求項６に記載のデバイス。
  10. 前記少なくとも１つのダイオードが、前記第１のトランジスタのゲートに結合されたアノードと、前記第１のトランジスタのドレインに結合されたカソードとを有する、請求項６に記載のデバイス。
  11. 前記少なくとも１つのダイオードが、前記基準電圧に結合されたアノードと、前記少なくとも１つの回路要素に結合されたカソードとを有する、請求項６に記載のデバイス。
  12. 前記少なくとも１つのダイオードが、前記第１のトランジスタの前記ドレインと前記少なくとも１つの回路要素とに結合されたアノードと、電源電圧に結合されたカソードとを有する、請求項６に記載のデバイス。
  13. 入力パッドを介して低雑音増幅器（ＬＮＡ）において信号を受信することと、
    カスケードトランジスタのドレインに結合された少なくとも１つのダイオードを用いて、静電放電（ＥＳＤ）イベント中に前記ＬＮＡの内部ノードにおける前記入力パッドによって引き起こされる電圧電位を制限することと
    を備える、方法。
  14. 前記制限することが、前記カスケードトランジスタのゲートと前記ドレイン、前記カスケードトランジスタの前記ドレインと電源電圧、および前記カスケードトランジスタの前記ドレインと基準電圧、のうちの１つの間に結合された前記少なくとも１つのダイオードを用いて前記電圧電位を制限することを備える、請求項１３に記載の方法。
  15. 前記制限することが、前記カスケードトランジスタの前記ドレインに結合されたアノードと、前記カスケードトランジスタのゲートに結合されたカソードとを有するダイオードを用いて前記電圧電位を制限することを備える、請求項１３に記載の方法。
  16. 前記制限することが、前記カスケードトランジスタのゲートに結合されたカソードを有する第１のダイオードと、前記第１のダイオードのアノードに結合されたカソードと前記カスケードトランジスタの前記ドレインに結合されたアノードとを有する第２のダイオードとを用いて前記電圧電位を制限することを備える、請求項１３に記載の方法。
  17. 前記制限することが、前記カスケードトランジスタの前記ドレインに結合されたカソードと、前記カスケードトランジスタのゲートに結合されたカソードとを有するダイオードを用いて前記電圧電位を制限すること、および前記カスケードトランジスタの前記ドレインに結合されたカソードと、接地電圧に結合されたアノードとを有するダイオードを用いて前記電圧電位を制限することのうちの１つを備える、請求項１３に記載の方法。
  18. 前記制限することが、前記カスケードトランジスタの前記ドレインに結合されたアノードと、電源電圧に結合されたカソードとを有するダイオードを用いて前記電圧電位を制限することを備える、請求項１３に記載の方法。
  19. 入力パッドを介して低雑音増幅器（ＬＮＡ）の入力において信号を受信することと、
    少なくとも１つの回路要素を介して前記ＬＮＡの出力から出力パッドに前記信号を伝達することと、
    カスケードトランジスタのドレインに結合された少なくとも１つのダイオードを用いて前記カスケードトランジスタの前記ドレインにおける電圧電位を制限することと、
    を備える、方法。
  20. 前記制限することが、前記カスケードトランジスタのゲートと前記ドレイン、前記カスケードトランジスタの前記ドレインと電源電圧、および前記カスケードトランジスタの前記ドレインと基準電圧、のうちの１つの間に結合された前記少なくとも１つのダイオードを用いて前記電圧電位を制限することを備える、請求項１９に記載の方法。
  21. 前記少なくとも１つのダイオードを用いて前記電圧電位を前記制限することが、前記カスケードトランジスタの前記ゲートと前記ドレインとの間に結合された複数のダイオードを用いて前記電圧電位を制限することを備える、請求項２０に記載の方法。
  22. 前記制限することが、前記カスケードトランジスタの前記ドレインに結合されたアノードと、前記カスケードトランジスタのゲートおよび電源電圧のうちの１つに結合されたカソードとを有する前記少なくとも１つのダイオードを用いて前記電圧電位を制限することを備える、請求項１９に記載の方法。
  23. 前記伝達することが、インダクタ、キャパシタ、整合ネットワーク、およびミキサのうちの少なくとも１つを介して、前記出力から出力パッドに前記信号を伝達することを備える、請求項１９に記載の方法。
  24. 入力パッドを介して低雑音増幅器（ＬＮＡ）において信号を受信するための手段と、
    カスケードトランジスタのドレインに結合された少なくとも１つのダイオードを用いて、前記ＬＮＡの内部ノードにおける前記入力パッドによって引き起こされる電圧電位を制限するための手段と、
    を備える、デバイス。
  25. 入力パッドを介して低雑音増幅器（ＬＮＡ）の入力において信号を受信するための手段と、
    少なくとも１つの回路要素を介して前記ＬＮＡの出力から出力パッドに前記信号を伝達するための手段と、
    前記出力とカスケードトランジスタのドレインとに結合された少なくとも１つのダイオードを用いて前記カスケードトランジスタの前記ドレインにおける電圧電位を制限するための手段と、
    を備える、デバイス。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
EP3570374B1 (en) * 2004-06-23 2022-04-20 pSemi Corporation Integrated rf front end
US9093966B1 (en) * 2013-09-17 2015-07-28 M/A-Com Technology Solutions Holdings, Inc. ESD protection circuit for cascode amplifiers
US9722552B2 (en) * 2014-07-10 2017-08-01 Qorvo Us, Inc. Linear FET feedback amplifier
WO2017169645A1 (ja) * 2016-03-30 2017-10-05 株式会社村田製作所 高周波信号増幅回路、電力増幅モジュール、フロントエンド回路および通信装置
EP3367562A1 (en) * 2017-02-22 2018-08-29 Comet AG High power amplifier circuit with protective feedback circuit
JP2018142688A (ja) * 2017-02-28 2018-09-13 株式会社村田製作所 半導体装置
US10404313B1 (en) * 2018-02-21 2019-09-03 Analog Devices, Inc. Low noise amplifiers with output limiting
KR102585868B1 (ko) 2018-07-10 2023-10-05 삼성전기주식회사 캐스코드 구조의 증폭 장치
KR102066008B1 (ko) * 2018-07-16 2020-01-14 주식회사 다이얼로그 세미컨덕터 코리아 최대 정격 성능이 개선된 lna
KR20230003517A (ko) * 2020-04-13 2023-01-06 스카이워크스 솔루션즈, 인코포레이티드 입력 전력 보호를 갖춘 증폭기
CN111711422A (zh) * 2020-04-13 2020-09-25 广州慧智微电子有限公司 一种功率放大器的电路
US11289472B2 (en) * 2020-07-30 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit with electrostatic discharge protection

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59100579A (ja) * 1982-12-01 1984-06-09 Matsushita Electronics Corp 半導体装置
JPS6074717A (ja) * 1983-06-27 1985-04-27 セイバ−　テクノロジイ　コ−ポレ−シヨン 論理及び増巾器セル
JPH07170654A (ja) * 1993-12-14 1995-07-04 Fuji Electric Co Ltd 半導体装置の過電圧制限回路
JPH09283770A (ja) * 1996-04-09 1997-10-31 Sony Corp 保護ダイオード付きデュアルゲート電界効果トランジスタ及びそのパターン構造
WO2000067323A1 (en) * 1999-04-28 2000-11-09 Hitachi, Ltd. Integrated circuit with protection against electrostatic damage
US6459340B1 (en) * 2001-05-31 2002-10-01 Triquint Semiconductor, Inc. Power amplifier mismatch protection with clamping diodes in RF feedback circuit
US6529059B1 (en) * 2000-07-26 2003-03-04 Agere Systems Inc. Output stage ESD protection for an integrated circuit
JP2004515937A (ja) * 2000-09-28 2004-05-27 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ カスコード・ブートストラップ・アナログ電力増幅回路
US6781805B1 (en) * 1999-09-22 2004-08-24 Kabushiki Kaisha Toshiba Stacked MOSFET protection circuit
US20070058308A1 (en) * 2005-09-14 2007-03-15 Interuniversitair Microelektronica Centrum (Imec) Electrostatic discharge protected circuits
JP2007336262A (ja) * 2006-06-15 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置
JP2009533862A (ja) * 2006-04-14 2009-09-17 エヌエックスピー ビー ヴィ Ｅｓｄ保護したｒｆトランジスタ
JP2009246276A (ja) * 2008-03-31 2009-10-22 Furukawa Electric Co Ltd:The 電界効果トランジスタ及びその製造方法
JP2011071502A (ja) * 2009-08-27 2011-04-07 Imec Ｅｓｄ保護を有する集積電子回路を設計する方法及びそれにより得られる回路
JP2011139383A (ja) * 2009-12-29 2011-07-14 Seiko Epson Corp 集積回路装置及び電子機器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4250463A (en) * 1978-08-14 1981-02-10 Telex Computer Products, Inc. Overload protection to prevent saturation of video amplifiers
US5382916A (en) * 1991-10-30 1995-01-17 Harris Corporation Differential voltage follower
US6498533B1 (en) * 2000-09-28 2002-12-24 Koninklijke Philips Electronics N.V. Bootstrapped dual-gate class E amplifier circuit
US6515547B2 (en) * 2001-06-26 2003-02-04 Koninklijke Philips Electronics N.V. Self-biased cascode RF power amplifier in sub-micron technical field
GB2408644B (en) * 2003-11-26 2007-04-25 Wolfson Ltd Amplifier
US7027276B2 (en) 2004-04-21 2006-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. High voltage ESD protection circuit with low voltage transistors
US7773355B2 (en) 2005-09-19 2010-08-10 The Regents Of The University Of California ESD protection circuits for RF input pins
US7388436B2 (en) * 2005-11-02 2008-06-17 Marvell World Trade Ltd High-bandwidth high-gain amplifier
DE102006019888B4 (de) 2006-04-28 2012-10-04 Infineon Technologies Ag Verstärker mit ESD-Schutz
KR100801872B1 (ko) 2006-10-30 2008-02-11 지씨티 세미컨덕터 인코포레이티드 선형성이 개선된 저잡음 증폭기
US8262900B2 (en) * 2006-12-14 2012-09-11 Life Technologies Corporation Methods and apparatus for measuring analytes using large scale FET arrays
US7541875B2 (en) 2007-05-11 2009-06-02 Intel Corporation High-linearity low noise amplifier and method
US8427796B2 (en) 2010-01-19 2013-04-23 Qualcomm, Incorporated High voltage, high frequency ESD protection circuit for RF ICs
US8427240B2 (en) 2010-08-06 2013-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Low-noise amplifier with gain enhancement
US8354889B2 (en) * 2011-02-07 2013-01-15 Ubidyne, Inc. Power amplifier with dynamically added supply voltages

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59100579A (ja) * 1982-12-01 1984-06-09 Matsushita Electronics Corp 半導体装置
JPS6074717A (ja) * 1983-06-27 1985-04-27 セイバ−　テクノロジイ　コ−ポレ−シヨン 論理及び増巾器セル
JPH07170654A (ja) * 1993-12-14 1995-07-04 Fuji Electric Co Ltd 半導体装置の過電圧制限回路
JPH09283770A (ja) * 1996-04-09 1997-10-31 Sony Corp 保護ダイオード付きデュアルゲート電界効果トランジスタ及びそのパターン構造
WO2000067323A1 (en) * 1999-04-28 2000-11-09 Hitachi, Ltd. Integrated circuit with protection against electrostatic damage
US6781805B1 (en) * 1999-09-22 2004-08-24 Kabushiki Kaisha Toshiba Stacked MOSFET protection circuit
US6529059B1 (en) * 2000-07-26 2003-03-04 Agere Systems Inc. Output stage ESD protection for an integrated circuit
JP2004515937A (ja) * 2000-09-28 2004-05-27 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ カスコード・ブートストラップ・アナログ電力増幅回路
US6459340B1 (en) * 2001-05-31 2002-10-01 Triquint Semiconductor, Inc. Power amplifier mismatch protection with clamping diodes in RF feedback circuit
US20070058308A1 (en) * 2005-09-14 2007-03-15 Interuniversitair Microelektronica Centrum (Imec) Electrostatic discharge protected circuits
JP2009533862A (ja) * 2006-04-14 2009-09-17 エヌエックスピー ビー ヴィ Ｅｓｄ保護したｒｆトランジスタ
JP2007336262A (ja) * 2006-06-15 2007-12-27 Matsushita Electric Ind Co Ltd 半導体装置
JP2009246276A (ja) * 2008-03-31 2009-10-22 Furukawa Electric Co Ltd:The 電界効果トランジスタ及びその製造方法
JP2011071502A (ja) * 2009-08-27 2011-04-07 Imec Ｅｓｄ保護を有する集積電子回路を設計する方法及びそれにより得られる回路
JP2011139383A (ja) * 2009-12-29 2011-07-14 Seiko Epson Corp 集積回路装置及び電子機器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
MING-DOU KER ET AL: "A Novel LC-Tank ESD Protection Design for Giga-Hz RF Circuits", RFIC, JPN5009003493, 8 June 2003 (2003-06-08), US, pages 115 - 118, XP010646607, ISSN: 0004089681, DOI: 10.1109/RFIC.2003.1213906 *
S. HYVONEN ET AL: "Cancellation technique to provide ESD protection for multi-GHz RF inputs", ELECTRONICS LETTERS, vol. 39, no. 3, JPN5009003494, 6 February 2003 (2003-02-06), GB, XP006019843, ISSN: 0004089682, DOI: 10.1049/el:20030221 *

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