KR102066008B1 - 최대 정격 성능이 개선된 lna - Google Patents

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Abstract

최대 정격 성능이 개선된 LNA를 개시한다.
본 실시예의 일 측면에 의하면, LNA(Low Noise Amplifier)로서, 상기 LNA의 입력라인을 통하여 외부로부터 입력되는 신호를 증폭시켜 출력하는 하나 이상의 트랜지스터(Transistor); 상기 입력라인에 연결되며, 상기 트랜지스터의 구동포인트를 설정하는 바이어스부; 상기 LNA의 임피던스를 매칭시키는 임피던스매칭부; 상기 입력라인에 연결되며, 상기 입력신호의 DC 성분을 차단하는 블로킹커패시터; 및 상기 트랜지스터의 세 개 단자 중 제1단자와 제2단자 사이에 연결되며, 상기 제1단자와 상기 제2단자 사이의 전압을 제1기준전압 이하로 조절하는 제1다이오드를 포함하는 것을 특징으로 하는 최대 정격 성능이 개선된 LNA를 제공한다.

Description

최대 정격 성능이 개선된 LNA{LOW NOISE AMPLIFIER WITH IMPROVED ABSOLUTE MAXIMUM RATING PERFORMANCE}
본 발명은 저잡음 증폭기(LNA, Low Noise Amplifier)에 관한 것으로서, 더욱 구체적으로는 종래 LNA에 간단한 구조적 변경을 가하여 LNA를 구성하는 트랜지스터 단자 사이의 전압을 조절할 수 있음은 물론, 트랜지스터를 자체의 최대 정격 수치 이내로 구동시킬 수 있어 LNA의 안정성과 내구성을 향상시키고 증폭 기능을 더욱 정확하고 정밀하게 구현할 수 있는 최대 정격 성능이 개선된 LNA에 관한 것이다.
이 부분에 기술된 내용은 단순히 본 발명에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.
RF신호(Radio Frequency Signal)란 일반적으로 무선 등에 사용되는 고주파 신호를 의미하는 것으로서, 무선신호의 특성 상 공간 제약성을 극복할 수 있고 사용자의 이동성을 보장할 수 있다는 측면에서 무선통신, 이동통신, 데이터 송수신 등 다양한 분야에서 활용되고 있다.
이러한 RF신호를 송신 및 수신하는 시스템의 개략적인 구성도가 도 1에 표현되어 있다. 도 1에 표현된 바와 같이, RF 송수신 시스템은 크게 RF신호를 송신하는 송신부(Tx) 및 RF신호를 수신하여 각자의 목적에 따라 활용하는 수신부(Rx)로 구분할 수 있다.
송신부(Tx)의 전력증폭기(PA, Power Amplifier)는 이격되어 위치하는 수신부(Rx)로 RF신호가 충분히 전송될 수 있도록 RF신호를 증폭시키며, 수신부(Rx)의 스위치(SW)는 스위칭 동작을 통하여 하단에 연결된 각 장치(Device)로 RF신호를 분배하고, 수신부(Rx)의 필터(Filter)는 각 장치에 적합한 주파수 대역의 신호만을 필터링한다.
도 1에 표현된 저잡음 증폭기(LNA, Low Noise Amplifier)는 수신된 RF신호를 증폭하고 RF신호에 포함된 노이즈를 제거하는 구성에 해당한다.
RF신호는 전력증폭기(PA)에서 충분한 크기를 가지도록 증폭되어 송신되나, RF신호의 무선 송신 과정에서 신호 감쇄가 발생할 수 있고, 무선 전송의 특성 상, 다양한 형태의 노이즈가 포함될 수 있다. 따라서 대부분의 RF 송수신 시스템은 신호 감쇄를 보상하고 전송 과정에서 RF신호에 포함되는 노이즈는 물론, 스위치(SW)와 필터(Filter)에 의한 노이즈를 제거하기 위하여 LNA를 필수적인 구성으로 포함한다.
한편, 단일 단말 내에서 복수 개의 통신 주파수 대역을 제공하는 듀얼밴드 단말이 일반화되고 있는데, 듀얼밴드 단말은 무선 통신 기술이 빠르게 진화하는 환경에서 복수 개의 통신 주파수 대역을 활용하여 무선통신 단말의 이용 가능성을 유지시키며 통신 환경의 변화에 따라 통신 주파수를 선택적으로 결정할 수 있어 안정적인 통신을 보장할 수 있다.
그러나 이와 같은 듀얼밴드 단말은 무선 통신을 위해 필수적으로 내장되는 LNA를 중심으로 파악하면 부정적인 측면 또한 가진다고 할 수 있다.
예를 들어, LTE와 2G 주파수 대역을 모두 지원하기 위하여 단일의 LTE 단말에 2G(GSM/EDGE/PCS/DCS) Transceiver가 장착된 경우, 35[dBm] 이상의 상대적으로 큰 파워를 가지는 2G RF신호가 안테나를 통하여 단말로 수신될 수 있어, LNA의 안정성과 내구성에 문제를 발생시킬 수 있다.
LNA와 같은 반도체 디바이스를 사용하는 전자장치에는 장치 안정성에 영향을 줄 수 있는 전류 또는 전압 즉, 전자장치가 인내할 수 있는 최대의 전류 또는 전압(최대 정격 값(Absolute Maximum Rating))이 기 설정되어 있는 데, 전술된 바와 같이 듀얼밴드 단말에 수신되는 파워가 증가하게 되면 LNA에 포함된 트랜지스터에 그 자체의 최대 정격 값을 초과하는 전류 또는 전압이 인가될 수 있기 때문이다.
이와 같은 상황에서, 낮은 최대 입력 파워 스펙으로 설정된 종래의 LNA를 듀얼밴드 단말에 그대로 이용하는 경우, 초과 입력되는 파워로 인해 LNA의 내부 디바이스(트랜지스터)에 큰 스트레스가 가해질 수 있고, 이러한 초과 스트레스는 장치 자체의 특성을 변화시키거나 열화시키는 등 장치의 안정성과 내구성에 문제를 일으킬 수 있다.
또한, 장치 자체의 특성 변화 또는 열화 현상은 LNA의 정확한 동작 구현을 저해함은 물론, LNA에 대한 지속적인 스트레스는 장치의 life time을 감소시켜 빈번한 교체를 불러 일으킬 수 있으므로 LNA 나아가, 수신부(Rx)의 유지보수 비용을 증가시키는 문제도 발생시킬 수 있다.
이러한 문제는 비단, 듀얼밴드 기능이 구현된 단일 단말에서만 나타나는 것은 아니다. 예를 들어, 사업상, 보안상 등의 이유로 단일 사용자가 복수 개의 단말을 이용하는 경우, 근접하게 위치하는 복수 개의 단말 사이에서도 전술된 문제점이 그대로 나타날 수 있다.
따라서 단말로 유입되는 큰 파워의 RF신호를 LNA(트랜지스터)의 최대 정격 값 이내로 제한하는 등 전술된 문제에 대한 근본적이고 실효적인 해결책을 강구해 볼 필요가 있다.
본 발명의 일 실시예는, 증가된 파워가 인가되는 상황에서도 다이오드 또는 별도의 소자를 이용하여 LNA에 포함된 트랜지스터에 인가되는 전압을 최대 정격 값 이하로 제한함으로써 트랜지스터와 LNA의 안정성과 내구성을 더욱 향상시킬 수 있는 장치를 제공하는 데 주된 목적이 있다.
본 실시예의 일 측면에 의하면, LNA(Low Noise Amplifier)로서, 상기 LNA의 입력라인을 통하여 외부로부터 입력되는 신호를 증폭시켜 출력하는 하나 이상의 트랜지스터(Transistor); 상기 입력라인에 연결되며, 상기 트랜지스터의 구동포인트를 설정하는 바이어스부; 상기 LNA의 임피던스를 매칭시키는 임피던스매칭부; 상기 입력라인에 연결되며, 상기 입력신호의 DC 성분을 차단하는 블로킹커패시터; 및 상기 트랜지스터의 세 개 단자 중 제1단자와 제2단자 사이에 연결되며, 상기 제1단자와 상기 제2단자 사이의 전압을 제1기준전압 이하로 조절하는 제1다이오드를 포함하는 것을 특징으로 하는 최대 정격 성능이 개선된 LNA를 제공한다.
이상에서 설명한 바와 같이 본 발명의 일 실시예에 의하면, 증가된 파워가 인가되는 상황에서도 다이오드 또는 별도의 소자를 이용하여 LNA에 포함된 트랜지스터에 인가되는 전압을 최대 정격 전압 즉, Breakdown Voltage 이하로 제한함으로써 트랜지스터와 LNA의 안정성과 내구성을 더욱 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 의하면, 트랜지스터와 LNA의 안정성과 내구성이 향상됨으로써 트랜지스터와 LNA의 더욱 정확하고 정밀한 증폭 구동이 구현될 수 있고, LNA 또는 트랜지스터 자체의 life time을 증가시켜 교체, 유지보수에 소요되는 시간과 비용을 절감할 수 있게 된다.
도 1은 RF 송수신 시스템의 개략적인 구성도를 나타낸 도면이다.
도 2 및 도 3은 다이오드를 이용하여 BJT 단자에 인가되는 전압을 조절하는 본 발명에 의한 LNA의 일 예를 도시한 도면이다.
도 4 및 도 5는 다이오드를 이용하여 FET 단자에 인가되는 전압을 조절하는 본 발명에 의한 LNA의 일 예를 도시한 도면이다.
도 6 및 도 7은 도 2에 나타낸 LNA를 기준으로 한 Input Power에 따른 BJT 단자 전압에 대한 시뮬레이션 결과이다.
도 8 및 도 9는 다이오드 이외에 다른 회로 소자로 구성되는 제2조절부를 이용하여 트랜지스터에 인가되는 전압을 조절하는 본 발명에 의한 LNA의 일 예를 도시한 도면이다.
도 10은 도 8 및 도 9에 표현된 제2조절부가 수행하는 기능에 대한 시뮬레이션 결과이다.
도 11은 도 8 및 도 9에 표현된 LNA를 기준으로 한 BJT 단자에 인가되는 전압에 대한 시뮬레이션 결과이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함', '구비'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 '…부', '모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.
전술된 바와 같이, 본 발명에 의한 최대 정격 성능이 개선된 LNA(이하 'LNA'라 지칭한다)(100)는 종래 LNA에 다이오드 또는 후술되는 제2조절부(180)를 추가적으로 구성하여 트랜지스터(110) 단자 사이의 전압을 LNA(100)의 사용 목적, 용도, LNA(100) 전단 또는 후단에 배치되는 다른 장치와의 호환성에 적합하도록 조절할 수 있으며, 나아가 높은 파워를 가지는 RF신호가 인가되더라도 트랜지스터(110) 단자 사이의 전압을 최대 정격 전압 이내로 조절 또는 제한할 수 있는 장치에 해당한다.
트랜지스터(110)는 스위치, 증폭 등 다양한 구동 특성을 가지는 데, 본 발명의 LNA(100)를 구성하는 트랜지스터(110)는 LNA(100) 본연의 기능을 수행하기 위하여 입력 전압 또는 전류를 증폭하여 출력하는 증폭기 특성으로 구동된다.
따라서 입력 전압 또는 전류를 증폭하여 출력할 수 있다면, 본 발명의 트랜지스터(110)는 BJT(Bipolar Junction Transistor)(113) 또는 FET(Field Effect Transistor)(115)로 구현될 수 있음은 물론이다. 이하에서는 이해의 편의성을 높이기 위하여, 본 발명의 트랜지스터(100)가 BJT(113)로 구현되는 실시예에 대해 먼저 설명한 후, FET(115)로 구현되는 실시예에 대해 후술하도록 한다.
도 2는 다이오드를 이용하여 BJT(113) 단자 사이에 인가되는 전압을 조절하는 본 발명에 의한 LNA(100)의 일 예를 도시한 도면이다. 이하에서는 도 2를 참조하여 본 발명의 LNA(100) 중 단일의 BJT(113)를 포함하여 구성되는 LNA(100)에 대해 상세히 설명하도록 한다.
도 2에 도시된 바와 같이, 본 발명의 LNA(100)는 BJT(113), 바이어스부(120), 임피던스매칭부(130), 블로킹커패시터(140), 제1다이오드(150)를 포함하여 구성될 수 있다.
먼저, 도 2에 도시된 본 발명의 BJT(113)는 LNA(100)의 입력라인(10)과 연결되며, 이 입력라인(10)을 통하여 인가되는 교류 신호를 증폭하고, 증폭된 결과를 LNA(100)의 출력라인(20)을 통하여 출력하는 증폭기 기능을 수행한다. 여기서, 교류 신호는 교류 전류와 교류 전압을 모두 포함하는 개념으로 이해되는 것이 바람직하다.
BJT(113) 증폭기는 GND의 연결 위치, 입력라인(10)의 연결 위치, 출력라인(20)의 연결 위치 등에 따라 Common-Emitter(CE) 증폭기, Common-Base(CB) 증폭기 및 Common-Collector(CC) 증폭기 등으로 분류될 수 있다.
도 2에는 BJT(113) 증폭기의 다양한 실시예 중 Common-Emitter(CE) 증폭기만이 도시되어 있으나, 증폭기로서의 기능을 수행할 수 있다면 본 발명의 BJT(113)는 Common-Base(CB) 증폭기와 Common-Collector(CC) 증폭기 형태로도 구현될 수 있다.
본 발명의 BJT(113)가 CE 증폭기 형태로 구현되는 경우, 도 2에 도시된 바와 같이 베이스(Base) 단자가 LNA(100)의 입력라인(10)과 연결되고, 컬렉터(Collector) 단자가 LNA(100)에 구동 전력을 인가하는 구동전원라인(30) 및 LNA(100)의 출력라인(20)과 연결되며, 이미터(Emitter) 단자가 GND와 연결된다.
전술된 바와 같이, 본 발명의 LNA(100)는 BJT(113) 및 FET(115) 모두로 구현 가능하므로, BJT(113)와 FET(115)의 상이한 단자 명칭에 대한 이해의 편의를 위해, 이하에서는 BJT(113)의 이미터 단자(110-1), 베이스 단자(110-2) 및 컬렉터 단자(110-3) 각각을 제1단자(110-1), 제2단자(110-2) 및 제3단자(110-3)로 지칭하며, 후술되는 FET(115)의 소스(Source) 단자, 게이트(Gate) 단자 및 드레인(Drain) 단자 각각 또한, 제1단자(110-1), 제2단자(110-2) 및 제3단자(110-3)로 지칭하도록 한다.
본 발명의 바이어스부(120)는 도 2에 도시된 바와 같이 LNA(100)의 입력라인(10)에 연결되며, 입력되는 교류 RF신호에 직류 전압을 추가하여 BJT(113)가 증폭기 모드인 순방향 활성모드에서 동작하도록 BJT(113)의 구동포인트(Q-Point) 또는 동작점을 설정한다.
도 2에는 단일의 저항(Rb)으로만 구성된 바이어스부(120)가 표현되어 있으나, BJT(113)의 적절한(증폭기 모드) 구동포인트를 설정할 수 있다면 본 발명의 바이어스부(120)는 복수 개의 저항 사이에 전압을 분배하여 직류 전압을 추가적으로 인가하는 형태 등 다양한 구조 또는 형태로 구현될 수 있다.
또한, 도면에는 표현되지 않았으나, 본 발명의 바이어스부(120)는 제2단자(110-2)와 GND 사이에 저항(Rb)과 병렬 형태로 연결되는 커패시터를 더 포함하여 구성될 수 있는 데, 이와 같이 구성되는 경우 이 커패시터와 저항(Rb)이 Low Pass Filter 기능을 수행하므로 BIAS에서 인가되는 노이즈를 제거할 수 있게 된다.
본 발명의 임피던스매칭부(130)는 도 2에 도시된 바와 같이, 입력임피던스매칭부(133) 및 출력임피던스매칭부(135)로 구성될 수 있다. 입력임피던스매칭부(133)는 LNA(100)의 전단에 연결된 다른 장치의 출력 임피던스와 LNA(100) 자체의 입력 임피던스를 상호 매칭시켜 전단에 연결된 다른 장치로부터 본 발명의 LNA(100)로 최대의 전력이 전달되도록 하는 기능을 수행한다.
이와 마찬가지로, 본 발명의 출력임피던스매칭부(135)는 LNA(100)의 후단에 연결된 다른 장치의 입력 임피던스와 LNA(100) 자체의 출력 임피던스를 상호 매칭시켜 LNA(100)로부터 후단에 연결된 다른 장치로 최대의 전력이 전달되도록 하는 기능을 수행한다.
또한, 임피던스 매칭 기능을 수행할 수 있다면, 본 발명의 입력 및 출력임피던스매칭부(135)는 도 2에 표현된 바와 달리, 단일의 저항, 커패시터 및 인덕터 또는 이들의 조합으로 구현될 수 있음은 물론이다.
본 발명은 출력임피던스매칭부(135)의 다양한 구현 형태 중 도 2에 도시된 바와 같이 인덕터(L0)와 커패시터(C0)가 상호 병렬로 연결되어 공진 현상을 발생시키는 형태로 구현될 수 있다.
구체적으로, 본 발명의 출력임피던스매칭부(135)를 구성하는 인덕터(L0)와 커패시터(C0) 각각은 LNA(100) 후단에 연결되는 장치의 구동 주파수에서 공진 현상을 일으키는 인덕턴스와 커패시턴스를 가지도록 구성되며, 공진 현상을 통해 BJT(113)에서 증폭되는 신호 중 상기 구동 주파수와 동일한 주파수를 가지는 신호를 필터링할 수 있고, 이러한 기능을 수행하는 출력임피던스매칭부(135)를 통하여 필터링된 신호(후단에 연결되는 장치의 동작 주파수에 해당하는 신호)만이 후단에 연결된 장치로 출력될 수 있게 된다.
본 발명의 블로킹커패시터(140)는 입력라인(10)을 통하여 인가되는 신호 중 DC 성분을 차단하고 AC 성분만이 BJT(113)로 인가되도록 하는 기능을 수행한다.
본 발명의 LNA(100)는 도 2에 도시된 바와 같이, ESD 다이오드(40)를 더 포함하여 구성될 수 있다. 이 ESD 다이오드(40)는 출력라인(20)에 과전압이 인가되는 경우, 순방향 전압 이상의 전압에서 전류가 흐르도록 하는 다이오드 자체의 특성을 이용하여 출력라인(20)에 인가된 과전압을 구동전원라인(30) 또는 GND로 방전시켜 내부 회로를 보호하는 기능을 수행한다.
입력라인(10)을 통하여 인가되는 과전압은 후술되는 제3다이오드(170)를 통하여 GND로 방전되게 되는데, 이에 대한 상세한 설명은 제3다이오드(170)에 대한 설명 부분에서 후술하도록 한다.
도 2에 도시된 바와 같이 본 발명의 LNA(100)가 CE 증폭기로 구현되는 경우, BJT(113)의 제1단자(110-1)와 제2단자(110-2)는 각각 BJT(113)의 이미터 단자(110-1)와 베이스 단자(110-2)에 해당하고, 본 발명의 제1다이오드(150)는 다이오드 자체의 전류-전압 특성을 이용하여 이미터 단자(110-1)와 베이스 단자(110-2) 사이의 전압을 제1기준전압 이하로 조절 또는 제한하는 구성에 해당한다.
이를 위하여, 본 발명의 제1다이오드(150)는 도 2에 도시된 바와 같이 이미터 단자(110-1)와 베이스 단자(110-2) 사이에 연결될 수 있다. 제1기준전압은 LNA(100)가 실제 이용되는 환경, BJT(113)의 최대 정격 전압 등에 따라 가변적으로 설정될 수 있으므로 본 발명의 제1다이오드(150) 또한, 구성되는 다이오드의 개수, 구조 등이 제1기준전압에 따라 가변적으로 설정될 수 있다.
예를 들어, 이미터 단자(110-1)와 베이스 단자(110-2) 사이의 제1기준전압을 피크 값 기준으로 이미터 단자(110-1)와 베이스 단자(110-2) 사이의 Breakdown Voltage인 1[V] 이내로 제한하고자 하는 경우, 본 발명의 제1다이오드(150)는 도 2에 표현된 바와 같이 단일의 다이오드가 이미터 단자(110-1)와 베이스 단자(110-2) 사이에 연결되는 형태로 구현될 수 있다.
또한, 제1기준전압을 피크 값 기준으로 2[V] 이내로 제한하고자 하는 경우, 본 발명의 제1다이오드(150)는 두 개의 다이오드가 이미터 단자(110-1)와 베이스 단자(110-2) 사이에 연결되는 형태로 구현될 수 있다.
나아가, 제1기준전압이 일정한 범위를 가지는 전압 구간으로 설정되는 경우, 본 발명의 제1다이오드(150)는 도 2에 도시된 제3다이오드(170)와 같은 백투백(back-to-back) 구조로 구현될 수 있다.
이와 같이 본 발명의 제1다이오드(150)가 다양한 구조로 구성된 상태에서, 이미터 단자(110-1)와 베이스 단자(110-2) 사이의 전압 차가 제1기준전압 이상이 되는 경우, 본 발명의 제1다이오드(150)는 순방향으로 바이어스된다.
따라서 제1다이오드(150)를 통하여 이미터 단자(110-1)에서 베이스 단자(110-2)로 전류가 흐르게 되므로 두 단자 사이의 전압이 제1기준전압 이하로 조절 또는 제한될 수 있게 된다.
이와 같이, 본 발명의 LNA(100)는 BJT(113)의 단자 사이에 다이오드를 연결하는 단순한 설계 변경을 통하여 BJT(113) 단자 사이에 인가되는 전압을 원하는 전압 크기로 제한 또는 조절할 수 있어 제작이 용이하며 제작에 소요되는 시간과 비용을 감소시키는 효과를 제공할 수 있다.
또한, 상기와 같은 단순한 구조적 변경을 통하여 BJT(113) 단자 사이에 인가되는 전압을 최대 정격 전압 이내로 제한할 수 있으므로, BJT(113) 더 나아가, LNA(100) 자체의 구동 안정성 및 내구성을 향상시킬 수 있고 구동 정밀성을 확보할 수 있게 된다.
실시형태에 따라, 본 발명의 LNA(100)는 구동전원라인(30)에 연결되어 BJT(113)의 제3단자(110-3)와 제1단자(110-1) 사이의 전압을 제2기준전압 이하로 조절하는 제2조절부(160 또는 180)를 더 포함하여 구성될 수 있으며, 본 발명의 제2조절부(160 또는 180)는 하나 이상의 다이오드(160)로 구성되거나 다이오드 이외의 회로 소자(180)로 구성될 수 있다.
본 발명의 제2조절부(160 또는 180)가 다이오드(160)로 구성되는 경우와 다이오드 이외의 회로 소자(180)로 구성되는 경우를 명확하게 구별하기 위하여, 이하에서는 다이오드로 구성되는 제2조절부를 제2다이오드(160)로 지칭한다.
본 발명이 다이오드로 구성되는 제2조절부 즉, 제2다이오드(160)를 이용하여 제3단자(110-3)와 제1단자(110-1) 사이의 전압을 조절하도록 구성되는 경우, 제2다이오드(160)는 구동전원라인(30)과 병렬 연결되되, 일단이 제3단자(110-3)와 연결되고 타단이 구동전원라인(30)과 연결되는 하나 이상의 다이오드로 구성될 수 있다.
여기서, 제3단자(110-3)는 BJT(113)의 컬렉터 단자(110-3)에 해당하며, 제1단자(110-1)는 전술된 바와 같이 BJT(113)의 이미터 단자(110-1)에 해당하고, 제2기준전압은 제1기준전압과 동일하게 LNA(100)가 실제 이용되는 환경, BJT(113)의 최대 정격 전압 등에 따라 가변적으로 설정될 수 있으며, 제2다이오드(160) 또한, 구성되는 다이오드의 개수, 구조 등이 제2기준전압의 설정에 따라 가변적으로 설정될 수 있다.
도 2에 표현된 제2다이오드(160)(상호 직렬로 연결된 2개의 다이오드로 구성되는 제2다이오드)를 기준으로 본 발명의 제2다이오드(160)가 컬렉터 단자(110-3)와 이미터 단자(110-1) 사이의 전압을 제2기준전압 이하로 제한하는 방법에 대하여 설명하면 아래와 같다.
먼저, 피크 값을 기준으로 컬렉터 단자(110-3)의 전압이 VDD(구동전원)보다 2[V] 이상 높아지는 경우, 본 발명의 제2다이오드(160)는 순방향 바이어스되므로, 이 제2다이오드(160)를 통하여 컬렉터 단자(110-3)로부터 구동전원 방향으로 전류가 방전되어 컬렉터 단자(110-3)와 구동전원(VDD) 사이의 전압 차가 2[V](제2기준전압) 이내로 조절되게 된다.
이와 같이, 컬렉터 단자(110-3)와 구동전원 사이의 전압 차가 2[V] 이내로 조절되게 되면, 컬렉터 단자(110-3)와 이미터 단자(110-1) 사이의 전압 차 또한, VDD+2[V] 이내로 제한되게 된다. 환언하면, 제2다이오드(160)의 전압 제한 기능을 통하여 컬렉터 단자와(110-3)와 이미터 단자(110-1) 사이의 전압이 일정 전압(VDD+2[V]) 이내로 조절되게 된다.
이와 같이, 본 발명의 LNA(100)가 제2다이오드(160)를 더 포함하여 구성되면, 컬렉터 단자(110-3)와 이미터 단자(110-1) 사이의 전압도 제한 또는 조절할 수 있게 되므로, 이미터 단자(110-1)와 베이스 단자(110-2) 사이의 전압과 컬렉터 단자(110-3)와 이미터 단자(110-1) 사이의 전압을 개별적으로 조절할 수 있음은 물론, 두 전압 모두를 최대 정격 전압 이내로 제한할 수 있게 되어 BJT(113) 또는 LNA(100)를 안전하고 정밀하게 구동시키는 효과를 더욱 증진시킬 수 있게 된다.
실시형태에 따라, 본 발명의 LNA(100)는 입력신호의 전압을 제3기준전압 이하로 조절하는 제3다이오드(170)를 더 포함하여 구성될 수 있다. 본 발명의 제3다이오드(170)는 높은 파워를 가지는 입력신호가 제1다이오드(150)에 의해 조절되기 전 단계에서 이 높은 파워를 가지는 입력신호를 일정 범위 이내의 전압으로 제한하는 기능을 수행한다.
도 2에는 본 발명의 제3다이오드(170)가 백투백(back-toback)구조로 연결된 두 개의 다이오드로 구성되는 예가 표현되어 있다. 도 2에 예시된 백투백 구조를 기준으로 하여 본 발명의 제3다이오드(170)가 입력신호를 제3기준전압 이하로 조절하는 구체적인 실시 예를 설명하면 다음과 같다.
+1[V] 이상의 전압을 가지는 입력신호가 인가되면, 백투백 다이오드 중 좌측에 위치하는 다이오드(좌측 다이오드)(173)는 순방향으로 바이어스되고, 우측에 위치하는 다이오드(우측 다이오드)(171)는 역방향으로 바이어스 된다.
따라서 입력신호의 전류는 순방향으로 바이어스된 좌측 다이오드(173)를 통하여 GND로 방전되게 되므로 +1[V] 이상의 전압을 가지는 입력신호가 제1다이오드(150)로 인가되는 현상을 방지(Clamping)할 수 있게 된다.
이와 반대로, -1[V] 이하의 전압을 가지는 입력신호가 인가되면, 백투백 다이오드 중 좌측 다이오드(173)는 역방향으로 바이어스되고, 우측 다이오드(171)는 순방향으로 바이어스 된다.
따라서 입력신호의 전류는 순방향으로 바이어스된 우측 다이오드(171)를 통하여 GND로 방전되게 되므로 -1[V] 이하의 전압을 가지는 입력신호가 제1다이오드(150)로 인가되는 현상을 방지(Clamping)할 수 있게 된다.
전술된 두 경우와 달리, -1[V] ~ +1[V]의 전압을 가지는 입력신호가 인가되면, 백투백 다이오드 모두 역방향으로 바이어스되므로, -1[V] ~ +1[V]의 전압을 가지는 입력신호가 제1다이오드(150)로 인가되게 된다.
이와 같이, 본 발명의 LNA(100)가 제3다이오드(170)를 더 포함하여 구성되면, 일정한 크기의 범위로 제한된 입력신호만이 제1다이오드(150)로 인가되게 되므로, 제1다이오드(150)가 제한해야 하는 입력신호의 파워 또는 크기가 일정 범위 내로 감소하게 되어 제1다이오드(150)를 더욱 경량화 또는 소형화시킬 수 있게 된다.
또한, 전술된 바와 같이, 본 발명의 제3다이오드(170)는 그 자체의 제한 특성을 활용하여 입력라인(10)을 통하여 인가되는 과전압을 일정 범위 이내로 제한함으로써 LNA(100)의 내부 회로 소자들을 보호하는 ESD 다이오드 기능 또한, 수행할 수 있다.
도 3은 다이오드를 이용하여 BJT(113) 단자에 인가되는 전압을 조절하는 본 발명에 의한 LNA(100)의 일 예를 도시한 도면이다. 이하에서는 도 3을 참조하여 복수 개의 BJT(113)가 Cascode 형태로 구성되는 본 발명의 LNA(100)에 대해 상세히 설명하도록 한다.
도 3에 도시된 바와 같이, 본 발명의 LNA(100)는 상호 종속(Cascode) 연결된 복수 개의 BJT(113-1 내지 113-n), 바이어스부(120), 임피던스매칭부(130), 블로킹커패시터(140) 및 제1다이오드(150)를 포함하여 구성될 수 있다.
전술된 구성들 중 바이어스부(120), 임피던스매칭부(130) 및 블로킹커패시터(140)는 단일의 BJT(113) 증폭기에서 설명된 바와 동일한 기능을 수행하므로, 이하에서는 Cascode 구조의 증폭기에서 추가되거나 변경된 구성들을 중심으로 본 발명의 LNA(100)에 대하여 상세히 설명하도록 한다.
본 발명의 Cascode 구조로 연결된 복수 개의 BJT(113-1 내지 113-n)는 입력라인(10)과 연결되는 입력BJT(113-1)와 이 입력BJT(113-1)의 컬렉터 단자(110-3-1)와 자신의 이미터 단자(110-1-n)가 상호 연결되는 출력BJT(113-n)를 포함하여 구성될 수 있다.
도 3에는 두 개의 BJT(113-1 및 113-n)가 Cascode 구조로 연결된 실시예가 표현되어 있으나, 복수 개의 BJT(113-1 내지 113-n)는 본 발명의 LNA(100)를 이용하여 달성하고자 하는 증폭율, 노이즈 지수(Noise Figure) 등에 따라 다양한 개수로 구현될 수 있음은 물론이다.
출력BJT(113-n)의 베이스 단자(110-2-n)에 연결된 제2바이어스부(120-n)는 출력BJT(113-n)를 바이어싱(Biasing)하는 기능을 수행하며, CBias는 출력BJT(113-n)의 베이스 단자(110-2-n)를 AC Ground 시키기 위한 바이패스(Bypass) 커패시터에 해당한다.
이와 같이 본 발명의 BJT(113)가 Cascode 구조로 구성되는 경우, 본 발명의 제1다이오드(150)는 Cascode 구조의 BJT(113-1 내지 113-n) 중 LNA(100)의 입력라인(10)과 연결되는 BJT 즉, 입력BJT(113-1)의 이미터 단자(110-1-1)(제1단자)와 베이스 단자(110-2-1)(제2단자) 사이에 연결되며, 두 단자 사이의 전압을 제1기준전압 이하로 조절한다.
앞서 언급된 바와 같이, 제1기준전압은 LNA(100)가 실제 이용되는 환경, BJT의 최대 정격 전압 등에 따라 가변적으로 설정될 수 있으며, 제1다이오드(150) 또한, 구성되는 다이오드의 개수, 구조 등이 제1기준전압의 설정에 따라 가변적으로 설정될 수 있다.
본 발명의 BJT(113)가 도 3에 표현된 바와 같은 Cascode 구조로 구성되는 경우, 실시형태에 따라 본 발명은 앞서 언급된 제2다이오드(160)를 더 포함하여 구성될 수 있다. 이 제2다이오드(160)는 구동전원라인(30)에 연결되어 출력BJT(113-n)의 컬렉터 단자(110-3-n)와 이미터 단자(110-1-n) 사이의 전압을 제2기준전압 이하로 조절할 수 있다.
도 3에 표현된 cascode 구조를 기준으로 하면, 입력BJT(113-1)의 컬렉터 단자(110-3-1) 또는 출력(BJT)의 이미터 단자(110-1-n)에 해당하는 노드(node)는 낮은 임피던스를 가지므로, 입력BJT(113-1)의 컬렉터 단자(110-3-1)와 이미터 단자(110-1-1) 사이의 전압은 최대 정격 전압을 초과하지 않게 된다.
따라서, 제2다이오드(160)를 도 3에 표현된 바와 같이 구동전원라인(30)에 연결하여 구동전원(VDD)과 출력BJT(113-n)의 컬렉터 단자(110-3-n) 사이의 전압만을 제한하도록 구성하더라도, cascode 구조의 BJT(113-1 내지 113-n) 전체에 대한 최대 정격 전압을 만족시킬 수 있게 된다.
이 제2다이오드(160)는 도 3에 표현된 바와 같이 일단이 구동전원라인(30)과 연결되고 타단이 출력BJT(113-n)의 컬렉터 단자(110-3-n)와 연결되어 전체적인 연결 형태가 구동전원라인(30)과 병렬 형태를 이룰 수 있다.
앞서 언급된 바와 같이, 제2기준전압은 가변적으로 설정될 수 있으며, 제2다이오드(160) 또한, 구성되는 다이오드의 개수, 구조 등이 제2기준전압의 설정에 따라 가변적으로 설정될 수 있다.
도 4 및 도 5는 다이오드를 이용하여 FET(115) 단자에 인가되는 전압을 조절하는 본 발명에 의한 LNA(100)의 일 예를 도시한 도면이다. 이하에서는, 도 4 및 도 5를 참조하여 본 발명의 트랜지스터(110)가 FET(115)로 구성되는 실시예에 대하여 설명하도록 한다.
도 4에 도시된 바와 같이, 본 발명의 LNA(100)는 FET(115), 바이어스부(120), 임피던스매칭부(130), 블로킹커패시터(140), 제1다이오드(150)를 포함하여 구성될 수 있다.
먼저, 본 발명의 FET(115)는 LNA(100)의 입력라인(10)과 연결되어 이 입력라인(10)을 통하여 인가되는 입력신호를 증폭하고, 증폭된 결과를 LNA(100)의 출력라인(20)을 통하여 출력하는 증폭기 기능을 수행한다.
FET(115) 증폭기는 GND의 연결 위치, 입력라인(10)의 연결 위치, 출력라인(20)의 연결 위치 등에 따라 Common-Source(CS) 증폭기, Common-Gate(CG) 증폭기 및 Common-Drain(CD) 증폭기 등으로 분류될 수 있다.
도 4에는 FET(115) 증폭기의 다양한 실시예 중 Common-Source(CS) 증폭기만이 도시되어 있으나, 증폭기로서의 기능을 수행할 수 있다면 본 발명의 FET(115)는 CG 증폭기와 CD 증폭기 형태로도 구현될 수 있다.
본 발명의 FET(115)가 CS 증폭기 형태로 구현되는 경우, 도 4에 도시된 바와 같이 게이트 단자(110-2)(제2단자)가 LNA(100)의 입력라인(10)과 연결되고, 드레인 단자(제3단자)가 LNA(100)에 구동 전력을 인가하는 구동전원라인(30) 및 LNA(100)의 출력라인(20)과 연결되며, 소스 단자(110-1)(제1단자)가 GND와 연결된다.
도 4에 표현된 바이어스부(120), 임피던스매칭부(130) 및 블로킹커패시터(Cd)는 BJT(113)를 이용하여 구현되는 LNA(100)에서 설명된 바와 동일한 기능을 수행한다. 따라서 이하에서는 이 구성들에 대한 상세한 설명은 생략하고 트랜지스터(110)를 FET(115)로 구현하는 경우에 대한 기술적 특징을 중심으로 본 발명의 LNA(100)에 대하여 설명하도록 한다.
본 발명의 제1다이오드(150)는 앞서 언급된 바와 동일하게 FET(115)의 제1단자(110-1)(Source 단자)와 제2단자(110-2)(Gate 단자) 사이에 연결되며, 구성되는 다이오드의 개수, 구조 등에 따라 소스 단자(110-1)와 게이트 단자(110-2) 사이의 전압을 제1기준전압 이하로 조절한다.
제1기준전압이 FET(115)의 최대 정격 전압에 해당하는 경우, 본 발명의 제1다이오드(150)는 도 4에 표현된 바와 같이 백투백 구조로 연결된 두 개의 다이오드를 포함하여 구성될 수 있다.
제1다이오드(150)가 백투백 구조로 연결되는 점은 전술된 BJT(113)의 경우와 차이점에 해당하는 데, 이러한 차이점은 제1단자(110-1)와 제2단자(110-2) 사이의 전압에 대한 BJT(113)와 FET(115)의 최대 정격 전압 차이로부터 기인한다.
구체적으로, BJT(113)는 피크 값을 기준으로 1[V]의 최대 정격 전압을 가지는 반면, FET(115)는 피크 값을 기준으로 +1[V] ~ -1[V] 구간에 해당하는 최대 정격 전압을 가지므로, FET(115)의 최대 정격 전압 특성에 부합하도록 제1다이오드(150)는 도 4에 표현된 바와 같이 백투백 구조를 가지도록 구성되는 것이 바람직하다.
본 발명의 제2조절부(160 또는 180)는 전술된 BJT(113) 증폭기와 마찬가지로 구동전원라인(30)에 연결되어 FET(115)의 드레인 단자(110-3)와 소스 단자(110-1) 사이의 전압을 제2기준전압 이하로 조절하도록 구성된다.
제2조절부가 하나 이상의 다이오드(제2다이오드)(160)로 구성되고 제2기준전압이 FET(115)의 최대 정격 전압(피크 값 기준 7.35[V])에 해당하는 경우, 본 발명의 제2다이오드(160)는 도 4에 표현된 바와 같이 2개의 다이오드가 직렬 연결된 구조를 통해 드레인 단자(110-3)와 소스 단자(110-1) 사이의 전압을 피크 값 기준 7.35[V] 미만으로 제한할 수 있다.
본 발명의 제3다이오드(170)는 전술된 BJT(113) 증폭기의 경우와 마찬가지로 백투백 구조를 가지며, 입력라인(10)에 연결되어 입력신호의 전압을 일정 범위 내(제3기준전압)로 제한하는 기능과 ESD 보호 기능을 수행한다. 예를 들어, 본 발명의 제3다이오드(170)는 FET(115)의 게이트 단자(110-2)로 인가되는 전압을 -1[V] ~ +1[V]로 제한할 수 있다.
실시형태에 따라, 앞서 언급된 Cascode 구조의 BJT(113-1 내지 113-n) 증폭기의 경우와 마찬가지로, FET(115) 증폭기 또한 Cascode 구조로 구성될 수 있다.
구체적으로, 도 5에 표현된 바와 같이 본 발명의 Cascode 구조로 연결된 복수 개의 FET(115-1 내지 115-n)는 입력라인(10)과 연결되는 입력FET(115-1)와 입력FET(115-1)의 드레인 단자(110-3-1)와 자신의 소스 단자(110-1-n)가 연결되는 출력FET(115-n)를 포함하여 구성될 수 있다.
도 5에는 두 개의 FET(115-1 및 115-n)가 Cascode 구조로 연결된 실시예가 표현되어 있으나, 복수 개의 FET(115-1 내지 115-n)는 본 발명의 LNA(100)를 이용하여 달성하고자 하는 증폭율, 노이즈 지수(Noise Figure) 등에 따라 다양한 개수로 구현될 수 있음은 물론이다.
이와 같이 FET(115)가 Cascode 구조로 구성되는 경우, 본 발명의 제1다이오드(150)는 복수 개의 FET(115-1 내지 115-n) 중 입력FET(115-1)의 게이트 단자(110-2-1)와 소스 단자(110-1-1) 사이에 연결되어 이 게이트 단자(110-2-1)와 소스 단자(110-1-1) 사이의 전압을 제1기준전압 이하로 조절할 수 있다.
또한, 본 발명의 제2다이오드(160)는 구동전원라인(30)에 연결되어 복수 개의 FET(115-1 내지 115-n) 중 출력FET(115-n)의 드레인 단자(110-3-n)와 소스 단자(110-1-n) 사이의 전압을 제2기준전압 이하로 조절할 수 있다.
한편, 도 5에 표현된 cascode 구조를 기준으로 하면, 입력FET(115-1)의 드레인 단자(110-3-1) 또는 출력FET(115-n)의 소스 단자(110-1-n)에 해당하는 노드는 낮은 임피던스를 가지므로, 입력FET(115-1)의 드레인 단자(110-3-1)과 소스 단자(110-1-1) 사이의 전압은 최대 정격 전압을 초과하지 않게 된다.
따라서, 도 5에 표현된 바와 같이 구동전원라인(30)에 연결된 제2다이오드(160)를 이용하여 출력FET(115-n)의 드레인 단자(110-3-n)와 구동전원(VDD) 사이의 전압만을 제한하도록 구성하더라도, cascode 구조로 구성된 FET(115-1 내지 115-n) 전체의 최대 정격 전압을 만족시킬 수 있게 된다.
이와 같이, 본 발명은 BJT(113)로 구성된 LNA(100)에 그치지 않고, 단일의 FET(115) 또는 Cascode 구조의 FET(115-1 내지 115-n)로 구성되는 LNA(100)에도 다이오드를 추가적으로 연결하여 FET(115) 단자 사이에 인가되는 전압을 조절하거나 해당 전압을 최대 정격 전압 이내로 제한할 수 있으므로, 다이오드를 이용한 전압 조절이라는 본 발명의 기술적 특징이 더욱 확장된 영역에서 적용될 수 있게 된다.
도 6 및 도 7은 도 2에 나타낸 LNA(100)를 기준으로 하여 입력신호의 파워에 따른 BJT(113) 단자 전압에 대한 시뮬레이션 결과이다. 이하에서는 도 6 및 도 7을 참조하여 입력신호의 파워에 따른 제1단자(110-1)와 제2단자(110-2) 사이의 전압, 제3단자(110-3)와 제1단자(110-1) 사이의 전압이 일정 기준전압 이하(최대 정격 전압 이하)로 조절되는 본 발명의 시뮬레이션 결과에 대하여 설명하도록 한다.
먼저, 도 6은 입력신호에 따른 제1단자(110-1)와 제2단자(110-2) 사이의 전압에 대한 시뮬레이션 결과를 나타낸다. 도 6의 가로축은 입력신호의 파워를 나타내며, 세로축은 제1단자(110-1)와 제2단자(110-2) 사이의 전압 즉, 이미터 단자(110-1)와 베이스단자 사이의 전압을 나타낸다. 입력신호의 단위는 [dBm]으로 설정하여 시뮬레이션을 진행하였으며, 이미터 단자(110-1)와 베이스 단자(110-2) 사이의 전압은 피크 값으로 설정하여 시뮬레이션을 진행하였다.
도 6에 표현된 바와 같이, 종래 LNA와 본 발명의 LNA(100)는 약 3[dBm]의 입력신호에 도달할 때까지 모두 최대 정격 전압(AMR)인 1[V] 이내의 전압을 나타낸다. 입력신호가 약 3[dBm] 이상으로 증가하는 경우, 종래 LNA의 이미터 단자와 베이스 단자 사이의 전압은 최대 정격 전압(AMR)을 초과하게 되고, 입력신호가 증가할수록 지속적으로 증가하는 결과를 나타내었다.
이에 반하여, 본 발명의 개선된 LNA(100)는 입력신호의 파워가 증가하더라도 이미터 단자(110-1)와 베이스 단자(110-2) 사이의 전압이 최대 정격 전압(AMR) 이내로 유지되는 결과를 나타내었다.
다음으로, 도 7은 입력신호에 따른 제3단자(110-3)와 제1단자(110-1) 사이의 전압에 대한 시뮬레이션 결과를 나타낸다.
도 7에 표현된 시뮬레이션 또한, 입력신호의 단위를 [dBm]으로 설정하여 진행되었으며, 컬렉터 단자(110-3)와 이미터 단자(110-1) 사이의 전압을 피크 값으로 설정하여 진행되었다. 도 7에 표현된 바와 같이, 입력신호의 파워가 6.5[dBm]에 다다를 때까지 종래 LNA와 본 발명의 LNA(100)에서 컬렉터 단자(110-3)와 이미터 단자(110-1) 사이의 전압이 모두 최대 정격 전압(AMR)이하 레벨에서 지속적으로 증가하였다.
입력신호의 파워가 약 6.5[dBm]이 되는 지점을 기준으로 양 LNA의 컬렉터 단자와 이미터 단자 간 전압 사이에 차이가 발생하게 되는데, 종래 LNA의 경우 양 단자 사이의 전압이 최대 정격 전압인 7.35[V]를 초과하게 되는 반면, 본 발명의 LNA의 경우 양 단자 사이의 전압이 7.35[V] 이내로 유지된다.
또한, 입력신호의 파워를 더욱 높여 인가하더라도, 본 발명의 LNA는 양 단자 사이의 전압이 최대 정격 전압 이내로 유지되는 결과를 나타내었다.
도 6 및 도 7에 표현된 시뮬레이션 결과를 통하여, 높은 파워를 가지는 입력신호가 인가되는 경우에도 본 발명의 LNA(100)는 이미터 단자(110-1)와 베이스 단자(110-2) 사이의 전압 및 컬렉터 단자(110-3)와 이미터 단자(110-1) 사이의 전압을 최대 정격 전압 이하로 유지시킬 수 있음을 알 수 있다.
도 8 및 도 9는 다이오드 이외에 다른 회로 소자로 구성되는 제2조절부(180)를 이용하여 트랜지스터(110)에 인가되는 전압을 조절하는 본 발명에 의한 LNA(100)의 일 예를 도시한 도면이다.
이하에서는 도 8 및 도 9를 참조하여 제2조절부(180)를 이용하여 트랜지스터(110)의 제3단자(110-3)와 제1단자(110-1) 사이에 인가되는 전압을 조절하는 본 발명의 기술적 특징에 대해 상세히 설명하도록 한다.
본 발명의 제2조절부(180)는 도 8에 표현된 바와 같이 입력라인(10)과 구동전원라인(30) 사이에 연결되며, 입력라인을(10) 통하여 입력되는 신호(입력신호)의 레벨에 따라 차등적인 레벨의 전압을 구동전원라인(30)으로 인가한다.
도 8은 기능을 중심으로 본 발명의 제2조절부(180)를 표현한 것이므로 도 8에는 외부 구동전원(도 9의 VDD)이 제2조절부(180)로 인가되는 구조가 표현되어 있지 않으나, 제2조절부(180)는 인가되는 구동전원(도 9의 VDD)을 입력신호의 레벨에 따라 차등적인 레벨의 전압으로 변환하고, 변환된 전압을 구동전원라인(30)으로 인가한다.
여기서, 제2조절부(180)가 구동전원라인(30)으로 인가하는 차등적인 레벨의 전압은 제3단자(110-3)와 제1단자(110-1) 사이의 전압을 제2기준전압 이하로 조절하는 즉, 이 두 단자(110-3 및 110-1) 사이의 전압이 제2기준전압 이하가 되도록 조절하는 전압에 해당한다.
이와 같이, 본 발명의 제2조절부(180)가 입력신호의 레벨(파워)를 기준으로 구동전원을 차등적인 레벨의 전압으로 변환하고, 이를 구동전원라인(30)을 통하여 인가하면, 상대적으로 낮은 레벨의 RF신호가 인가되는 경우와 상대적으로 높은 레벨의 RF신호가 인가되는 경우 모두에 대해 LNA 또는 트랜지스터에 인가되는 전원을 유기적으로 조절할 수 있게 된다.
본 발명의 제2조절부(180)는 전술된 바와 같이 외부로부터 인가되는 구동전원 자체를 조절하여 트랜지스터(110)의 제3단자(110-3)와 제1단자(110-1) 사이의 전압을 목적하는 크기(제2기준전압)로 조절 또는 제한하는 점에서, 전술된 실시예(다이오드를 이용한 전압 조절)와 차이점을 가진다.
실시형태에 따라, 본 발명의 제2조절부(180)는 도 8에 표현된 바와 같이 신호생성기(183) 및 레귤레이터(185)를 포함하여 구성될 수 있다. 트랜지스터(110)는 앞서 언급된 바와 같이 BJT(113) 또는 FET(115)로 구성될 수 있으며, 바이어스부(120), 임피던스매칭부(130) 및 블로킹커패시터(140) 또한, 전술된 바와 동일한 기능을 수행하므로, 이하에서는 제2조절부(180)의 구성 및 기능을 중심으로 본 발명의 LNA(100)에 대하여 설명한다.
제3단자(110-3)와 제1단자(110-1) 사이의 전압이 제2기준전압 이하가 되도록 조절하는 기능을 구현할 수 있다면, 본 발명의 제2조절부(180)는 다양한 회로 소자 또는 구성을 통하여 구현될 수 있다.
다만, 구동전압 조절 기능을 상대적으로 높은 입력신호가 인가되는 경우에 선택적으로 구현함으로써 구동의 효율성을 확보하기 위하여, 본 발명의 제2조절부(180)는 입력신호가 일정 레벨 이상의 파워를 가지는 지 여부를 판단하는 구성(신호생성기) 및 입력신호가 일정 레벨 이상의 파워를 가지는 것으로 판단되는 경우 상대적으로 낮은 레벨의 전압을 구동전원라인(30)에 인가하는 구성(레귤레이터)을 포함하여 구현되는 것이 바람직하다.
먼저, 본 발명의 신호생성기(183)는 LNA(100)의 입력라인(10)에 연결되며, 입력신호로부터 기 설정된 검출레벨 이상의 신호가 검출되면 enable신호를 출력한다.
여기서 기 설정된 검출레벨은 제한하고자 하는 전압 레벨 또는, 최대 정격 전압 레벨 이상의 전압을 트랜지스터(110) 단자 사이에서 발생시킬 수 있는 입력신호의 크기를 의미하며, 이 검출레벨은 사용자 또는 설계자의 의도, 트랜지스터(110)의 최대 정격 전압 등의 요인에 따라 가변적으로 설정될 수 있다.
또한, 신호생성기(183)에서 출력되는 enable신호는 입력신호로부터 검출레벨 이상의 신호가 검출되었음을 표상하는 신호 또는 표시에 해당하므로, 이러한 의미를 내포할 수 있다면 enable신호는 다양한 데이터 구조로 이루어질 수 있다.
예를 들어, 본 발명의 신호생성기(183)는 입력신호로부터 검출레벨 이상의 신호가 검출되면 '1'을 enable신호로 출력할 수 있으며, 입력신호로부터 검출레벨 이상의 신호가 검출되지 않으면 '0'을 disable신호로 출력하거나 신호 자체를 출력하지 않도록 구성될 수 있다.
한편, 입력신호는 특정 주파수를 가지는 교류 신호로서 자체의 레벨 또는 크기가 빈번하게 변화하므로, 입력신호의 레벨과 검출레벨을 정확하게 비교하기 위하여 빈번하게 교번하는 입력신호로부터 일정 시간 동안 유지되거나 지속되는 입력신호 레벨을 검출하는 방법이 요구된다.
이를 위하여, 본 발명의 신호생성기(183)는 도 9에 도시된 바와 같이 입력라인(10)에 연결되며 입력신호의 신호레벨을 검출하는 신호검출기(Power Detector)(183-1) 및 신호레벨과 검출레벨을 비교하고 그 결과, 검출레벨 이상의 신호레벨이 검출되는 경우 enable신호를 출력하는 비교기(Comparator)(183-3)를 포함하여 구성되는 것이 바람직하다.
본 발명의 신호검출기(183-1)는 교류 파형을 가지는 입력신호로부터 검출레벨과의 원활한 비교가 가능한 레벨을 검출하는 구성에 해당하므로, 이와 같은 기능을 수행할 수 있다면 포락선검출기(Envelope Detector), 피크검출기(Peak Detector) 등 다양한 소자로 구현될 수 있으며, 본 발명의 비교기(183-3) 또한, 슈미트트리거(Schmitt Trigger) 등과 같은 다양한 소자로 구현될 수 있다.
본 발명의 레귤레이터(185)는 도 8 및 도 9에 도시된 바와 같이 자체의 입력단이 신호생성기(183)에 연결되며, 자체의 출력단이 구동전원라인(30)에 연결되고, 신호생성기(183)에서 enable신호가 출력되는지 여부를 기준으로 구동전원을 차등적인 레벨의 전압으로 변환하여 구동전원라인(30)으로 인가한다.
enable신호의 출력 여부를 기준으로 차등적인 레벨의 전압을 출력할 수 있다면, 본 발명의 레귤레이터(185)는 다양한 종류의 레귤레이터(185)로 구현될 수 있으나, 낮은 입출력 전위차(도 9 기준 VDD와 Vreg 사이의 전위차)에서 동작함으로써 에너지 손실을 감소시키고 발열을 억제할 수 있는 LDO(Low Drop Output) 레귤레이터로 구현되는 것이 바람직하다.
본 발명의 레귤레이터(185)가 LDO 레귤레이터로 구현되는 경우, 이 LDO 레귤레이터(185)는 다양한 방법 또는 자체 구성을 통하여 차등적인 레벨의 전압을 인가할 수 있다.
이러한 다양한 방법들 중에서 LDO 레귤레이터의 출력단을 구성하는 저항(도 9의 R1 및 R2) 중 어느 하나와 병렬 연결된 스위치의 스위칭 동작을 제어함으로써 차등적인 레벨의 전압을 인가하는 방법에 대하여 도 9를 기준으로 설명하면 다음과 같다.
먼저, 검출레벨 이상의 신호가 검출되지 않았음을 의미하는 별도의 신호('0') 또는 disable신호가 출력되거나 enable신호가 출력되지 않는 경우, 본 발명의 레귤레이터(185)는 스위치(SW)를 개방(Off)하여 트랜지스터(Tr)의 소스 단자(110-1)에 인가된 전압 모두가 LNA(100) 구동전원라인(30)으로 인가되도록 한다.
이와 달리, enable신호가 출력되는 경우, 본 발명의 레귤레이터(185)는 스위치(SW)를 단락(On)시켜 소스 단자(110-1)에 인가된 전압 중 R1에 인가된 전압만이 LNA(100)의 구동전원라인(30)으로 인가되도록 한다.
스위치가 개방된 상태에서 구동전원라인(30)에 인가되는 전압은 차등적인 레벨의 전압 중 높은 레벨의 전압에 해당하며, 스위치가 단락된 상태에서 구동전원라인(30)에 인가되는 전압은 차등적인 레벨의 전압 중 낮은 레벨의 전압에 해당하므로, 스위치(SW)의 스위칭 동작을 통하여 차등적인 레벨의 전압이 구동전원라인(30)에 인가되게 된다.
또한, 본 발명은 제2조절부(180)를 이용하여 구동전원 자체를 가변적으로 조절함으로써 트랜지스터(110)의 제3단자(110-3)와 제1단자(110-1) 사이의 전압이 제2기준전압 이하가 되도록 제한하는 것을 기술적 특징으로 하므로, 본 발명의 레귤레이터(185)가 구동전원라인(30)으로 인가하는 차등적인 레벨의 전압은 제3단자(110-3)와 제1단자(110-1) 사이의 전압이 제2기준전압 이하가 되도록 하는 전압에 해당한다.
실시형태에 따라, 도면에는 표현되어 있지 않으나, 제2조절부(180)를 포함하여 구성되는 본 발명의 LNA(100)는 전술된 제1다이오드(150) 또는 제3다이오드(170)를 더 포함하여 구성될 수 있으며, 이와 같이 구성되는 경우 제1단자(110-1)(이미터 단자 또는 소스 단자)와 제2단자(110-2)(베이스 단자 또는 게이트 단자) 사이의 전압을 일정 레벨 이하로 조절하거나 최대 정격 전압 이하로 조절할 수 있다.
이와 같이, 본 발명이 다이오드 이외의 소자로 이루어지는 제2조절부(180)를 더 포함하도록 구성되면, LNA(100)에 인가되는 구동전원 자체를 변화 또는 제한할 수 있어 더욱 낮은 레벨의 전압이 제3단자(110-3)와 제1단자(110-1) 사이에 인가되도록 조절할 수 있다.
따라서 본 발명은 High Speed Transistor 등과 같이 더욱 낮은 레벨의 최대 정격 전압을 요구하는 트랜지스터(110)의 높은 요구 스펙을 충족시킬 수 있어 더욱 확장적인 적용 가능성을 확보할 수 있게 된다.
도 10은 도 8 및 도 9에 표현된 제2조절부(180)의 동작에 대한 시뮬레이션 결과이다. 이하에서는 도 10을 참조하여 다이오드 이외의 소자로 이루어지는 제2조절부(180)의 기능에 대하여 상세히 설명하도록 한다.
도 10에 표현된 시뮬레이션은 신호생성기(183)와 레귤레이터(185)를 포함하여 구성되는 제2조절부(180)를 기준으로 수행되었으며, 포락선검출기로 구현된 신호검출기(183-1)와 슈미트트리거로 구현된 비교기 및 LDO 레귤레이터로 구현된 레귤레이터(185)를 기준으로 하여 수행되었다.
또한, 전압은 피크 값을 기준으로 하여 측정되었으며, 슈미터트리거(183-3)가 enable신호를 출력하는 기준레벨(검출레벨, LTh)은 포락선검출기(183-1)에서 출력된 전압이 증가하는 구간에서는 0.65[V], 감소하는 구간에서는 0.55[V]로 설정하여 시뮬레이션을 진행하였다.
먼저, 도 10 (A)는 입력라인(10)을 통하여 신호생성기(183)에 입력되는 입력신호(LNA_IN)를 나타낸다. 도 10 (A)에 표현된 바와 같이 t1 ~ t2 구간과 t3 ~ t4 구간에서의 입력신호는 t2 ~ t3 구간에서의 입력신호에 비해 상대적으로 낮은 레벨 또는 크기를 가진다.
도 10 (B)는 포락선검출기를 이용하여(183-1) 시간 구간에 따라 서로 다른 레벨이 혼용된 입력신호로부터 포락선을 검출한 결과를 나타낸다. 도 10 (B)에 표현된 바와 같이, t1 ~ t2 구간과 t3 ~ t4 구간에서의 입력신호는 0.5[V] 레벨의 포락선으로 검출되며, t2 ~ t3 구간에서의 입력신호는 1.8[V] 레벨의 포락선으로 검출되었고, 나머지 시간 구간에서의 입력신호는 0[V] 레벨로 나타난다.
LTh는 enable신호의 출력 여부를 결정하는 검출레벨을 의미하므로, t2 ~ t3 구간에서의 입력신호만이 검출레벨 이상의 크기를 가지는 신호에 해당하게 된다.
도 10 (C)는 슈미트트리거(183-3)를 통하여 출력되는 enable신호를 나타낸다. 전술된 바와 같이, t2 ~ t3 구간에서의 입력신호만이 검출레벨 이상의 레벨을 가지는 신호에 해당하므로 슈미트트리거(183-3)는 t2 이 후로 증가하는 입력신호가 0.65[V]에 도달하는 지점에서 enable신호의 출력을 시작하고, t3 이 후로 감소하는 입력신호가 0.55[V]에 도달하는 지점에서 enable신호의 출력을 종료하게 된다.
도면에는 출력되는 enable신호가 1.8[V]의 전압 레벨을 가지는 것으로 표현되었으나, enable신호의 전압 레벨 또는 데이터 형태는 가변적으로 설정될 수 있다.
도 10 (D)는 LDO 레귤레이터(185)를 통하여 구동전원라인(30)으로 인가되는 차등적인 레벨의 전압을 나타낸다. 도 10 (C)에 표현된 바와 같이, t2 ~ t3 구간에서 enable신호가 출력되므로, 나머지 시간 구간에서는 출력단 저항(도 9의 R1 및 R2)에 인가되는 전체 전압인 1.3[V]가 LNA(100)의 구동전원라인(30)에 인가되게 된다. 이와 달리, enable신호가 출력되는 t2 ~ t3 구간에서는 상대적으로 낮은 레벨의 전압인 0.2[V]의 전압이 구동전원라인(30)으로 인가되게 된다.
도 11은 도 8 및 도 9에 표현된 LNA(100)를 기준으로 한 BJT(113) 단자에 인가되는 전압에 대한 시뮬레이션 결과이다. 이하에서는 도 11을 참조하여 제2조절부(180)를 이용함으로써 LNA(100)의 최대 정격 성능이 개선되는 본 발명의 효과에 대하여 설명하도록 한다.
도 11의 가로축은 입력신호의 파워를 나타내며, 세로축은 트랜지스터(110) 즉, BJT(113)의 제3단자(110-3)(컬렉터 단자)와 제1단자(110-1)(이미터 단자) 사이의 전압을 나타낸다. 입력신호의 단위는 [dBm]으로 설정하여 시뮬레이션을 실행하였으며, 컬렉터 단자(110-3)와 이미터 단자(110-1) 사이의 전압은 피크 값으로 설정하여 시뮬레이션을 실행하였다.
도 11에 표현된 바와 같이, 종래 LNA는 높은 입력 파워를 방지하거나 제한하는 별도의 장치 또는 소자를 포함하고 있지 않으므로, 입력 파워가 증가함에 따라 컬렉터 단자와 이미터 단자 사이의 전압이 최대 정격 전압(AMR)인 2.3[V]를 초과하는 구간이 발생하게 된다.
이와 달리, 본 발명의 LNA(100)(개선된 LNA)는 구동전원(VDD) 자체를 제한하거나 조절하는 제2조절부(180)를 포함하여 구성되므로, 입력 파워가 지속적으로 증가하더라도 컬렉터 단자(110-3)와 이미터 단자(110-1) 사이의 전압이 최대 정격 전압(AMR) 미만 또는 이하로 유지되게 된다.
이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 본 발명에 의한 LNA
110 : 트랜지스터 113 : BJT
115 : FET 110-1 : 제1단자
110-2 : 제2단자 110-3 : 제3단자
120 : 바이어스부 130 : 임피던스매칭부
133 : 입력임피던스매칭부 135 : 출력임피던스매칭부
140 : 블로킹커패시터 150 : 제1다이오드
160 : 제2다이오드 170 : 제3다이오드
180 : 제2조절부 183 : 신호생성기
183-1 : 신호검출기 183-3 : 비교기
185 : 레귤레이터

Claims (12)

  1. LNA(Low Noise Amplifier)로서,
    상기 LNA의 입력라인을 통하여 외부로부터 입력되는 입력신호를 증폭시켜 출력하는 하나 이상의 트랜지스터(Transistor);
    상기 입력라인에 연결되며, 상기 트랜지스터의 구동포인트를 설정하는 바이어스부;
    상기 LNA의 임피던스를 매칭시키는 임피던스매칭부;
    상기 입력라인에 연결되며, 상기 입력신호의 DC 성분을 차단하는 블로킹커패시터;
    상기 트랜지스터의 세 개 단자 중 제1단자와 제2단자 사이에 연결되며, 상기 제1단자와 상기 제2단자 사이의 전압을 제1기준전압 이하로 조절하는 제1다이오드; 및
    상기 LNA의 구동전원라인과 상기 입력라인 사이에 연결되며, 상기 LNA의 구동전원을 상기 입력신호의 레벨에 따라 차등적인 레벨의 전압으로 변환하여 상기 구동전원라인으로 인가하는 제2조절부를 포함하고,
    상기 차등적인 레벨의 전압은,
    상기 트랜지스터의 제3단자와 상기 제1단자 사이의 전압을 제2기준전압 이하로 조절하는 전압인 것을 특징으로 하는 최대 정격 성능이 개선된 LNA.
  2. 제1항에 있어서, 상기 트랜지스터는,
    FET(Field Effect Transistor)로 이루어지며,
    상기 제1기준전압은 상기 FET의 제1단자와 제2단자 사이의 최대 정격 전압이고,
    상기 제1다이오드는 백투백(back to back) 구조로 연결된 두 개의 다이오드를 포함하여 구성되는 것을 특징으로 하는 최대 정격 성능이 개선된 LNA.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 제2조절부는,
    상기 입력라인에 연결되며, 기 설정된 검출레벨 이상의 신호가 상기 입력신호로부터 검출되면 enable신호를 출력하는 신호생성기; 및
    입력단이 상기 신호생성기에 연결되고, 출력단이 상기 구동전원라인에 연결되며, 상기 enable신호의 출력 여부를 기준으로 상기 구동전원을 상기 차등적인 레벨의 전압으로 변환하여 상기 구동전원라인으로 인가하는 레귤레이터를 포함하는 것을 특징으로 하는 최대 정격 성능이 개선된 LNA.
  7. 제6항에 있어서, 상기 신호생성기는,
    상기 입력라인에 연결되며, 상기 입력신호로부터 신호레벨을 검출하는 신호검출기(Power Detector); 및
    상기 신호검출기와 상기 레귤레이터 사이에 연결되며, 상기 신호레벨과 상기 검출레벨을 비교하여 상기 검출레벨 이상의 신호레벨이 검출되면 상기 enable신호를 출력하는 비교기(Comparator)를 포함하고,
    상기 레귤레이터는,
    상기 enable신호가 출력되는 경우 상기 차등적인 레벨의 전압 중 낮은 레벨의 전압으로 변환하고, 상기 enable신호가 출력되지 않는 경우 상기 차등적인 레벨의 전압 중 높은 레벨의 전압으로 변환하는 것을 특징으로 하는 최대 정격 성능이 개선된 LNA.
  8. 제6항에 있어서, 상기 레귤레이터는,
    LDO(Low Drop Output) 레귤레이터인 것을 특징으로 하는 최대 정격 성능이 개선된 LNA.
  9. 제1항에 있어서,
    상기 입력라인에 연결되며, 상기 입력신호의 전압을 제3기준전압 이하로 조절하는 제3다이오드를 더 포함하는 것을 특징으로 하는 최대 정격 성능이 개선된 LNA.
  10. 제9항에 있어서, 상기 제3다이오드는,
    상호 백투백(back to back) 구조로 연결된 두 개의 다이오드를 포함하여 구성되는 것을 특징으로 하는 최대 정격 성능이 개선된 LNA.
  11. 제1항에 있어서, 상기 트랜지스터는,
    상기 입력라인과 연결되는 입력트랜지스터 및 상기 LNA의 구동전원라인과 연결되는 출력트랜지스터를 포함하되, 상호 Cascode 구조로 연결된 복수 개의 트랜지스터로 구성되며,
    상기 제1다이오드는 상기 입력트랜지스터의 제1단자와 제2단자 사이에 연결되는 것을 특징으로 하는 최대 정격 성능이 개선된 LNA.
  12. 제1항에 있어서, 상기 트랜지스터는,
    상기 입력라인과 연결되는 입력트랜지스터 및 상기 LNA의 구동전원라인과 연결되는 출력트랜지스터를 포함하되, 상호 Cascode 구조로 연결된 복수 개의 트랜지스터로 구성되며,
    상기 제2조절부는 상기 출력트랜지스터의 제3단자와 제1단자 사이의 전압을 상기 제2기준전압 이하로 조절하는 것을 특징으로 하는 최대 정격 성능이 개선된 LNA.
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