JP2002246934A - テレビジョンチューナの静電破壊防止回路 - Google Patents
テレビジョンチューナの静電破壊防止回路Info
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Abstract
(57)【要約】
【課題】 静電気などによって破壊しやすい広帯域増幅
器を、使用する部品点数を増やすことなく破壊しにくく
する。 【解決手段】 アンテナに接続される入力端１と、入力
端１に入力された全てのテレビジョン信号を増幅する低
雑音の広帯域増幅器４と、入力端１と広帯域増幅器４と
の間に設けられた静電放電素子３及びテレビジョン信号
の最低周波数以上を通過するハイパスフィルタ２とを備
え、ハイパスフィルタ２は、入力端１と広帯域増幅４と
の間に直列に介挿された容量素子２ｂと、容量素子２ｂ
の入力端１側の一端をグランドにシャントする第一のイ
ンダクタンス素子２ａと、容量素子２ｂの他端をグラン
ドにシャントする第二のインダクタンス素子２ｃとを少
なくとも有するπ型フィルタで構成し、入力端１と容量
素子２ｂとの間の信号線路を静電放電素子３によってグ
ランドに接続した。
器を、使用する部品点数を増やすことなく破壊しにくく
する。 【解決手段】 アンテナに接続される入力端１と、入力
端１に入力された全てのテレビジョン信号を増幅する低
雑音の広帯域増幅器４と、入力端１と広帯域増幅器４と
の間に設けられた静電放電素子３及びテレビジョン信号
の最低周波数以上を通過するハイパスフィルタ２とを備
え、ハイパスフィルタ２は、入力端１と広帯域増幅４と
の間に直列に介挿された容量素子２ｂと、容量素子２ｂ
の入力端１側の一端をグランドにシャントする第一のイ
ンダクタンス素子２ａと、容量素子２ｂの他端をグラン
ドにシャントする第二のインダクタンス素子２ｃとを少
なくとも有するπ型フィルタで構成し、入力端１と容量
素子２ｂとの間の信号線路を静電放電素子３によってグ
ランドに接続した。
Description
【０００１】
【発明の属する技術分野】本発明は、入力される全ての
テレビジョン信号を増幅するための広帯域増幅器を静電
破壊から保護するようにしたテレビジョンチューナの静
電破壊防止回路に関する。
テレビジョン信号を増幅するための広帯域増幅器を静電
破壊から保護するようにしたテレビジョンチューナの静
電破壊防止回路に関する。
【０００２】
【従来の技術】最近は、画質の向上のために全ての入力
されたテレビジョン信号を低雑音の広帯域増幅器によっ
て増幅してから選局するように構成したテレビジョンチ
ューナが実用化されているが、広帯域増幅器には雑音特
性に優れたＧａAｓ ＦＥＴ（ガリウム砒素電界効果ト
ランジスタ）が使用される。しかしながら、ＧａAｓＦ
ＥＴは人体に帯電した静電気などによって破壊しやす
く、そのために静電放電素子（ｅｌｅｃｔｏｓｔａｔｉ
ｃ ｄｉｓｃｈａｒｇｅｒ 略してＥＳＤ）を用いて静
電破壊を防止している。
されたテレビジョン信号を低雑音の広帯域増幅器によっ
て増幅してから選局するように構成したテレビジョンチ
ューナが実用化されているが、広帯域増幅器には雑音特
性に優れたＧａAｓ ＦＥＴ（ガリウム砒素電界効果ト
ランジスタ）が使用される。しかしながら、ＧａAｓＦ
ＥＴは人体に帯電した静電気などによって破壊しやす
く、そのために静電放電素子（ｅｌｅｃｔｏｓｔａｔｉ
ｃ ｄｉｓｃｈａｒｇｅｒ 略してＥＳＤ）を用いて静
電破壊を防止している。
【０００３】図５はこのようなテレビジョンチューナの
静電破壊防止回路の従来の構成を示し、入力端３１は図
示しないアンテナに接続され、テレビジョン信号を受信
する。入力端３１にはπ型のハイパスフィルタ３２が接
続される。ハイパスフィルタ３２のカットオフ周波数は
入力されるテレビジョン信号の最低周波数以下に設定さ
れる。ハイパスフィルタの次段には静電放電素子３３が
設けられる。静電放電素子３３は入力された静電気をグ
ランドに放電するように信号の伝送路とグランドとの間
に接続される。
静電破壊防止回路の従来の構成を示し、入力端３１は図
示しないアンテナに接続され、テレビジョン信号を受信
する。入力端３１にはπ型のハイパスフィルタ３２が接
続される。ハイパスフィルタ３２のカットオフ周波数は
入力されるテレビジョン信号の最低周波数以下に設定さ
れる。ハイパスフィルタの次段には静電放電素子３３が
設けられる。静電放電素子３３は入力された静電気をグ
ランドに放電するように信号の伝送路とグランドとの間
に接続される。
【０００４】また、静電放電素子３３の次段には直流カ
ットコンデンサ３４を介して広帯域増幅器３５が結合さ
れる。直流カットコンデンサ３４は高周波的に低インピ
ーダンスとなる容量値（通常は２２００ｐＦ（ピコファ
ラッド）程度）に選ばれる。広帯域増幅３５にはＧａＡ
ｓ ＦＥＴ（ガリウム砒素電界効果トランジスタ、以下
ＦＥＴと略す）３５ａが用いられ、そのドレインＤには
チョークインダクタ３５ｂを介して電源電圧Ｂが供給さ
れ、ゲートＧには抵抗３５ｃ、３５ｄによってバイアス
電圧が与えられ、ソース端子Ｓは高周波的に接地され
る。
ットコンデンサ３４を介して広帯域増幅器３５が結合さ
れる。直流カットコンデンサ３４は高周波的に低インピ
ーダンスとなる容量値（通常は２２００ｐＦ（ピコファ
ラッド）程度）に選ばれる。広帯域増幅３５にはＧａＡ
ｓ ＦＥＴ（ガリウム砒素電界効果トランジスタ、以下
ＦＥＴと略す）３５ａが用いられ、そのドレインＤには
チョークインダクタ３５ｂを介して電源電圧Ｂが供給さ
れ、ゲートＧには抵抗３５ｃ、３５ｄによってバイアス
電圧が与えられ、ソース端子Ｓは高周波的に接地され
る。
【０００５】ＦＥＴ３５ａのドレインはその後段に設け
られた既知のテレビジョンチューナの入力同調回路（図
示せず）に結合される。
られた既知のテレビジョンチューナの入力同調回路（図
示せず）に結合される。
【０００６】以上の構成において、入力された全てのテ
レビジョン信号は広帯域増幅器３５によって増幅され、
入力同調回路に入力される。また、人体等に帯電した静
電気や、誘導雷等の衝撃波が入力端３１に印加された場
合は、静電放電素子によってグランドにバイパスされ、
ＦＥＴ３５ａが保護される。
レビジョン信号は広帯域増幅器３５によって増幅され、
入力同調回路に入力される。また、人体等に帯電した静
電気や、誘導雷等の衝撃波が入力端３１に印加された場
合は、静電放電素子によってグランドにバイパスされ、
ＦＥＴ３５ａが保護される。
【０００７】
【発明が解決しようとする課題】しかし、静電放電素子
３３によって衝撃波を完全にグランドにバイパスするこ
とは困難であり、静電放電素子３３の両端には放電電圧
以下の残留電圧が現れる。そして、残留電圧は直流カッ
トコンデンサ３４とバイアス電圧用の抵抗３５ｃ、３５
ｄとによって分圧されてＦＥＴ３５ａのゲートＧに印加
される。
３３によって衝撃波を完全にグランドにバイパスするこ
とは困難であり、静電放電素子３３の両端には放電電圧
以下の残留電圧が現れる。そして、残留電圧は直流カッ
トコンデンサ３４とバイアス電圧用の抵抗３５ｃ、３５
ｄとによって分圧されてＦＥＴ３５ａのゲートＧに印加
される。
【０００８】ここで、静電放電素子３３の両端の残留電
圧をＥ、直流カットコンデンサ３４のリアクタンスの値
をＺ４、抵抗３５ｃ、３５ｄの並列抵抗の値をＲとする
と、ゲートＧに印加される電圧はＥ×Ｒ／（Ｚ４＋Ｒ）
となり、その等価回路は図６に示すようになる。直流カ
ットコンデンサ３４のリアクタンスの値Ｚ４は周波数に
依存するが、衝撃波の代表的な周波数成分を１００ＫＨ
ｚとすると、およそ７００Ω（オーム）となる。また、
並列抵抗の値Ｒは通常数ｋΩ程度（例えば５ｋΩ）であ
るのでＦＥＴ３５ａのゲートにはほとんど電圧Ｅが印加
され、これによってＦＥＴ３５ａが破壊される危険があ
る。
圧をＥ、直流カットコンデンサ３４のリアクタンスの値
をＺ４、抵抗３５ｃ、３５ｄの並列抵抗の値をＲとする
と、ゲートＧに印加される電圧はＥ×Ｒ／（Ｚ４＋Ｒ）
となり、その等価回路は図６に示すようになる。直流カ
ットコンデンサ３４のリアクタンスの値Ｚ４は周波数に
依存するが、衝撃波の代表的な周波数成分を１００ＫＨ
ｚとすると、およそ７００Ω（オーム）となる。また、
並列抵抗の値Ｒは通常数ｋΩ程度（例えば５ｋΩ）であ
るのでＦＥＴ３５ａのゲートにはほとんど電圧Ｅが印加
され、これによってＦＥＴ３５ａが破壊される危険があ
る。
【０００９】そこで、本発明の目的は、静電気などによ
って破壊しやすい広帯域増幅器を、使用する部品点数を
増やすことなく破壊しにくくすることである。
って破壊しやすい広帯域増幅器を、使用する部品点数を
増やすことなく破壊しにくくすることである。
【００１０】
【課題を解決するための手段】上記の課題を解決するた
め、アンテナに接続される入力端と、前記入力端に入力
された全てのテレビジョン信号を増幅する低雑音の広帯
域増幅器と、前記入力端と前記広帯域増幅器との間に設
けられた静電放電素子及び前記テレビジョン信号の最低
周波数以上を通過するハイパスフィルタとを備え、前記
ハイパスフィルタは、前記入力端と前記広帯域増幅との
間に直列に介挿された容量素子と、前記容量素子の前記
入力端側の一端をグランドにシャントする第一のインダ
クタンス素子と、前記容量素子の他端をグランドにシャ
ントする第二のインダクタンス素子とを少なくとも有す
るπ型フィルタで構成し、前記入力端と前記容量素子と
の間の信号線路を前記静電放電素子によってグランドに
接続した。
め、アンテナに接続される入力端と、前記入力端に入力
された全てのテレビジョン信号を増幅する低雑音の広帯
域増幅器と、前記入力端と前記広帯域増幅器との間に設
けられた静電放電素子及び前記テレビジョン信号の最低
周波数以上を通過するハイパスフィルタとを備え、前記
ハイパスフィルタは、前記入力端と前記広帯域増幅との
間に直列に介挿された容量素子と、前記容量素子の前記
入力端側の一端をグランドにシャントする第一のインダ
クタンス素子と、前記容量素子の他端をグランドにシャ
ントする第二のインダクタンス素子とを少なくとも有す
るπ型フィルタで構成し、前記入力端と前記容量素子と
の間の信号線路を前記静電放電素子によってグランドに
接続した。
【００１１】また、アンテナに接続される入力端と、前
記入力端に入力された全てのテレビジョン信号を増幅す
る低雑音の広帯域増幅器と、前記入力端と前記広帯域増
幅器との間に設けられた静電放電素子及び前記テレビジ
ョン信号の最低周波数以上を通過するハイパスフィルタ
とを備え、前記ハイパスフィルタは、前記入力端と前記
広帯域増幅との間に直列に介挿された容量素子と、前記
容量素子の前記入力端側の一端をグランドにシャントす
る第一のインダクタンス素子と、前記容量素子の他端を
グランドにシャントする第二のインダクタンス素子とを
少なくとも有するπ型フィルタで構成し、前記容量素子
を互いに直列に接続された第一の容量素子と第二の容量
素子とから構成し、前記第一の容量素子と第二の容量素
子との接続点を前記静電放電素子によってグランドに接
続した
記入力端に入力された全てのテレビジョン信号を増幅す
る低雑音の広帯域増幅器と、前記入力端と前記広帯域増
幅器との間に設けられた静電放電素子及び前記テレビジ
ョン信号の最低周波数以上を通過するハイパスフィルタ
とを備え、前記ハイパスフィルタは、前記入力端と前記
広帯域増幅との間に直列に介挿された容量素子と、前記
容量素子の前記入力端側の一端をグランドにシャントす
る第一のインダクタンス素子と、前記容量素子の他端を
グランドにシャントする第二のインダクタンス素子とを
少なくとも有するπ型フィルタで構成し、前記容量素子
を互いに直列に接続された第一の容量素子と第二の容量
素子とから構成し、前記第一の容量素子と第二の容量素
子との接続点を前記静電放電素子によってグランドに接
続した
【００１２】また、前記第一の容量素子の容量値を前記
第二の容量素子の容量値よりも大きくし、前記第一の容
量素子を前記静電放電素子よりも前記入力端側に設け、
前記第二の容量素子を前記静電放電素子よりも前記広帯
域増幅器側に設けた。
第二の容量素子の容量値よりも大きくし、前記第一の容
量素子を前記静電放電素子よりも前記入力端側に設け、
前記第二の容量素子を前記静電放電素子よりも前記広帯
域増幅器側に設けた。
【００１３】また、前記第二のインダクタンス素子に第
三の容量素子を直列に介挿した。
三の容量素子を直列に介挿した。
【００１４】また、前記第二のインダクタンス素子と第
三の容量素子とからなる直列回路の共振周波数を市民バ
ンド用トランシーバーの送受信周波数とした。
三の容量素子とからなる直列回路の共振周波数を市民バ
ンド用トランシーバーの送受信周波数とした。
【００１５】また、前記静電放電素子を二つのダイオー
ドで構成し、前記二つのダイオードの互いのアノードと
カソードとを接続した。
ドで構成し、前記二つのダイオードの互いのアノードと
カソードとを接続した。
【００１６】
【発明の実施の形態】以下、図面に従って本発明のテレ
ビジョンチューナの静電破壊防止回路を説明する。図１
は第一の実施形態を示す回路図、図２はその等価回路
図、図３は第二の実施形態を示す回路図、図４はその等
価回路図である。
ビジョンチューナの静電破壊防止回路を説明する。図１
は第一の実施形態を示す回路図、図２はその等価回路
図、図３は第二の実施形態を示す回路図、図４はその等
価回路図である。
【００１７】図１において、入力端１には接続されたア
ンテナから全チャンネルのテレビジョン信号が入力され
る。入力端１にはπ型のハイパスフィルタ２が接続され
る。ハイパスフィルタ２は半区間の定Ｋ型フィルタと半
区間の誘導Ｍ型フィルタとが組み合わされて構成され
る。このハイパスフィルタ２のカットオフ周波数は入力
されるテレビジョン信号の最低周波数以下に設定され
る。そして、定Ｋ型フィルタを構成する第一のインダク
タンス素子２ａが入力端１とグランドとの間に接続され
る。また、定Ｋ型フィルタと誘導Ｍ型フィルタとに共用
される容量素子２ｂの一端が入力端１に接続され、その
他端とグランドとの間には誘導Ｍ型フィルタを構成する
第二のインダクタンス素子２ｃと第三の容量素子２ｄと
の直列回路が接続される。つまり、容量素子２ｂの両端
がそれぞれ第一のインダクタンス素子２ａ、第二のイン
ダクタンス素子２ｃ及び第三の容量素子２ｄによってグ
ランドにシャントされる構成となる。
ンテナから全チャンネルのテレビジョン信号が入力され
る。入力端１にはπ型のハイパスフィルタ２が接続され
る。ハイパスフィルタ２は半区間の定Ｋ型フィルタと半
区間の誘導Ｍ型フィルタとが組み合わされて構成され
る。このハイパスフィルタ２のカットオフ周波数は入力
されるテレビジョン信号の最低周波数以下に設定され
る。そして、定Ｋ型フィルタを構成する第一のインダク
タンス素子２ａが入力端１とグランドとの間に接続され
る。また、定Ｋ型フィルタと誘導Ｍ型フィルタとに共用
される容量素子２ｂの一端が入力端１に接続され、その
他端とグランドとの間には誘導Ｍ型フィルタを構成する
第二のインダクタンス素子２ｃと第三の容量素子２ｄと
の直列回路が接続される。つまり、容量素子２ｂの両端
がそれぞれ第一のインダクタンス素子２ａ、第二のイン
ダクタンス素子２ｃ及び第三の容量素子２ｄによってグ
ランドにシャントされる構成となる。
【００１８】第二のインダクタンス素子２ｃと第三の容
量素子２ｄとの直列回路の共振周波数は市民バンド用ト
ランシーバーの送受信周波数（２７ＭＨｚ帯）となるよ
うに設定される。
量素子２ｄとの直列回路の共振周波数は市民バンド用ト
ランシーバーの送受信周波数（２７ＭＨｚ帯）となるよ
うに設定される。
【００１９】以上のハイパスフィルタ２は前述したよう
なカットオフ周波数に設定されるが、仕向先の仕様によ
って各素子の常数が異なり、第一及び第二のインダクタ
ンス素子２ａ、２ｃのインダクタンス値は２００乃至４
００ｎＨ（ナノヘンリー）、容量素子２ｂ及び第三の容
量素子２ｄの容量値は数２５乃至３５ｐＦ（ピコファラ
ッド）となる。
なカットオフ周波数に設定されるが、仕向先の仕様によ
って各素子の常数が異なり、第一及び第二のインダクタ
ンス素子２ａ、２ｃのインダクタンス値は２００乃至４
００ｎＨ（ナノヘンリー）、容量素子２ｂ及び第三の容
量素子２ｄの容量値は数２５乃至３５ｐＦ（ピコファラ
ッド）となる。
【００２０】そして、第一のインダクタンス素子２ａと
容量素子２ｂとの間の信号線路が静電放電素子３の一端
に接続され、他端が接地される。静電容量素子３は入力
端１に印加される静電気や誘導雷などの衝撃波をグラン
ドにバイパスするためのものであり、二つのダイオード
３ａ、３ｂから構成され、互いのアノードとカソードと
が接続されている。
容量素子２ｂとの間の信号線路が静電放電素子３の一端
に接続され、他端が接地される。静電容量素子３は入力
端１に印加される静電気や誘導雷などの衝撃波をグラン
ドにバイパスするためのものであり、二つのダイオード
３ａ、３ｂから構成され、互いのアノードとカソードと
が接続されている。
【００２１】ハイパスフィルタ２の次段には広帯域増幅
器４が接続される。広帯域増幅４には増幅素子としてＧ
ａＡｓ ＦＥＴ（ガリウム砒素電界効果トランジスタ、
以下ＦＥＴと略す）４ａが用いられ、そのドレインＤに
はチョークインダクタ４ｂを介して電源電圧Ｂが供給さ
れ、ゲートＧには抵抗４ｃ、４ｄによってバイアス電圧
が与えられ、ソース端子Ｓは高周波的に接地される。Ｆ
ＥＴ４ａのドレインはその後段に設けられた既知のテレ
ビジョンチューナの入力同調回路（図示せず）に結合さ
れる。
器４が接続される。広帯域増幅４には増幅素子としてＧ
ａＡｓ ＦＥＴ（ガリウム砒素電界効果トランジスタ、
以下ＦＥＴと略す）４ａが用いられ、そのドレインＤに
はチョークインダクタ４ｂを介して電源電圧Ｂが供給さ
れ、ゲートＧには抵抗４ｃ、４ｄによってバイアス電圧
が与えられ、ソース端子Ｓは高周波的に接地される。Ｆ
ＥＴ４ａのドレインはその後段に設けられた既知のテレ
ビジョンチューナの入力同調回路（図示せず）に結合さ
れる。
【００２２】以上の構成において、入力端１に入力され
た全てのテレビジョン信号は広帯域増幅器４によって増
幅され、入力同調回路に入力される。また、人体等に帯
電した静電気や、誘導雷等の衝撃波が入力端１に印加さ
れた場合は、衝撃波を静電放電素子３によってグランド
にバイパスしてそのレベルを下げる。
た全てのテレビジョン信号は広帯域増幅器４によって増
幅され、入力同調回路に入力される。また、人体等に帯
電した静電気や、誘導雷等の衝撃波が入力端１に印加さ
れた場合は、衝撃波を静電放電素子３によってグランド
にバイパスしてそのレベルを下げる。
【００２３】ここで、静電放電素子３によって下げられ
た衝撃波の電圧をＥ、その周波数成分の代表的な値を１
００ＫＨｚ、容量素子２ｂのリアクタンスの値をＺ１、
第二のインダクタンス素子２ｃと第三の容量素子２ｄと
の直列回路のリアクタンスの値をＺ２、ＦＥＴ４ａのバ
イアス電圧を作る抵抗４ｃ、４ｄの並列抵抗の値をＲと
すると、この場合の等価回路は図２のように示され、Ｆ
ＥＴ４ａのゲートに印加される衝撃波の電圧はＥ×Ｒ×
Ｚ２／（Ｚ１×Ｒ＋Ｚ２×Ｒ＋Ｚ１×Ｚ２）となる。
そして、リアクタンスの値Ｚ１、Ｚ２はそれぞれ５３ｋ
Ω、２６ｋΩ程度となり、並列抵抗の値Ｒは数ｋΩ程度
（例えば５ｋΩ）であるので、ＦＥＴ４ａのゲートに印
加される衝撃波の電圧は電圧Ｅの１／１４程度と極めて
小さくなり、ＦＥＴ４ａは破壊しにくくなる。
た衝撃波の電圧をＥ、その周波数成分の代表的な値を１
００ＫＨｚ、容量素子２ｂのリアクタンスの値をＺ１、
第二のインダクタンス素子２ｃと第三の容量素子２ｄと
の直列回路のリアクタンスの値をＺ２、ＦＥＴ４ａのバ
イアス電圧を作る抵抗４ｃ、４ｄの並列抵抗の値をＲと
すると、この場合の等価回路は図２のように示され、Ｆ
ＥＴ４ａのゲートに印加される衝撃波の電圧はＥ×Ｒ×
Ｚ２／（Ｚ１×Ｒ＋Ｚ２×Ｒ＋Ｚ１×Ｚ２）となる。
そして、リアクタンスの値Ｚ１、Ｚ２はそれぞれ５３ｋ
Ω、２６ｋΩ程度となり、並列抵抗の値Ｒは数ｋΩ程度
（例えば５ｋΩ）であるので、ＦＥＴ４ａのゲートに印
加される衝撃波の電圧は電圧Ｅの１／１４程度と極めて
小さくなり、ＦＥＴ４ａは破壊しにくくなる。
【００２４】また、第二のインダクタンス素子２ｃに直
列に第三の容量素子２ｄを介挿してハイパスフィルタ２
の半区間を誘導Ｍ型フィルタとしているので、ＦＥＴ４
ａのゲートＧは第三の容量素子によってグランドから浮
き、従来使用していた直流カットコンデンサ３４（図５
参照）が削除出来る。更に、第二のインダクタンス素子
２ｃと直列に第三の容量素子２ｄとからなる直列回路の
共振周波数を市民バンド用トランシーバーの送受信周波
数（２７ＭＨｚ帯）に合わせているのでその送受信信号
による妨害も防げる。
列に第三の容量素子２ｄを介挿してハイパスフィルタ２
の半区間を誘導Ｍ型フィルタとしているので、ＦＥＴ４
ａのゲートＧは第三の容量素子によってグランドから浮
き、従来使用していた直流カットコンデンサ３４（図５
参照）が削除出来る。更に、第二のインダクタンス素子
２ｃと直列に第三の容量素子２ｄとからなる直列回路の
共振周波数を市民バンド用トランシーバーの送受信周波
数（２７ＭＨｚ帯）に合わせているのでその送受信信号
による妨害も防げる。
【００２５】図３に示す第二の実施形態は、図１に示す
容量素子２ｂを第一の容量素子２ｅと第二の容量素子２
ｆとの直列接続によって構成し、その接続点とグランド
との間に静電放電素子３を接続したものである。即ち、
第一の容量素子２ｅが静電放電素子３よりも入力端１側
に設けられ、第二の容量素子２ｆが静電放電素子３より
も広帯域増幅器４側に設けられる。そして、第一の容量
素子２ｅの容量値と第二の容量素子２ｆの容量値とは容
量素子２ｂの容量値よりも大きくなるが、これらを等し
いとして（６０ｐＦ）そのリアクタンスの値をＺ３とす
ればＺ３＝Ｚ１／２（＝２６ｋΩ）となり、等価回路は
図４に示したようになる。従って、ＦＥＴ４ａのゲート
に印加される衝撃波の電圧は電圧Ｅの１／７程度と極め
て低くなることが分かる。
容量素子２ｂを第一の容量素子２ｅと第二の容量素子２
ｆとの直列接続によって構成し、その接続点とグランド
との間に静電放電素子３を接続したものである。即ち、
第一の容量素子２ｅが静電放電素子３よりも入力端１側
に設けられ、第二の容量素子２ｆが静電放電素子３より
も広帯域増幅器４側に設けられる。そして、第一の容量
素子２ｅの容量値と第二の容量素子２ｆの容量値とは容
量素子２ｂの容量値よりも大きくなるが、これらを等し
いとして（６０ｐＦ）そのリアクタンスの値をＺ３とす
ればＺ３＝Ｚ１／２（＝２６ｋΩ）となり、等価回路は
図４に示したようになる。従って、ＦＥＴ４ａのゲート
に印加される衝撃波の電圧は電圧Ｅの１／７程度と極め
て低くなることが分かる。
【００２６】なお、第一の容量素子２ｅの容量値を大き
くし、第二の容量素子２ｆの容量値を小さくすれば、Ｆ
ＥＴ４ａのゲートに印加される衝撃波の電圧を更に低く
することが可能である。以上のように、第二の実施形態
の構成によってもＦＥＴ４ａは破壊しにくくなる。
くし、第二の容量素子２ｆの容量値を小さくすれば、Ｆ
ＥＴ４ａのゲートに印加される衝撃波の電圧を更に低く
することが可能である。以上のように、第二の実施形態
の構成によってもＦＥＴ４ａは破壊しにくくなる。
【００２７】
【発明の効果】以上のように、ハイパスフィルタは、入
力端と広帯域増幅との間に直列に介挿された容量素子
と、容量素子の入力端側の一端をグランドにシャントす
る第一のインダクタンス素子と、容量素子の他端をグラ
ンドにシャントする第二のインダクタンス素子とを少な
くとも有するπ型フィルタで構成し、入力端と容量素子
との間の信号線路を静電放電素子によってグランドに接
続したので、広帯域増幅器に印加される衝撃波の電圧は
極めて小さくなり、破壊しにくくなる。
力端と広帯域増幅との間に直列に介挿された容量素子
と、容量素子の入力端側の一端をグランドにシャントす
る第一のインダクタンス素子と、容量素子の他端をグラ
ンドにシャントする第二のインダクタンス素子とを少な
くとも有するπ型フィルタで構成し、入力端と容量素子
との間の信号線路を静電放電素子によってグランドに接
続したので、広帯域増幅器に印加される衝撃波の電圧は
極めて小さくなり、破壊しにくくなる。
【００２８】また、容量素子を互いに直列に接続された
第一の容量素子と第二の容量素子とから構成し、第一の
容量素子と第二の容量素子との接続点を静電放電素子に
よってグランドに接続したので、増幅器に印加される衝
撃波の電圧は極めて小さくなり、破壊しにくくなる。
第一の容量素子と第二の容量素子とから構成し、第一の
容量素子と第二の容量素子との接続点を静電放電素子に
よってグランドに接続したので、増幅器に印加される衝
撃波の電圧は極めて小さくなり、破壊しにくくなる。
【００２９】また、第一の容量素子の容量値を第二の容
量素子の容量値よりも大きくし、第一の容量素子を静電
放電素子よりも入力端側に設け、第二の容量素子を静電
放電素子よりも広帯域増幅器側に設けたので、広帯域増
幅器に印加される衝撃波の電圧を更に低くすることがで
きる。
量素子の容量値よりも大きくし、第一の容量素子を静電
放電素子よりも入力端側に設け、第二の容量素子を静電
放電素子よりも広帯域増幅器側に設けたので、広帯域増
幅器に印加される衝撃波の電圧を更に低くすることがで
きる。
【００３０】また、第二のインダクタンス素子に第三の
容量素子を直列に介挿したので、ハイパスフィルタと広
帯域増幅器とを結合する直流カットコンデンサが不要と
なる。
容量素子を直列に介挿したので、ハイパスフィルタと広
帯域増幅器とを結合する直流カットコンデンサが不要と
なる。
【００３１】また、第二のインダクタンス素子と第三の
容量素子とからなる直列回路の共振周波数を市民バンド
用トランシーバーの送受信周波数としたので、この送受
信信号による妨害を受けにくくすることが出来る。
容量素子とからなる直列回路の共振周波数を市民バンド
用トランシーバーの送受信周波数としたので、この送受
信信号による妨害を受けにくくすることが出来る。
【００３２】また、静電放電素子を二つのダイオードで
構成し、二つのダイオードの互いのアノードとカソード
とを接続したので、安価に構成出来る。
構成し、二つのダイオードの互いのアノードとカソード
とを接続したので、安価に構成出来る。
【図１】本発明のテレビジョンチューナの静電破壊防止
回路の第一の実施形態の構成を示す回路図である。
回路の第一の実施形態の構成を示す回路図である。
【図２】本発明のテレビジョンチューナの静電破壊防止
回路の第一の実施形態の等価回路図であ
回路の第一の実施形態の等価回路図であ
【図３】本発明のテレビジョンチューナの静電破壊防止
回路の第二の実施形態の構成を示す回路図である。
回路の第二の実施形態の構成を示す回路図である。
【図４】本発明のテレビジョンチューナの静電破壊防止
回路の第二の実施形態の等価回路図である。
回路の第二の実施形態の等価回路図である。
【図５】従来のテレビジョンチューナの静電破壊防止回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図６】従来のテレビジョンチューナの静電破壊防止回
路の等価回路図である
路の等価回路図である
１ 入力端 ２ ハイパスフィルタ ２ａ 第一のインダクタンス素子 ２ｂ 容量素子 ２ｃ 第二のインダクタンス素子 ２ｄ 第三の容量素子 ２ｅ 第一の容量素子 ２ｆ 第二の容量素子 ３ 静電放電素子 ３ａ、３ｂ ダイオード ４ 広帯域増幅器 ４ａ ＧａＡｓ ＦＥＴ（ガリウム砒素電界効果トラン
ジスタ）
ジスタ）
Claims (6)
- 【請求項１】 アンテナに接続される入力端と、前記入
力端に入力された全てのテレビジョン信号を増幅する低
雑音の広帯域増幅器と、前記入力端と前記広帯域増幅器
との間に設けられた静電放電素子及び前記テレビジョン
信号の最低周波数以上を通過するハイパスフィルタとを
備え、前記ハイパスフィルタは、前記入力端と前記広帯
域増幅との間に直列に介挿された容量素子と、前記容量
素子の前記入力端側の一端をグランドにシャントする第
一のインダクタンス素子と、前記容量素子の他端をグラ
ンドにシャントする第二のインダクタンス素子とを少な
くとも有するπ型フィルタで構成し、前記入力端と前記
容量素子との間の信号線路を前記静電放電素子によって
グランドに接続したことを特徴とするテレビジョンチュ
ーナの静電破壊防止回路。 - 【請求項２】 アンテナに接続される入力端と、前記入
力端に入力された全てのテレビジョン信号を増幅する低
雑音の広帯域増幅器と、前記入力端と前記広帯域増幅器
との間に設けられた静電放電素子及び前記テレビジョン
信号の最低周波数以上を通過するハイパスフィルタとを
備え、前記ハイパスフィルタは、前記入力端と前記広帯
域増幅との間に直列に介挿された容量素子と、前記容量
素子の前記入力端側の一端をグランドにシャントする第
一のインダクタンス素子と、前記容量素子の他端をグラ
ンドにシャントする第二のインダクタンス素子とを少な
くとも有するπ型フィルタで構成し、前記容量素子を互
いに直列に接続された第一の容量素子と第二の容量素子
とから構成し、前記第一の容量素子と第二の容量素子と
の接続点を前記静電放電素子によってグランドに接続し
たことを特徴とするテレビジョンチューナの静電破壊防
止回路。 - 【請求項３】 前記第一の容量素子の容量値を前記第二
の容量素子の容量値よりも大きくし、前記第一の容量素
子を前記静電放電素子よりも前記入力端側に設け、前記
第二の容量素子を前記静電放電素子よりも前記広帯域増
幅器側に設けたことを特徴とする請求項２に記載のテレ
ビジョンチューナの静電破壊防止回路。 - 【請求項４】 前記第二のインダクタンス素子に第三の
容量素子を直列に介挿したことを特徴とする請求項１乃
至３のいずれかに記載のテレビジョンチューナの静電破
壊防止回路。 - 【請求項５】 前記第二のインダクタンス素子と第三の
容量素子とからなる直列回路の共振周波数を市民バンド
用トランシーバーの送受信周波数としたことを特徴とす
る請求項４に記載のテレビジョンチューナの静電破壊防
止回路。 - 【請求項６】 前記静電放電素子を二つのダイオードで
構成し、前記二つのダイオードの互いのアノードとカソ
ードとを接続したことを特徴とする請求項１乃至５のい
ずれかに記載のテレビジョンチューナの静電破壊防止回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001035445A JP3836325B2 (ja) | 2001-02-13 | 2001-02-13 | テレビジョンチューナの静電破壊防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001035445A JP3836325B2 (ja) | 2001-02-13 | 2001-02-13 | テレビジョンチューナの静電破壊防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002246934A true JP2002246934A (ja) | 2002-08-30 |
| JP3836325B2 JP3836325B2 (ja) | 2006-10-25 |
Family
ID=18898882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001035445A Expired - Fee Related JP3836325B2 (ja) | 2001-02-13 | 2001-02-13 | テレビジョンチューナの静電破壊防止回路 |
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| Country | Link |
|---|---|
| JP (1) | JP3836325B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005057735A (ja) * | 2004-07-01 | 2005-03-03 | Matsushita Electric Ind Co Ltd | 整合装置と、これを用いた携帯受信装置 |
| JP2005057794A (ja) * | 2004-09-13 | 2005-03-03 | Matsushita Electric Ind Co Ltd | 整合装置とこれを用いた分波器とこれらを用いた携帯受信装置 |
| JP2009182793A (ja) * | 2008-01-31 | 2009-08-13 | Murata Mfg Co Ltd | アンテナ装置及び無線通信機 |
| JP2010520660A (ja) * | 2007-02-28 | 2010-06-10 | レアード テクノロジーズ アーベー | アンテナ装置及び該アンテナ装置を含む携帯無線通信装置 |
| KR101055116B1 (ko) | 2009-09-25 | 2011-08-09 | 엘지이노텍 주식회사 | Ｒｆ 신호처리회로 |
| JP2015213140A (ja) * | 2014-05-07 | 2015-11-26 | 日本アンテナ株式会社 | 入力保護回路 |
| KR102066008B1 (ko) * | 2018-07-16 | 2020-01-14 | 주식회사 다이얼로그 세미컨덕터 코리아 | 최대 정격 성능이 개선된 lna |
-
2001
- 2001-02-13 JP JP2001035445A patent/JP3836325B2/ja not_active Expired - Fee Related
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| CN110729971A (zh) * | 2018-07-16 | 2020-01-24 | 芯光飞株式会社 | 额定数值能得到最大性能改善的低噪声放大器 |
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| Publication number | Publication date |
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