JPH09283770A - 保護ダイオード付きデュアルゲート電界効果トランジスタ及びそのパターン構造 - Google Patents
保護ダイオード付きデュアルゲート電界効果トランジスタ及びそのパターン構造Info
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- JPH09283770A JPH09283770A JP8632296A JP8632296A JPH09283770A JP H09283770 A JPH09283770 A JP H09283770A JP 8632296 A JP8632296 A JP 8632296A JP 8632296 A JP8632296 A JP 8632296A JP H09283770 A JPH09283770 A JP H09283770A
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Abstract
(57)【要約】
【課題】 保護ダイオード付きデュアルゲートＦＥＴに
ついて、ドレイン側ゲートである第２のゲート電極とド
レインとの間を保護でき、レイアウト上の自由度を高
め、小型化も可能なＦＥＴとそのパターン構造を提供す
る。 【解決手段】 ソースＳ側の第１のゲート電極Ｇ１
と、ドレインＤ側の第２のゲート電極Ｇ２とを有し、第
１のゲート電極Ｇ１とソースＳとの間に第１の保護ダイ
オードｄ１が設けられ、第２のゲート電極Ｇ２とドレイ
ンＤとの間に第２の保護ダイオードｄ２が設けられてい
るＦＥＴ。ソースパターンと、これと隣り合う第１の
ゲート電極パターンと、ドレインパターンと、これと隣
り合う第２のゲート電極パターンとを有し、ソースパタ
ーンと第１のゲート電極パターンとの間に第１の保護ダ
イオードが設けられ、ドレインパターンと第２のゲート
電極パターンとの間に第２の保護ダイオードが設けられ
るＦＥＴのパターン構造。
ついて、ドレイン側ゲートである第２のゲート電極とド
レインとの間を保護でき、レイアウト上の自由度を高
め、小型化も可能なＦＥＴとそのパターン構造を提供す
る。 【解決手段】 ソースＳ側の第１のゲート電極Ｇ１
と、ドレインＤ側の第２のゲート電極Ｇ２とを有し、第
１のゲート電極Ｇ１とソースＳとの間に第１の保護ダイ
オードｄ１が設けられ、第２のゲート電極Ｇ２とドレイ
ンＤとの間に第２の保護ダイオードｄ２が設けられてい
るＦＥＴ。ソースパターンと、これと隣り合う第１の
ゲート電極パターンと、ドレインパターンと、これと隣
り合う第２のゲート電極パターンとを有し、ソースパタ
ーンと第１のゲート電極パターンとの間に第１の保護ダ
イオードが設けられ、ドレインパターンと第２のゲート
電極パターンとの間に第２の保護ダイオードが設けられ
るＦＥＴのパターン構造。
Description
【０００１】
【発明の属する技術分野】本発明は、保護ダイオード付
きデュアルゲート電界効果トランジスタに関し、また、
そのパターン構造に関するものである。
きデュアルゲート電界効果トランジスタに関し、また、
そのパターン構造に関するものである。
【０００２】
【従来の技術】デュアルゲート電界効果トランジスタ
は、図５に示すように、ソース側の第１のゲート電極Ｇ
１と、ドレイン側の第２のゲート電極Ｇ２とを有する電
界効果トランジスタである。（なお、以下の記述で、
「電界効果トランジスタ」をＦＥＴと称することもあ
る。）
は、図５に示すように、ソース側の第１のゲート電極Ｇ
１と、ドレイン側の第２のゲート電極Ｇ２とを有する電
界効果トランジスタである。（なお、以下の記述で、
「電界効果トランジスタ」をＦＥＴと称することもあ
る。）
【０００３】デュアルゲート電界効果トランジスタにお
いて、保護ダイオードを備えるものが知られている。従
来の保護ダイオード付きデュアルゲート電界効果トラン
ジスタは、図６に示すように、第１のゲート電極Ｇ１と
ソースＳとの間に第１の保護ダイオードｄ１′（ダイオ
ードｄ１１′，ｄ１２′からなる）が設けられ、第２の
ゲート電極Ｇ２とソースＳとの間に第２の保護ダイオー
ドｄ２′（ダイオードｄ２１′，ｄ２２′からなる）が
設けられる構成になっている。第１の保護ダイオードｄ
１′を構成するふたつのダイオードｄ１１′，ｄ１２′
は互いに逆方向のダイオードであり、いわゆるｂａｃｋ
−ｔｏ−ｂａｃｋで保護を施す構造になっている。いず
れの方向についても、保護するためである。第２の保護
ダイオードｄ２′を構成するふたつのダイオードｄ２
１′，ｄ２２′も互いに逆方向のダイオードでｂａｃｋ
−ｔｏ−ｂａｃｋで保護を施す構造になっている。
いて、保護ダイオードを備えるものが知られている。従
来の保護ダイオード付きデュアルゲート電界効果トラン
ジスタは、図６に示すように、第１のゲート電極Ｇ１と
ソースＳとの間に第１の保護ダイオードｄ１′（ダイオ
ードｄ１１′，ｄ１２′からなる）が設けられ、第２の
ゲート電極Ｇ２とソースＳとの間に第２の保護ダイオー
ドｄ２′（ダイオードｄ２１′，ｄ２２′からなる）が
設けられる構成になっている。第１の保護ダイオードｄ
１′を構成するふたつのダイオードｄ１１′，ｄ１２′
は互いに逆方向のダイオードであり、いわゆるｂａｃｋ
−ｔｏ−ｂａｃｋで保護を施す構造になっている。いず
れの方向についても、保護するためである。第２の保護
ダイオードｄ２′を構成するふたつのダイオードｄ２
１′，ｄ２２′も互いに逆方向のダイオードでｂａｃｋ
−ｔｏ−ｂａｃｋで保護を施す構造になっている。
【０００４】デュアルゲート電界効果トランジスタにお
いては、ゲートの静電破壊のほとんどは、ゲート電極と
それにより近いソース電極Ｓあるいはドレイン電極Ｄの
間で発生する。つまり、第１のゲート電極Ｇ１の場合
は、ソース電極Ｓとの間であり、第２のゲート電極Ｇ２
の場合は、ドレイン電極Ｄとの間である。
いては、ゲートの静電破壊のほとんどは、ゲート電極と
それにより近いソース電極Ｓあるいはドレイン電極Ｄの
間で発生する。つまり、第１のゲート電極Ｇ１の場合
は、ソース電極Ｓとの間であり、第２のゲート電極Ｇ２
の場合は、ドレイン電極Ｄとの間である。
【０００５】ところが現行の保護ダイオード付きデュア
ルゲート電界効果トランジスタでは、前記したように図
６に示すように、第１のゲート電極Ｇ１，第２のゲート
電極Ｇ２それぞれとソース電極Ｓの間に保護ダイオード
が施されているため、第２のゲート電極Ｇ２とドレイン
電極Ｄの間が無防備であり、この部分での破壊が発生し
やすい。
ルゲート電界効果トランジスタでは、前記したように図
６に示すように、第１のゲート電極Ｇ１，第２のゲート
電極Ｇ２それぞれとソース電極Ｓの間に保護ダイオード
が施されているため、第２のゲート電極Ｇ２とドレイン
電極Ｄの間が無防備であり、この部分での破壊が発生し
やすい。
【０００６】このように従来の技術では、第２のゲート
電極Ｇ２とソースＳとの間に第２の保護ダイオードｄ
２′（ダイオードｄ２１′，ｄ２２′からなる）を設け
るとともに、一般に、第１のゲート電極Ｇ１とソースＳ
との間の保護をも図るため、図の如く第１のゲート電極
Ｇ１とソースＳとの間に第１の保護ダイオードｄ１′
（ダイオードｄ１１′，ｄ１２′からなる）を設ける構
成としている。よって上記したように第２のゲート電極
Ｇ２とドレインＤとの間が無防備となってしまい、破壊
の問題が生じうることになる。
電極Ｇ２とソースＳとの間に第２の保護ダイオードｄ
２′（ダイオードｄ２１′，ｄ２２′からなる）を設け
るとともに、一般に、第１のゲート電極Ｇ１とソースＳ
との間の保護をも図るため、図の如く第１のゲート電極
Ｇ１とソースＳとの間に第１の保護ダイオードｄ１′
（ダイオードｄ１１′，ｄ１２′からなる）を設ける構
成としている。よって上記したように第２のゲート電極
Ｇ２とドレインＤとの間が無防備となってしまい、破壊
の問題が生じうることになる。
【０００７】この従来技術の問題点について、図６の構
造について、実際に第１のゲート電極Ｇ１をＩＧ１ＳＳ
モードにした場合（図７）、及び第２のゲート電極Ｇ２
をＩＧ２ＳＳモードにした場合（図８）で、破壊強度測
定を行うと、保護ダイオード効果の弱いＩＧ２ＳＳモー
ド（図８）の方が壊れやすい。たとえば、一般的なデュ
アルゲートＧａＡｓ ＭＥＳ ＦＥＴの場合では、静電
破壊強度は、ＩＧ１ＳＳモード（図７）で約２００Ｖ、
ＩＧ２ＳＳモード（図８）で約１００Ｖである。
造について、実際に第１のゲート電極Ｇ１をＩＧ１ＳＳ
モードにした場合（図７）、及び第２のゲート電極Ｇ２
をＩＧ２ＳＳモードにした場合（図８）で、破壊強度測
定を行うと、保護ダイオード効果の弱いＩＧ２ＳＳモー
ド（図８）の方が壊れやすい。たとえば、一般的なデュ
アルゲートＧａＡｓ ＭＥＳ ＦＥＴの場合では、静電
破壊強度は、ＩＧ１ＳＳモード（図７）で約２００Ｖ、
ＩＧ２ＳＳモード（図８）で約１００Ｖである。
【０００８】本発明者は先に、ドレインＤ側の第２のゲ
ート電極Ｇ２とソースＳとの間にのみ保護ダイオードを
設ける技術を提案した（特開平４−３６４０７８号）
が、これは感度低下防止のための構成であって、上記問
題点に着目したものではない。また、第２のゲート電極
とアースとの間にダイオードが接続されてなる構造の提
案もある（特開昭６１−１１６４０９号）が、これも第
２のゲート電極Ｇ２とドレインＤとの間の保護がなされ
ないという問題を解決するものではない。さらに、特開
平５−１５２５８３号には、特に導電性領域を設けて、
第２のゲート電極とこの導電性領域との電位差を、第２
のゲート電極とチャネル動作領域との電位差より大きく
した技術が提案されているが、保護ダイオードの構成は
特徴がなく、かつ導電性領域を設けてもパターンの余裕
や自由度が上がるわけではなく、却って、パターン上の
制約は大きくなるものと思われる。
ート電極Ｇ２とソースＳとの間にのみ保護ダイオードを
設ける技術を提案した（特開平４−３６４０７８号）
が、これは感度低下防止のための構成であって、上記問
題点に着目したものではない。また、第２のゲート電極
とアースとの間にダイオードが接続されてなる構造の提
案もある（特開昭６１−１１６４０９号）が、これも第
２のゲート電極Ｇ２とドレインＤとの間の保護がなされ
ないという問題を解決するものではない。さらに、特開
平５−１５２５８３号には、特に導電性領域を設けて、
第２のゲート電極とこの導電性領域との電位差を、第２
のゲート電極とチャネル動作領域との電位差より大きく
した技術が提案されているが、保護ダイオードの構成は
特徴がなく、かつ導電性領域を設けてもパターンの余裕
や自由度が上がるわけではなく、却って、パターン上の
制約は大きくなるものと思われる。
【０００９】
【発明が解決しようとする課題】上述したように、従来
の保護ダイオード付きデュアルゲート電界効果トランジ
スタにあっては、第２のゲート電極Ｇ２とドレインＤと
の間の保護がなされず、この部分における破壊等のおそ
れが大きいという問題点を有している。また、従来技術
は、ドレインＤ側の第２のゲート電極Ｇ２を保護する第
２の保護ダイオードｄ２′は、第２のゲート電極Ｇ２と
ソースＳとの間に設けられる構成なので、レイアウト上
の自由度、及び小型化の面で不利であった。
の保護ダイオード付きデュアルゲート電界効果トランジ
スタにあっては、第２のゲート電極Ｇ２とドレインＤと
の間の保護がなされず、この部分における破壊等のおそ
れが大きいという問題点を有している。また、従来技術
は、ドレインＤ側の第２のゲート電極Ｇ２を保護する第
２の保護ダイオードｄ２′は、第２のゲート電極Ｇ２と
ソースＳとの間に設けられる構成なので、レイアウト上
の自由度、及び小型化の面で不利であった。
【００１０】本発明は、上記従来技術の問題点を解決
し、保護ダイオード付きデュアルゲート電界効果トラン
ジスタについて、ドレイン側ゲートである第２のゲート
電極とドレインとの間を保護することができ、かつレイ
アウト上の自由度を高め、小型化を図ることができる構
成のトランジスタ、及びそのパターン構造を提供するこ
とを目的とする。
し、保護ダイオード付きデュアルゲート電界効果トラン
ジスタについて、ドレイン側ゲートである第２のゲート
電極とドレインとの間を保護することができ、かつレイ
アウト上の自由度を高め、小型化を図ることができる構
成のトランジスタ、及びそのパターン構造を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明の保護ダイオード
付きデュアルゲート電界効果トランジスタは、上述した
目的を達成するため、ソース側の第１のゲート電極と、
ドレイン側の第２のゲート電極とを有し、かつそれぞれ
のゲートに保護ダイオードを備える電界効果トランジス
タにおいて、第１のゲート電極とソースとの間に第１の
保護ダイオードが設けられるとともに、第２のゲート電
極とドレインとの間に第２の保護ダイオードが設けられ
る構成としたものである。
付きデュアルゲート電界効果トランジスタは、上述した
目的を達成するため、ソース側の第１のゲート電極と、
ドレイン側の第２のゲート電極とを有し、かつそれぞれ
のゲートに保護ダイオードを備える電界効果トランジス
タにおいて、第１のゲート電極とソースとの間に第１の
保護ダイオードが設けられるとともに、第２のゲート電
極とドレインとの間に第２の保護ダイオードが設けられ
る構成としたものである。
【００１２】この発明によれば、第２のゲート電極とド
レインとの間に第２の保護ダイオードが設けられたの
で、第２のゲート電極とドレインとの間を保護すること
ができ、第２ゲート静電強度を上げることができる。よ
って、この部分の破壊等による問題を解決できる。か
つ、ドレイン側ゲートである第２のゲート電極とドレイ
ンとの間に保護ダイオードを設けるようにしたため、レ
イアウト上の自由度を高め、小型化を図ることが可能に
なった。
レインとの間に第２の保護ダイオードが設けられたの
で、第２のゲート電極とドレインとの間を保護すること
ができ、第２ゲート静電強度を上げることができる。よ
って、この部分の破壊等による問題を解決できる。か
つ、ドレイン側ゲートである第２のゲート電極とドレイ
ンとの間に保護ダイオードを設けるようにしたため、レ
イアウト上の自由度を高め、小型化を図ることが可能に
なった。
【００１３】本発明に係る、保護ダイオード付きデュア
ルゲート電界効果トランジスタのパターン構造は、上述
した目的を達成するため、ソースを構成するパターン
と、これと隣り合う第１のゲート電極を構成するパター
ンと、ドレインを構成するパターンと、これと隣り合う
第２のゲート電極を構成するパターンとを有し、ソース
を構成するパターンと、第１のゲート電極を構成するパ
ターンとの間に第１の保護ダイオードが設けられ、ドレ
インを構成するパターンと、第２のゲート電極を構成す
るパターンとの間に第２の保護ダイオードが設けられる
パターン構造となっていることを特徴とするものであ
る。
ルゲート電界効果トランジスタのパターン構造は、上述
した目的を達成するため、ソースを構成するパターン
と、これと隣り合う第１のゲート電極を構成するパター
ンと、ドレインを構成するパターンと、これと隣り合う
第２のゲート電極を構成するパターンとを有し、ソース
を構成するパターンと、第１のゲート電極を構成するパ
ターンとの間に第１の保護ダイオードが設けられ、ドレ
インを構成するパターンと、第２のゲート電極を構成す
るパターンとの間に第２の保護ダイオードが設けられる
パターン構造となっていることを特徴とするものであ
る。
【００１４】この発明によれば、チップのパターンレイ
アウトにおいて、ソースの腕（接続用のリード）を第２
のゲート電極部近くまで配する必要がなく、レイアウト
の自由度が大きく、チップの小型化が可能となって、非
常に有利である。
アウトにおいて、ソースの腕（接続用のリード）を第２
のゲート電極部近くまで配する必要がなく、レイアウト
の自由度が大きく、チップの小型化が可能となって、非
常に有利である。
【００１５】
【発明の実施の形態】以下本発明の好ましい実施の形態
について説明するとともに、図面を参照して具体的な実
施の形態例を説明する。但し当然のことではあるが、本
発明は図示実施の形態例により限定を受けるものではな
い。
について説明するとともに、図面を参照して具体的な実
施の形態例を説明する。但し当然のことではあるが、本
発明は図示実施の形態例により限定を受けるものではな
い。
【００１６】本発明のデュアルゲート電界効果トランジ
スタは、第１のゲート電極とソースとの間に第１の保護
ダイオードが設けられるとともに、第２のゲート電極と
ドレインとの間に第２の保護ダイオードが設けられる構
成であるが、この場合に、第１の保護ダイオードは、互
いに方向が逆方向のふたつのダイオードから構成されて
おり、第２の保護ダイオードは、同様に互いに方向が逆
方向のふたつのダイオードから構成されているものとす
ることができる。
スタは、第１のゲート電極とソースとの間に第１の保護
ダイオードが設けられるとともに、第２のゲート電極と
ドレインとの間に第２の保護ダイオードが設けられる構
成であるが、この場合に、第１の保護ダイオードは、互
いに方向が逆方向のふたつのダイオードから構成されて
おり、第２の保護ダイオードは、同様に互いに方向が逆
方向のふたつのダイオードから構成されているものとす
ることができる。
【００１７】この構成によれば、第１のゲート電極と第
２のゲート電極とを同等に保護することができる。
２のゲート電極とを同等に保護することができる。
【００１８】あるいは、第１の保護ダイオードは、互い
に方向が逆方向のふたつのダイオードから構成されてお
り、第２の保護ダイオードは、互いに方向が同方向の２
個以上のダイオードとそれとは方向が逆方向の１個のダ
イオードの直列接続から構成されているものとすること
ができる。
に方向が逆方向のふたつのダイオードから構成されてお
り、第２の保護ダイオードは、互いに方向が同方向の２
個以上のダイオードとそれとは方向が逆方向の１個のダ
イオードの直列接続から構成されているものとすること
ができる。
【００１９】この構成によれば、第２のゲート電極（後
記する図３の符号Ｇ２）の電位をドレイン電極（同Ｄ）
の電位に対して負の方向に十分振ることができ、第２の
ゲート電極（同Ｇ２）によるトランジスタのチャネルの
ピンチオフへの悪影響もない。以下本発明の好ましい具
体的な実施の形態例を、図面を参照して説明する。
記する図３の符号Ｇ２）の電位をドレイン電極（同Ｄ）
の電位に対して負の方向に十分振ることができ、第２の
ゲート電極（同Ｇ２）によるトランジスタのチャネルの
ピンチオフへの悪影響もない。以下本発明の好ましい具
体的な実施の形態例を、図面を参照して説明する。
【００２０】実施の形態例１ 本例は、ＧａＡｓ ＭＥＳ ＦＥＴ等として具体化でき
る保護ダイオード付きデュアルゲート電界効果トランジ
スタに、本発明を適用したものである。図１を参照し
て、本例を説明する。
る保護ダイオード付きデュアルゲート電界効果トランジ
スタに、本発明を適用したものである。図１を参照し
て、本例を説明する。
【００２１】本例の保護ダイオード付きデュアルゲート
電界効果トランジスタは、ソースＳ側の第１のゲート電
極Ｇ１と、ドレインＤ側の第２のゲート電極Ｇ２とを有
し、かつ保護ダイオードを備える構造において、図１に
示すように第１のゲート電極Ｇ１とソースＳとの間に第
１の保護ダイオードｄ１（ダイオードｄ１１，ｄ１２か
らなる）が設けられるとともに、第２のゲート電極Ｇ２
とドレインＤとの間に第２の保護ダイオードｄ２（ダイ
オードｄ２１，ｄ２２，ｄ２３からなる）が設けられて
いる構造になっている。
電界効果トランジスタは、ソースＳ側の第１のゲート電
極Ｇ１と、ドレインＤ側の第２のゲート電極Ｇ２とを有
し、かつ保護ダイオードを備える構造において、図１に
示すように第１のゲート電極Ｇ１とソースＳとの間に第
１の保護ダイオードｄ１（ダイオードｄ１１，ｄ１２か
らなる）が設けられるとともに、第２のゲート電極Ｇ２
とドレインＤとの間に第２の保護ダイオードｄ２（ダイ
オードｄ２１，ｄ２２，ｄ２３からなる）が設けられて
いる構造になっている。
【００２２】すなわち本例の構造においては、図１に示
すように、第１のゲート電極Ｇ１と第２のゲート電極Ｇ
２のそれぞれの保護ダイオードｄ１，ｄ２を、それぞ
れ、より近い電極である、ソースＳ、ドレインＤ間に施
したものであり、つまり第１のゲート電極Ｇ１の保護ダ
イオードｄ１を、第１のゲート電極Ｇ１とソースＳとの
間に施し、第２のゲート電極Ｇ２の保護ダイオードｄ２
を、第２のゲート電極Ｇ２とドレインＤとの間に施した
ものである。
すように、第１のゲート電極Ｇ１と第２のゲート電極Ｇ
２のそれぞれの保護ダイオードｄ１，ｄ２を、それぞ
れ、より近い電極である、ソースＳ、ドレインＤ間に施
したものであり、つまり第１のゲート電極Ｇ１の保護ダ
イオードｄ１を、第１のゲート電極Ｇ１とソースＳとの
間に施し、第２のゲート電極Ｇ２の保護ダイオードｄ２
を、第２のゲート電極Ｇ２とドレインＤとの間に施した
ものである。
【００２３】本例の構造にしたことによって、第２のゲ
ート電極Ｇ２とドレイン電極Ｄとの関係は、第１のゲー
ト電極Ｇ１とソース電極Ｓとの関係と同じになり、第２
のゲート電極Ｇ２の破壊強度を第１のゲート電極Ｇ１の
破壊強度レベルまで向上させることができる。
ート電極Ｇ２とドレイン電極Ｄとの関係は、第１のゲー
ト電極Ｇ１とソース電極Ｓとの関係と同じになり、第２
のゲート電極Ｇ２の破壊強度を第１のゲート電極Ｇ１の
破壊強度レベルまで向上させることができる。
【００２４】また、本例の構造にしたことによって、チ
ップのパターンレイアウト上でも有利となり、チップの
小型化が可能となる。
ップのパターンレイアウト上でも有利となり、チップの
小型化が可能となる。
【００２５】すなわち従来技術では、保護ダイオード
を、第１のゲート電極Ｇ１とソースＳとの間、及び第２
のゲート電極Ｇ２とソースＳとの間に設けるので、ソー
スＳのパターンからゲート電極Ｇ１とゲート電極Ｇ２の
各パターン近くにリードを延ばす必要があり、具体的に
は図２（ｂ）に示すように、図の下部にあるソースＳか
ら、図の上部にある第１のゲート電極Ｇ１と第２のゲー
ト電極Ｇ２付近上部にリードＡを延ばして、このリード
Ａとゲート電極Ｇ１，Ｇ２との間の図に斜線を施して示
した部分に保護ダイオードｄ１′，ｄ２′を設ける構造
としていた。第２のゲート電極Ｇ２とソースＳとの間に
保護ダイオードｄ２′を設けるためには、第２のゲート
電極Ｇ２近くまでソースＳとの接続用リードＡを引き回
さざるを得ないからである。
を、第１のゲート電極Ｇ１とソースＳとの間、及び第２
のゲート電極Ｇ２とソースＳとの間に設けるので、ソー
スＳのパターンからゲート電極Ｇ１とゲート電極Ｇ２の
各パターン近くにリードを延ばす必要があり、具体的に
は図２（ｂ）に示すように、図の下部にあるソースＳか
ら、図の上部にある第１のゲート電極Ｇ１と第２のゲー
ト電極Ｇ２付近上部にリードＡを延ばして、このリード
Ａとゲート電極Ｇ１，Ｇ２との間の図に斜線を施して示
した部分に保護ダイオードｄ１′，ｄ２′を設ける構造
としていた。第２のゲート電極Ｇ２とソースＳとの間に
保護ダイオードｄ２′を設けるためには、第２のゲート
電極Ｇ２近くまでソースＳとの接続用リードＡを引き回
さざるを得ないからである。
【００２６】これに対し、本例では、第１のゲート電極
Ｇ１の保護ダイオードｄ１を、第１のゲート電極Ｇ１と
これに近いソースＳとの間に施し、第２のゲート電極Ｇ
２の保護ダイオードｄ２を、第２のゲート電極Ｇ２とこ
れに近いドレインＤとの間に施すので、図２（ａ）に示
すように、保護ダイオードｄ１を第１のゲート電極Ｇ１
とこれに隣接するソースＳとの間の斜線を施した位置で
形成し、保護ダイオードｄ２を第２のゲート電極Ｇ２と
これに隣接するドレインＤとの間の斜線を施した位置で
形成できる。この結果、図２（ａ）に符号Ｌで示した図
の上部の破線の位置より上の部分が不要になる。
Ｇ１の保護ダイオードｄ１を、第１のゲート電極Ｇ１と
これに近いソースＳとの間に施し、第２のゲート電極Ｇ
２の保護ダイオードｄ２を、第２のゲート電極Ｇ２とこ
れに近いドレインＤとの間に施すので、図２（ａ）に示
すように、保護ダイオードｄ１を第１のゲート電極Ｇ１
とこれに隣接するソースＳとの間の斜線を施した位置で
形成し、保護ダイオードｄ２を第２のゲート電極Ｇ２と
これに隣接するドレインＤとの間の斜線を施した位置で
形成できる。この結果、図２（ａ）に符号Ｌで示した図
の上部の破線の位置より上の部分が不要になる。
【００２７】したがって、従来よりパターンの引き回し
が不要な分、チップのパターンレイアウトに余裕がで
き、自由度が上がって、パターンレイアウ上で有利であ
り、かつ、チップの小型化が可能となる。
が不要な分、チップのパターンレイアウトに余裕がで
き、自由度が上がって、パターンレイアウ上で有利であ
り、かつ、チップの小型化が可能となる。
【００２８】本例では、第１のゲート電極Ｇ１を保護す
る第１の保護ダイオードｄ１は、互いに方向が逆方向の
ふたつのダイオードｄ１１，ｄ１２から構成し、いわゆ
るｂａｃｋ−ｔｏ−ｂａｃｋで保護を施す構造としてい
る。第２のゲート電極Ｇ２を保護する第２の保護ダイオ
ードｄ２は、ドレイン電極Ｄからみて順方向に１個ｄ２
１、逆方向に２個ｄ２２，２３（あるいは３個以上）の
ダイオードの直列接続から構成する。
る第１の保護ダイオードｄ１は、互いに方向が逆方向の
ふたつのダイオードｄ１１，ｄ１２から構成し、いわゆ
るｂａｃｋ−ｔｏ−ｂａｃｋで保護を施す構造としてい
る。第２のゲート電極Ｇ２を保護する第２の保護ダイオ
ードｄ２は、ドレイン電極Ｄからみて順方向に１個ｄ２
１、逆方向に２個ｄ２２，２３（あるいは３個以上）の
ダイオードの直列接続から構成する。
【００２９】すなわち本例では、第２のゲート電極Ｇ２
を保護する第２の保護ダイオードｄ２は、ドレイン電極
Ｄからみて順方向に１個ｄ２１、逆方向に２個ｄ２２，
２３（あるいは３個以上）のダイオードの直列接続から
構成するが、この構成は、トランジスタにおける第２の
ゲート電極Ｇ２のピンチオフ電圧が深い場合に有利であ
る。この構成の場合は、発明の形態例Ｉとして図３に示
すように、第１のゲート電極Ｇ１を保護する第１の保護
ダイオードｄ１を互いに方向が逆方向のふたつのダイオ
ードｄ１１，ｄ１２から構成し、ここはいわゆるｂａｃ
ｋ−ｔｏ−ｂａｃｋで双方向の保護を施す構造とし、第
２のゲート電極Ｇ２を保護する第２の保護ダイオードｄ
２は、ドレイン電極Ｄからみて順方向に１個ｄ２１、逆
方向に２個ｄ２２，２３（あるいは３個以上）のダイオ
ードの直列接続という形態をとる。なお図３の形態例Ｉ
をとる場合、第１の保護ダイオードｄ１を構成するダイ
オードｄ１１，ｄ１２をｂａｃｋ−ｔｏ−ｂａｃｋとす
る構造は任意であり、図３の（ａ）のように互いに向か
い合う方向で逆方向をとるのでも、図３の（ｂ）のよう
に互いに背き合う方向で逆方向をとるのでもよい。ま
た、第２の保護ダイオードｄ２の構成を、ドレイン電極
Ｄからみて順方向に１個ｄ２１、逆方向に２個ｄ２２，
２３（あるいは３個以上）のダイオードの直列接続とい
う形態にする構造も任意であり、図３の（ｃ）のように
ドレイン電極Ｄからみて順方向ｄ２１、逆方向ｄ２２，
２３のようにする（図１も同じ）のでも、図３の（ｄ）
のように逆方向ｄ２２，２３、順方向ｄ２１の配置にす
るのでも、図３の（ｅ）のように逆方向ｄ２２、順方向
ｄ２１、逆方向ｄ２３の順番にするのでもよく、その
他、ドレイン電極Ｄからみて順方向に１個、逆方向に２
個以上の構成であれば、任意の配置構造をとることが可
能である。
を保護する第２の保護ダイオードｄ２は、ドレイン電極
Ｄからみて順方向に１個ｄ２１、逆方向に２個ｄ２２，
２３（あるいは３個以上）のダイオードの直列接続から
構成するが、この構成は、トランジスタにおける第２の
ゲート電極Ｇ２のピンチオフ電圧が深い場合に有利であ
る。この構成の場合は、発明の形態例Ｉとして図３に示
すように、第１のゲート電極Ｇ１を保護する第１の保護
ダイオードｄ１を互いに方向が逆方向のふたつのダイオ
ードｄ１１，ｄ１２から構成し、ここはいわゆるｂａｃ
ｋ−ｔｏ−ｂａｃｋで双方向の保護を施す構造とし、第
２のゲート電極Ｇ２を保護する第２の保護ダイオードｄ
２は、ドレイン電極Ｄからみて順方向に１個ｄ２１、逆
方向に２個ｄ２２，２３（あるいは３個以上）のダイオ
ードの直列接続という形態をとる。なお図３の形態例Ｉ
をとる場合、第１の保護ダイオードｄ１を構成するダイ
オードｄ１１，ｄ１２をｂａｃｋ−ｔｏ−ｂａｃｋとす
る構造は任意であり、図３の（ａ）のように互いに向か
い合う方向で逆方向をとるのでも、図３の（ｂ）のよう
に互いに背き合う方向で逆方向をとるのでもよい。ま
た、第２の保護ダイオードｄ２の構成を、ドレイン電極
Ｄからみて順方向に１個ｄ２１、逆方向に２個ｄ２２，
２３（あるいは３個以上）のダイオードの直列接続とい
う形態にする構造も任意であり、図３の（ｃ）のように
ドレイン電極Ｄからみて順方向ｄ２１、逆方向ｄ２２，
２３のようにする（図１も同じ）のでも、図３の（ｄ）
のように逆方向ｄ２２，２３、順方向ｄ２１の配置にす
るのでも、図３の（ｅ）のように逆方向ｄ２２、順方向
ｄ２１、逆方向ｄ２３の順番にするのでもよく、その
他、ドレイン電極Ｄからみて順方向に１個、逆方向に２
個以上の構成であれば、任意の配置構造をとることが可
能である。
【００３０】実施の形態例２ 本例は、実施の形態例１と同様な保護ダイオード付きデ
ュアルゲート電界効果トランジスタに、本発明を適用し
たものである。図４に本例の構成を示す。図４に示した
構成は、図３の発明の形態例Ｉに対し、発明の形態例Ｉ
Ｉとして示すものである。この例では、第１のゲート電
極Ｇ１を保護する第１の保護ダイオードｄ１は、互いに
方向が逆方向のふたつのダイオードｄ１１，ｄ１２から
構成し、いわゆるｂａｃｋ−ｔｏ−ｂａｃｋで保護を施
す構造とし、第２のゲート電極Ｇ２を保護する第２の保
護ダイオードｄ２は、やはり互いに方向が逆方向のふた
つのダイオードｄ２１，ｄ２２から構成し、いわゆるｂ
ａｃｋ−ｔｏ−ｂａｃｋで保護を施す構造としたもので
ある。双方のｂａｃｋ−ｔｏ−ｂａｃｋとする構造は任
意であり、図４の（ａ）のように互いに向かい合う方向
で逆方向をとるのでも、図４の（ｂ）のように互いに背
き合う方向で逆方向をとるのでもよい。
ュアルゲート電界効果トランジスタに、本発明を適用し
たものである。図４に本例の構成を示す。図４に示した
構成は、図３の発明の形態例Ｉに対し、発明の形態例Ｉ
Ｉとして示すものである。この例では、第１のゲート電
極Ｇ１を保護する第１の保護ダイオードｄ１は、互いに
方向が逆方向のふたつのダイオードｄ１１，ｄ１２から
構成し、いわゆるｂａｃｋ−ｔｏ−ｂａｃｋで保護を施
す構造とし、第２のゲート電極Ｇ２を保護する第２の保
護ダイオードｄ２は、やはり互いに方向が逆方向のふた
つのダイオードｄ２１，ｄ２２から構成し、いわゆるｂ
ａｃｋ−ｔｏ−ｂａｃｋで保護を施す構造としたもので
ある。双方のｂａｃｋ−ｔｏ−ｂａｃｋとする構造は任
意であり、図４の（ａ）のように互いに向かい合う方向
で逆方向をとるのでも、図４の（ｂ）のように互いに背
き合う方向で逆方向をとるのでもよい。
【００３１】すなわち本例の保護ダイオード付きデュア
ルゲート電界効果トランジスタは、ソースＳ側の第１の
ゲート電極Ｇ１と、ドレインＤ側の第２のゲート電極Ｇ
２とを有し、かつ保護ダイオードを備える構造におい
て、図４に示すように第１のゲート電極Ｇ１とソースＳ
との間に第１の保護ダイオードｄ１（ダイオードｄ１
１，ｄ１２からなる）が設けられるとともに、第２のゲ
ート電極Ｇ２とドレインＤとの間に第２の保護ダイオー
ドｄ２（ダイオードｄ２１，ｄ２２からなる）が設けら
れている。
ルゲート電界効果トランジスタは、ソースＳ側の第１の
ゲート電極Ｇ１と、ドレインＤ側の第２のゲート電極Ｇ
２とを有し、かつ保護ダイオードを備える構造におい
て、図４に示すように第１のゲート電極Ｇ１とソースＳ
との間に第１の保護ダイオードｄ１（ダイオードｄ１
１，ｄ１２からなる）が設けられるとともに、第２のゲ
ート電極Ｇ２とドレインＤとの間に第２の保護ダイオー
ドｄ２（ダイオードｄ２１，ｄ２２からなる）が設けら
れている。
【００３２】上記構成において本例では、第１のゲート
電極Ｇ１を保護する第１の保護ダイオードｄ１も、第２
のゲート電極Ｇ２を保護する第２の保護ダイオードｄ２
も、ともにいわゆるｂａｃｋ−ｔｏ−ｂａｃｋの構造を
とるものとしたのである。第１の保護ダイオードｄ１
は、互いに方向が逆方向のふたつのダイオードｄ１１，
ｄ１２から構成し、第２の保護ダイオードｄ２は、互い
に方向が逆方向のふたつのダイオードｄ２１，ｄ２２か
ら構成した。すなわち図３において、保護ダイオードｄ
１，ｄ２として図の（ａ）または（ｂ）の保護ダイオー
ドｄ１１，ｄ１２；ｄ２１，ｄ２２の構造が入る。本例
ではこの構成により、第１のゲート電極Ｇ１と第２のゲ
ート電極Ｇ２とを同等に保護する。
電極Ｇ１を保護する第１の保護ダイオードｄ１も、第２
のゲート電極Ｇ２を保護する第２の保護ダイオードｄ２
も、ともにいわゆるｂａｃｋ−ｔｏ−ｂａｃｋの構造を
とるものとしたのである。第１の保護ダイオードｄ１
は、互いに方向が逆方向のふたつのダイオードｄ１１，
ｄ１２から構成し、第２の保護ダイオードｄ２は、互い
に方向が逆方向のふたつのダイオードｄ２１，ｄ２２か
ら構成した。すなわち図３において、保護ダイオードｄ
１，ｄ２として図の（ａ）または（ｂ）の保護ダイオー
ドｄ１１，ｄ１２；ｄ２１，ｄ２２の構造が入る。本例
ではこの構成により、第１のゲート電極Ｇ１と第２のゲ
ート電極Ｇ２とを同等に保護する。
【００３３】本例によっても、第２のゲート電極Ｇ２の
保護ダイオードがゲート電極Ｇ２とソースＳとの間に存
在する場合（従来技術を示す図６の第２の保護ダイオー
ドｄ２′（ダイオードｄ２１′，ｄ２２′からなる）参
照）に比べて、第２のゲート電極Ｇ２の破壊強度を向上
させることができる。たとえば、本例の構造の第２のゲ
ート電極Ｇ２をＩＧ２ＳＳモードにて破壊強度測定を行
ったところ、ＩＧ１ＳＳモードと同等レベルまで静電破
壊強度が大きく向上していた。
保護ダイオードがゲート電極Ｇ２とソースＳとの間に存
在する場合（従来技術を示す図６の第２の保護ダイオー
ドｄ２′（ダイオードｄ２１′，ｄ２２′からなる）参
照）に比べて、第２のゲート電極Ｇ２の破壊強度を向上
させることができる。たとえば、本例の構造の第２のゲ
ート電極Ｇ２をＩＧ２ＳＳモードにて破壊強度測定を行
ったところ、ＩＧ１ＳＳモードと同等レベルまで静電破
壊強度が大きく向上していた。
【００３４】
【発明の効果】上述のとおり、本発明によれば、保護ダ
イオード付きデュアルゲート電界効果トランジスタにつ
いて、ドレイン側ゲートである第２のゲート電極とドレ
インとの間を保護することができ、かつレイアウト上の
自由度を高め、小型化を図ることができるという効果を
得ることができる。
イオード付きデュアルゲート電界効果トランジスタにつ
いて、ドレイン側ゲートである第２のゲート電極とドレ
インとの間を保護することができ、かつレイアウト上の
自由度を高め、小型化を図ることができるという効果を
得ることができる。
【図１】 本発明の実施の形態例１に係る保護ダイオー
ド付きデュアルゲート電界効果トランジスタ構造を示す
図である。
ド付きデュアルゲート電界効果トランジスタ構造を示す
図である。
【図２】 本発明の実施の形態例１のパターンレイアウ
ト構造を、従来例と対比して示すものである。
ト構造を、従来例と対比して示すものである。
【図３】 本発明の形態例Ｉを示す図である。
【図４】 本発明の形態例ＩＩを示す図であり、本発明
の実施の形態例２に係る保護ダイオード付きデュアルゲ
ート電界効果トランジスタ構造を説明する図である。
の実施の形態例２に係る保護ダイオード付きデュアルゲ
ート電界効果トランジスタ構造を説明する図である。
【図５】 従来技術を示す図である
【図６】 従来技術を示す図である
【図７】 従来技術の問題点を説明する図である
【図８】 従来技術の問題点を説明する図である
Ｇ１・・・第１のゲート電極、Ｇ２・・・第２のゲート
電極、Ｓ・・・ソース、Ｄ・・・ドレイン、ｄ１，ｄ１
１，ｄ１２・・・第１の保護ダイオード、ｄ２，ｄ２
１，ｄ２２・・・第２の保護ダイオード、
電極、Ｓ・・・ソース、Ｄ・・・ドレイン、ｄ１，ｄ１
１，ｄ１２・・・第１の保護ダイオード、ｄ２，ｄ２
１，ｄ２２・・・第２の保護ダイオード、
Claims (4)
- 【請求項１】ソース側の第１のゲート電極と、ドレイン
側の第２のゲート電極とを有し、かつそれぞれのゲート
に保護ダイオードを備える電界効果トランジスタにおい
て、 第１のゲート電極とソースとの間に第１の保護ダイオー
ドが設けられるとともに、第２のゲート電極とドレイン
との間に第２の保護ダイオードが設けられることを特徴
とする保護ダイオード付きデュアルゲート電界効果トラ
ンジスタ。 - 【請求項２】前記第１の保護ダイオードは、互いに方向
が逆方向のふたつのダイオードから構成されており、前
記第２の保護ダイオードもまた、互いに方向が逆方向の
ふたつのダイオードから構成されていることを特徴とす
る請求項１に記載の保護ダイオード付きデュアルゲート
電界効果トランジスタ。 - 【請求項３】前記第１の保護ダイオードは、互いに方向
が逆方向のふたつのダイオードから構成されており、前
記第２の保護ダイオードは、互いに方向が同方向の２個
以上のダイオードとそれらとは方向が逆方向の１個のダ
イオードの直列接続から構成されていることを特徴とす
る請求項１に記載の保護ダイオード付きデュアルゲート
電界効果トランジスタ。 - 【請求項４】ソースを構成するパターンと、これと隣り
合う第１のゲート電極を構成するパターンと、ドレイン
を構成するパターンと、これと隣り合う第２のゲート電
極を構成するパターンとを有し、 ソースを構成するパターンと、第１のゲート電極を構成
するパターンとの間に第１の保護ダイオードが設けら
れ、 ドレインを構成するパターンと、第２のゲート電極を構
成するパターンとの間に第２の保護ダイオードが設けら
れるパターン構造となっていることを特徴とする保護ダ
イオード付きデュアルゲート電界効果トランジスタのパ
ターン構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8632296A JPH09283770A (ja) | 1996-04-09 | 1996-04-09 | 保護ダイオード付きデュアルゲート電界効果トランジスタ及びそのパターン構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8632296A JPH09283770A (ja) | 1996-04-09 | 1996-04-09 | 保護ダイオード付きデュアルゲート電界効果トランジスタ及びそのパターン構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09283770A true JPH09283770A (ja) | 1997-10-31 |
Family
ID=13883609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8632296A Pending JPH09283770A (ja) | 1996-04-09 | 1996-04-09 | 保護ダイオード付きデュアルゲート電界効果トランジスタ及びそのパターン構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09283770A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011165749A (ja) * | 2010-02-05 | 2011-08-25 | Panasonic Corp | 半導体装置 |
| JP2016501501A (ja) * | 2012-12-19 | 2016-01-18 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 増幅器カスケードデバイスの静電放電保護 |
| US20170040445A1 (en) * | 2005-05-20 | 2017-02-09 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
-
1996
- 1996-04-09 JP JP8632296A patent/JPH09283770A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20170040445A1 (en) * | 2005-05-20 | 2017-02-09 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US9837528B2 (en) * | 2005-05-20 | 2017-12-05 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US20180090610A1 (en) * | 2005-05-20 | 2018-03-29 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US10211332B2 (en) * | 2005-05-20 | 2019-02-19 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| US11107912B2 (en) | 2005-05-20 | 2021-08-31 | Renesas Electronics Corporation | Trench gate semiconductor device with dummy gate electrode and manufacturing method of the same |
| JP2011165749A (ja) * | 2010-02-05 | 2011-08-25 | Panasonic Corp | 半導体装置 |
| JP2016501501A (ja) * | 2012-12-19 | 2016-01-18 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 増幅器カスケードデバイスの静電放電保護 |
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