JPH07326763A - 薄膜トランジスタおよび液晶表示装置 - Google Patents
薄膜トランジスタおよび液晶表示装置Info
- Publication number
- JPH07326763A JPH07326763A JP12092894A JP12092894A JPH07326763A JP H07326763 A JPH07326763 A JP H07326763A JP 12092894 A JP12092894 A JP 12092894A JP 12092894 A JP12092894 A JP 12092894A JP H07326763 A JPH07326763 A JP H07326763A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- semiconductor thin
- region
- film transistor
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 オフ電流や特性劣化に関係するエッジ電導を
小さく抑えることのできる薄膜トランジスタを提供す
る。 【構成】 ゲート電極４のパターンエッジと半導体薄膜
２のパターンエッジ２ｅの交差部近傍Ｘの半導体薄膜２
に対して、ソース・ドレイン領域に必要な高濃度なドー
ピングを行っていない。この構成により、エッジ電導が
小さく抑えられ、さらには電圧印可ストレスに対しても
特性変動が小さくなった。これは、エッジ電導に寄与す
る電流経路が交差部付近Ｘの部分を介することになり、
従来に比べエッジ電導に抵抗成分が加わったためと考え
られる。
小さく抑えることのできる薄膜トランジスタを提供す
る。 【構成】 ゲート電極４のパターンエッジと半導体薄膜
２のパターンエッジ２ｅの交差部近傍Ｘの半導体薄膜２
に対して、ソース・ドレイン領域に必要な高濃度なドー
ピングを行っていない。この構成により、エッジ電導が
小さく抑えられ、さらには電圧印可ストレスに対しても
特性変動が小さくなった。これは、エッジ電導に寄与す
る電流経路が交差部付近Ｘの部分を介することになり、
従来に比べエッジ電導に抵抗成分が加わったためと考え
られる。
Description
【０００１】
【産業上の利用分野】この発明は、ガラス等の基板上に
作製される薄膜トランジスタと、その薄膜トランジスタ
を用いた液晶表示装置に関するものである。
作製される薄膜トランジスタと、その薄膜トランジスタ
を用いた液晶表示装置に関するものである。
【０００２】
【従来の技術】以下、液晶表示装置用に応用検討が進め
られている多結晶シリコン薄膜トランジスタを従来例と
して、図面を用いて説明を行う。図６に液晶表示装置に
用いる従来の薄膜トランジスタの構成を示す。図６
（ａ）はその薄膜トランジスタの平面図、図６（ｂ）は
図６（ａ）におけるＡ−Ｂ線での断面図である。図６に
おいて、１はガラス基板、２は多結晶シリコンからなる
半導体薄膜、３はゲート絶縁膜、４はゲート電極、５は
層間絶縁膜、６はソース・ドレイン電極、７はパッシベ
イション膜である。なお、図６（ａ）には、ゲート絶縁
膜３，層間絶縁膜５およびパッシベイション膜７は図示
していない。
られている多結晶シリコン薄膜トランジスタを従来例と
して、図面を用いて説明を行う。図６に液晶表示装置に
用いる従来の薄膜トランジスタの構成を示す。図６
（ａ）はその薄膜トランジスタの平面図、図６（ｂ）は
図６（ａ）におけるＡ−Ｂ線での断面図である。図６に
おいて、１はガラス基板、２は多結晶シリコンからなる
半導体薄膜、３はゲート絶縁膜、４はゲート電極、５は
層間絶縁膜、６はソース・ドレイン電極、７はパッシベ
イション膜である。なお、図６（ａ）には、ゲート絶縁
膜３，層間絶縁膜５およびパッシベイション膜７は図示
していない。
【０００３】この従来の薄膜トランジスタは、ゲート電
極４と半導体薄膜２とはゲート絶縁膜３を介して一部が
重なるように配置されている。通常、ゲート電極４をド
ーピングマスクにしてイオン注入が行なわれることが多
く、半導体薄膜２はソース・ドレイン領域となる高濃度
なドーピングが行なわれた領域２ａとゲート電極４の直
下のドーピングなしの領域２ｂとに分かれる。図７はゲ
ート電極４と半導体薄膜２のみに注目した平面図であ
り、高濃度なドーピングが行なわれた領域２ａとドーピ
ングなしの領域２ｂの位置関係を示したものである。本
構成の薄膜トランジスタ及びこれを用いた液晶表示装置
に関しては、例えば日経ＢＰ社刊：雑誌「フラットパネ
ルディスプレイ’９０〜’９４」（１９８９〜９３年毎
年刊行）、あるいはＳＩＤ８４ＤＩＧＥＳＴ（１９８
４）ｐ．３１２〜３１５（形状に関しては特にＦｉｇ．
８とＦｉｇ．９）を参照するとよい。
極４と半導体薄膜２とはゲート絶縁膜３を介して一部が
重なるように配置されている。通常、ゲート電極４をド
ーピングマスクにしてイオン注入が行なわれることが多
く、半導体薄膜２はソース・ドレイン領域となる高濃度
なドーピングが行なわれた領域２ａとゲート電極４の直
下のドーピングなしの領域２ｂとに分かれる。図７はゲ
ート電極４と半導体薄膜２のみに注目した平面図であ
り、高濃度なドーピングが行なわれた領域２ａとドーピ
ングなしの領域２ｂの位置関係を示したものである。本
構成の薄膜トランジスタ及びこれを用いた液晶表示装置
に関しては、例えば日経ＢＰ社刊：雑誌「フラットパネ
ルディスプレイ’９０〜’９４」（１９８９〜９３年毎
年刊行）、あるいはＳＩＤ８４ＤＩＧＥＳＴ（１９８
４）ｐ．３１２〜３１５（形状に関しては特にＦｉｇ．
８とＦｉｇ．９）を参照するとよい。
【０００４】
【発明が解決しようとする課題】上記従来の薄膜トラン
ジスタでは、時として半導体薄膜２のパターンエッジ２
ｅとその近傍の半導体薄膜２を電流経路とするエッジ電
導が発生する。このエッジ電導は本来目的としている薄
膜トランジスタ本体部と並列に存在するもの（寄生特
性）として取り扱える。エッジ電導が本体薄膜トランジ
スタと異なる特性（たとえば閾値電圧Ｖｔがデプレッシ
ョン側にシフトした寄生トランジスタ特性）を示す場合
や、本体薄膜トランジスタに比べて電圧ストレスに対し
て特性変動を起し易くなっている場合に、エッジ電導が
薄膜トランジスタのオフ電流の増大や信頼性試験時の特
性劣化の原因になったりする。とりわけこの寄生特性
は、レーザアニールや固相成長で作成した多結晶シリコ
ン薄膜を使った薄膜トランジスタなどで、ゲート絶縁膜
を熱酸化以外の方法で作成した場合に問題となることが
多い。また、このような薄膜トランジスタを使った液晶
表示装置では、薄膜トランジスタのオフ電流の増大によ
り、表示性能が悪くなり、画像特性に悪影響を与えるの
で問題である。
ジスタでは、時として半導体薄膜２のパターンエッジ２
ｅとその近傍の半導体薄膜２を電流経路とするエッジ電
導が発生する。このエッジ電導は本来目的としている薄
膜トランジスタ本体部と並列に存在するもの（寄生特
性）として取り扱える。エッジ電導が本体薄膜トランジ
スタと異なる特性（たとえば閾値電圧Ｖｔがデプレッシ
ョン側にシフトした寄生トランジスタ特性）を示す場合
や、本体薄膜トランジスタに比べて電圧ストレスに対し
て特性変動を起し易くなっている場合に、エッジ電導が
薄膜トランジスタのオフ電流の増大や信頼性試験時の特
性劣化の原因になったりする。とりわけこの寄生特性
は、レーザアニールや固相成長で作成した多結晶シリコ
ン薄膜を使った薄膜トランジスタなどで、ゲート絶縁膜
を熱酸化以外の方法で作成した場合に問題となることが
多い。また、このような薄膜トランジスタを使った液晶
表示装置では、薄膜トランジスタのオフ電流の増大によ
り、表示性能が悪くなり、画像特性に悪影響を与えるの
で問題である。
【０００５】この発明の目的は、エッジ電導を小さく抑
えることのできる薄膜トランジスタを提供することであ
る。また、この発明の他の目的は、表示性能と信頼性を
改善できる液晶表示装置を提供することである。
えることのできる薄膜トランジスタを提供することであ
る。また、この発明の他の目的は、表示性能と信頼性を
改善できる液晶表示装置を提供することである。
【０００６】
【課題を解決するための手段】請求項１記載の薄膜トラ
ンジスタは、ゲート電極のパターンエッジと半導体薄膜
のパターンエッジとの交差部近傍の半導体薄膜に、ソー
ス・ドレイン領域より低濃度なドーピング領域またはア
ンドーピング領域を設けたことを特徴とする。請求項２
記載の薄膜トランジスタは、ゲート電極のパターンエッ
ジ近傍の半導体薄膜にソース・ドレイン領域より低濃度
な帯状のドーピング領域またはアンドーピング領域を設
け、帯状のドーピング領域またはアンドーピング領域
は、半導体薄膜の中央部よりパターンエッジ近傍におい
て帯幅を広くしたことを特徴とする。
ンジスタは、ゲート電極のパターンエッジと半導体薄膜
のパターンエッジとの交差部近傍の半導体薄膜に、ソー
ス・ドレイン領域より低濃度なドーピング領域またはア
ンドーピング領域を設けたことを特徴とする。請求項２
記載の薄膜トランジスタは、ゲート電極のパターンエッ
ジ近傍の半導体薄膜にソース・ドレイン領域より低濃度
な帯状のドーピング領域またはアンドーピング領域を設
け、帯状のドーピング領域またはアンドーピング領域
は、半導体薄膜の中央部よりパターンエッジ近傍におい
て帯幅を広くしたことを特徴とする。
【０００７】請求項３記載の薄膜トランジスタは、ソー
ス・ドレイン領域のうち少なくとも一方は半導体薄膜の
パターンエッジと離間したことを特徴とする。請求項４
記載の薄膜トランジスタは、請求項３記載の薄膜トラン
ジスタにおいて、ゲート電極を、半導体薄膜のパターン
エッジと離間したソース・ドレイン領域を取り囲むよう
に配設している。
ス・ドレイン領域のうち少なくとも一方は半導体薄膜の
パターンエッジと離間したことを特徴とする。請求項４
記載の薄膜トランジスタは、請求項３記載の薄膜トラン
ジスタにおいて、ゲート電極を、半導体薄膜のパターン
エッジと離間したソース・ドレイン領域を取り囲むよう
に配設している。
【０００８】請求項５記載の薄膜トランジスタは、ゲー
ト電極の半導体薄膜のパターンエッジと対応する領域に
開口を形成したことを特徴とする。請求項６記載の薄膜
トランジスタは、請求項１，２，３，４または５記載の
薄膜トランジスタにおいて、半導体薄膜が多結晶シリコ
ン薄膜からなる。請求項７記載の液晶表示装置は、画素
電極およびこの画素電極のスイッチング素子として薄膜
トランジスタを有するＴＦＴ基板と、このＴＦＴ基板と
液晶層を介して対向配置した対向基板とを備えてあり、
薄膜トランジスタが、請求項１，２，３，４，５または
６記載の薄膜トランジスタからなることを特徴とする。
ト電極の半導体薄膜のパターンエッジと対応する領域に
開口を形成したことを特徴とする。請求項６記載の薄膜
トランジスタは、請求項１，２，３，４または５記載の
薄膜トランジスタにおいて、半導体薄膜が多結晶シリコ
ン薄膜からなる。請求項７記載の液晶表示装置は、画素
電極およびこの画素電極のスイッチング素子として薄膜
トランジスタを有するＴＦＴ基板と、このＴＦＴ基板と
液晶層を介して対向配置した対向基板とを備えてあり、
薄膜トランジスタが、請求項１，２，３，４，５または
６記載の薄膜トランジスタからなることを特徴とする。
【０００９】
【作用】この発明の薄膜トランジスタによれば、ゲート
電極のパターンエッジと半導体薄膜のパターンエッジと
の交差部近傍の半導体薄膜に、ソース・ドレイン領域よ
り低濃度なドーピング領域またはアンドーピング領域を
設けたことにより、半導体薄膜のパターンエッジとその
近傍の半導体薄膜を電流経路とするエッジ電導を小さく
抑えることができる。
電極のパターンエッジと半導体薄膜のパターンエッジと
の交差部近傍の半導体薄膜に、ソース・ドレイン領域よ
り低濃度なドーピング領域またはアンドーピング領域を
設けたことにより、半導体薄膜のパターンエッジとその
近傍の半導体薄膜を電流経路とするエッジ電導を小さく
抑えることができる。
【００１０】また、ゲート電極のパターンエッジ近傍の
半導体薄膜にソース・ドレイン領域より低濃度な帯状の
ドーピング領域またはアンドーピング領域を設け、帯状
のドーピング領域またはアンドーピング領域は半導体薄
膜の中央部よりパターンエッジ近傍において帯幅を広く
したことにより、半導体薄膜のパターンエッジとその近
傍の半導体薄膜を電流経路とするエッジ電導を小さく抑
えることができる。
半導体薄膜にソース・ドレイン領域より低濃度な帯状の
ドーピング領域またはアンドーピング領域を設け、帯状
のドーピング領域またはアンドーピング領域は半導体薄
膜の中央部よりパターンエッジ近傍において帯幅を広く
したことにより、半導体薄膜のパターンエッジとその近
傍の半導体薄膜を電流経路とするエッジ電導を小さく抑
えることができる。
【００１１】また、ソース・ドレイン領域のうち少なく
とも一方は半導体薄膜のパターンエッジと離間したこと
により、半導体薄膜のパターンエッジとその近傍の半導
体薄膜を電流経路とするエッジ電導を小さく抑えること
ができる。また、ゲート電極の半導体薄膜のパターンエ
ッジと対応する領域に開口を形成したことにより、半導
体薄膜のパターンエッジとその近傍の半導体薄膜を電流
経路とするエッジ電導を小さく抑えることができる。
とも一方は半導体薄膜のパターンエッジと離間したこと
により、半導体薄膜のパターンエッジとその近傍の半導
体薄膜を電流経路とするエッジ電導を小さく抑えること
ができる。また、ゲート電極の半導体薄膜のパターンエ
ッジと対応する領域に開口を形成したことにより、半導
体薄膜のパターンエッジとその近傍の半導体薄膜を電流
経路とするエッジ電導を小さく抑えることができる。
【００１２】この発明の液晶表示装置によれば、ＴＦＴ
基板の薄膜トランジスタに、上記薄膜トランジスタを用
いることにより、すなわち、エッジ電導を小さく抑えた
薄膜トランジスタを用いることにより、表示性能と信頼
性を改善できる。
基板の薄膜トランジスタに、上記薄膜トランジスタを用
いることにより、すなわち、エッジ電導を小さく抑えた
薄膜トランジスタを用いることにより、表示性能と信頼
性を改善できる。
【００１３】
【実施例】以下、この発明の実施例を図面をもとに説明
する。まず、この発明の第１の実施例の薄膜トランジス
タについて説明する。図１（ａ）はこの発明の第１の実
施例の薄膜トランジスタの構成を示す平面図、図１
（ｂ）はその主要部分を抜き出した図である。図１にお
いて、１はガラス基板、２はＸｅ−Ｃｌエキシマレーザ
光照射により多結晶化した多結晶シリコン薄膜からなる
半導体薄膜、４はゲート電極、６はソース・ドレイン電
極であり、図６，図７の従来例と同様の構成要素のもの
には同一符号を記している。
する。まず、この発明の第１の実施例の薄膜トランジス
タについて説明する。図１（ａ）はこの発明の第１の実
施例の薄膜トランジスタの構成を示す平面図、図１
（ｂ）はその主要部分を抜き出した図である。図１にお
いて、１はガラス基板、２はＸｅ−Ｃｌエキシマレーザ
光照射により多結晶化した多結晶シリコン薄膜からなる
半導体薄膜、４はゲート電極、６はソース・ドレイン電
極であり、図６，図７の従来例と同様の構成要素のもの
には同一符号を記している。
【００１４】この実施例の薄膜トランジスタの断面は、
図６（ｂ）に示す従来例と同様である。すなわち、従来
例と半導体薄膜２のドーピング領域が異なり、その他の
構成は同じである。図１（ｂ）はゲート電極４と半導体
薄膜２のみに注目した平面図であり、ソース・ドレイン
領域となる高濃度なドーピングが行なわれた領域２ａと
ドーピングなしの領域２ｂの位置関係を示したものであ
る。従来例と異なる点は、ゲート電極４のパターンエッ
ジと半導体薄膜２のパターンエッジ２ｅの交差部近傍Ｘ
の半導体薄膜２に対して、ソース・ドレイン領域に必要
な高濃度なドーピングを行なっていない点である。
図６（ｂ）に示す従来例と同様である。すなわち、従来
例と半導体薄膜２のドーピング領域が異なり、その他の
構成は同じである。図１（ｂ）はゲート電極４と半導体
薄膜２のみに注目した平面図であり、ソース・ドレイン
領域となる高濃度なドーピングが行なわれた領域２ａと
ドーピングなしの領域２ｂの位置関係を示したものであ
る。従来例と異なる点は、ゲート電極４のパターンエッ
ジと半導体薄膜２のパターンエッジ２ｅの交差部近傍Ｘ
の半導体薄膜２に対して、ソース・ドレイン領域に必要
な高濃度なドーピングを行なっていない点である。
【００１５】この実施例の構成により、従来構成に比べ
エッジ電導が抑えられた。さらには電圧印可ストレスに
対しても特性変動が小さくなった。このことはエッジ電
導に寄与する電流経路が交差部近傍Ｘの部分を介するこ
とになり、従来に比べエッジ電導に抵抗成分が加わった
ためと考えられる。なお、この実施例では、半導体薄膜
２の交差部近傍Ｘ部分には、ドーピングを行っていない
が、低濃度なドーピング領域としてもよい。
エッジ電導が抑えられた。さらには電圧印可ストレスに
対しても特性変動が小さくなった。このことはエッジ電
導に寄与する電流経路が交差部近傍Ｘの部分を介するこ
とになり、従来に比べエッジ電導に抵抗成分が加わった
ためと考えられる。なお、この実施例では、半導体薄膜
２の交差部近傍Ｘ部分には、ドーピングを行っていない
が、低濃度なドーピング領域としてもよい。
【００１６】また、この実施例では、ソース領域側およ
びドレイン領域側の半導体薄膜２の交差部近傍Ｘ部分を
アンドーピング領域としたが、ソース領域側およびドレ
イン領域側のうち一方の交差部近傍Ｘ部分をアンドーピ
ング領域または低濃度のドーピング領域としてもよい。
つぎに、この発明の第２の実施例の薄膜トランジスタに
ついて説明する。図２（ａ）はこの発明の第２の実施例
の薄膜トランジスタの構成を示す平面図、図２（ｂ）は
その主要部分を抜き出した図である。図２において、１
はガラス基板、２はＸｅ−Ｃｌエキシマレーザ光照射に
より多結晶化した多結晶シリコン薄膜からなる半導体薄
膜、４はゲート電極、６はソース・ドレイン電極であ
り、図６，図７の従来例と同様の構成要素のものには同
一符号を記している。
びドレイン領域側の半導体薄膜２の交差部近傍Ｘ部分を
アンドーピング領域としたが、ソース領域側およびドレ
イン領域側のうち一方の交差部近傍Ｘ部分をアンドーピ
ング領域または低濃度のドーピング領域としてもよい。
つぎに、この発明の第２の実施例の薄膜トランジスタに
ついて説明する。図２（ａ）はこの発明の第２の実施例
の薄膜トランジスタの構成を示す平面図、図２（ｂ）は
その主要部分を抜き出した図である。図２において、１
はガラス基板、２はＸｅ−Ｃｌエキシマレーザ光照射に
より多結晶化した多結晶シリコン薄膜からなる半導体薄
膜、４はゲート電極、６はソース・ドレイン電極であ
り、図６，図７の従来例と同様の構成要素のものには同
一符号を記している。
【００１７】この実施例の薄膜トランジスタは、従来例
と半導体薄膜２のドーピング領域が異なり、その他の構
成は同じである。図２（ｂ）はゲート電極４と半導体薄
膜２のみに注目した平面図であり、この実施例では高濃
度なドーピングを行った領域２ａとドーピングなしの領
域２ｂとの他に、低濃度なドーピングを行なった領域２
ｃを設けている。すなわち、ゲート電極４のパターンエ
ッジと半導体薄膜２のパターンエッジ２ｅの交差部近傍
Ｘの半導体薄膜２と、ゲート電極４のパターンエッジ近
傍の半導体薄膜２とに対して、ソース・ドレイン領域に
必要な高濃度なドーピングを行っていない点（低濃度な
ドーピングを行なった領域２ｃの存在）が従来例と異な
る。また、このときゲート電極４のパターンエッジ端か
らソース・ドレイン領域に必要な高濃度なドーピングを
行った領域２ａまでの距離が、交差部近傍ＸでＬ１、そ
の他の部分でＬ２となっている。Ｌ１とＬ２が同じであ
ればＬＤＤと言われる構造であるが、この実施例ではＬ
１がＬ２より大きい。
と半導体薄膜２のドーピング領域が異なり、その他の構
成は同じである。図２（ｂ）はゲート電極４と半導体薄
膜２のみに注目した平面図であり、この実施例では高濃
度なドーピングを行った領域２ａとドーピングなしの領
域２ｂとの他に、低濃度なドーピングを行なった領域２
ｃを設けている。すなわち、ゲート電極４のパターンエ
ッジと半導体薄膜２のパターンエッジ２ｅの交差部近傍
Ｘの半導体薄膜２と、ゲート電極４のパターンエッジ近
傍の半導体薄膜２とに対して、ソース・ドレイン領域に
必要な高濃度なドーピングを行っていない点（低濃度な
ドーピングを行なった領域２ｃの存在）が従来例と異な
る。また、このときゲート電極４のパターンエッジ端か
らソース・ドレイン領域に必要な高濃度なドーピングを
行った領域２ａまでの距離が、交差部近傍ＸでＬ１、そ
の他の部分でＬ２となっている。Ｌ１とＬ２が同じであ
ればＬＤＤと言われる構造であるが、この実施例ではＬ
１がＬ２より大きい。
【００１８】この実施例の構成により、従来構成に比べ
エッジ電導が抑えられた。さらには電圧印可ストレスに
対しても特性変動が小さくなった。このことはエッジ電
導に寄与する電流経路が交差部近傍Ｘの部分を介するこ
とになり、従来に比べエッジ電導に抵抗成分が加わった
ためと考えられる。なお、この実施例では、半導体薄膜
２のソース領域側およびドレイン領域側に低濃度なドー
ピング領域２ｃを設けているが、どちらか一方に設けた
構成としてもよい。
エッジ電導が抑えられた。さらには電圧印可ストレスに
対しても特性変動が小さくなった。このことはエッジ電
導に寄与する電流経路が交差部近傍Ｘの部分を介するこ
とになり、従来に比べエッジ電導に抵抗成分が加わった
ためと考えられる。なお、この実施例では、半導体薄膜
２のソース領域側およびドレイン領域側に低濃度なドー
ピング領域２ｃを設けているが、どちらか一方に設けた
構成としてもよい。
【００１９】また、半導体薄膜２の低濃度なドーピング
領域２ｃは、アンドーピング領域としてもよい。つぎ
に、この発明の第３の実施例の薄膜トランジスタについ
て説明する。図３（ａ）はこの発明の第３の実施例の薄
膜トランジスタの構成を示す平面図、図３（ｂ）はその
主要部分を抜き出した図である。図３において、１はガ
ラス基板、２はＸｅ−Ｃｌエキシマレーザ光照射により
多結晶化した多結晶シリコン薄膜からなる半導体薄膜、
４はゲート電極、６はソース・ドレイン電極であり、図
６，図７の従来例と同様の構成要素のものには同一符号
を記している。
領域２ｃは、アンドーピング領域としてもよい。つぎ
に、この発明の第３の実施例の薄膜トランジスタについ
て説明する。図３（ａ）はこの発明の第３の実施例の薄
膜トランジスタの構成を示す平面図、図３（ｂ）はその
主要部分を抜き出した図である。図３において、１はガ
ラス基板、２はＸｅ−Ｃｌエキシマレーザ光照射により
多結晶化した多結晶シリコン薄膜からなる半導体薄膜、
４はゲート電極、６はソース・ドレイン電極であり、図
６，図７の従来例と同様の構成要素のものには同一符号
を記している。
【００２０】この実施例の薄膜トランジスタは、従来と
半導体薄膜２のドーピング領域が異なり、その他の構成
は同じである。図３（ｂ）はゲート電極４と半導体薄膜
２のみに注目した平面図であり、高濃度なドーピングが
行なわれた領域２ａとドーピングなしの領域２ｂの位置
関係を示したものである。従来例と異なる点は、ソース
・ドレイン領域となる半導体薄膜２の高濃度のドーピン
グを行なった領域２ａが、半導体薄膜２のパターンエッ
ジ２ｅと接していない点である。
半導体薄膜２のドーピング領域が異なり、その他の構成
は同じである。図３（ｂ）はゲート電極４と半導体薄膜
２のみに注目した平面図であり、高濃度なドーピングが
行なわれた領域２ａとドーピングなしの領域２ｂの位置
関係を示したものである。従来例と異なる点は、ソース
・ドレイン領域となる半導体薄膜２の高濃度のドーピン
グを行なった領域２ａが、半導体薄膜２のパターンエッ
ジ２ｅと接していない点である。
【００２１】この実施例の構成により、従来構成に比べ
エッジ電導が抑えられた。さらには電圧印可ストレスに
対しても特性変動が小さくなった。このことは半導体薄
膜２のパターンエッジ２ｅに接する部分の半導体薄膜２
に対して高濃度なドーピングが行なわれておらず、高濃
度なドーピングが行なわれたソース・ドレイン領域間が
半導体薄膜２のパターンエッジ２ｅで直接繋がれないた
め、エッジ電導に寄与する電流経路がエッジ近傍の高濃
度なドーピングを行なわない領域を介することになり、
従来に比べエッジ電導に抵抗成分が加わったためと考え
られる。
エッジ電導が抑えられた。さらには電圧印可ストレスに
対しても特性変動が小さくなった。このことは半導体薄
膜２のパターンエッジ２ｅに接する部分の半導体薄膜２
に対して高濃度なドーピングが行なわれておらず、高濃
度なドーピングが行なわれたソース・ドレイン領域間が
半導体薄膜２のパターンエッジ２ｅで直接繋がれないた
め、エッジ電導に寄与する電流経路がエッジ近傍の高濃
度なドーピングを行なわない領域を介することになり、
従来に比べエッジ電導に抵抗成分が加わったためと考え
られる。
【００２２】なお、この実施例では、ソース領域および
ドレイン領域となる高濃度なドーピング領域２ａが、半
導体薄膜２のパターンエッジ２ｅと接しない構成にした
が、ソース領域およびドレイン領域のうち一方の高濃度
なドーピング領域２ａが、半導体薄膜２のパターンエッ
ジ２ｅと接していなければよい。つぎに、この発明の第
４の実施例の薄膜トランジスタについて説明する。図４
（ａ）はこの発明の第４の実施例の薄膜トランジスタの
構成を示す平面図、図４（ｂ）はその主要部分を抜き出
した図である。図４において、１はガラス基板、２はＸ
ｅ−Ｃｌエキシマレーザ光照射により多結晶化した多結
晶シリコン薄膜からなる半導体薄膜、４ａはゲート電
極、６はソース・ドレイン電極であり、図６，図７の従
来例と同様の構成要素のものには同一符号を記してい
る。
ドレイン領域となる高濃度なドーピング領域２ａが、半
導体薄膜２のパターンエッジ２ｅと接しない構成にした
が、ソース領域およびドレイン領域のうち一方の高濃度
なドーピング領域２ａが、半導体薄膜２のパターンエッ
ジ２ｅと接していなければよい。つぎに、この発明の第
４の実施例の薄膜トランジスタについて説明する。図４
（ａ）はこの発明の第４の実施例の薄膜トランジスタの
構成を示す平面図、図４（ｂ）はその主要部分を抜き出
した図である。図４において、１はガラス基板、２はＸ
ｅ−Ｃｌエキシマレーザ光照射により多結晶化した多結
晶シリコン薄膜からなる半導体薄膜、４ａはゲート電
極、６はソース・ドレイン電極であり、図６，図７の従
来例と同様の構成要素のものには同一符号を記してい
る。
【００２３】この実施例の薄膜トランジスタは、ゲート
電極４ａの形状および半導体薄膜２のドーピング領域が
従来例と異なり、その他の構成は同じである。図４
（ｂ）はゲート電極４ａと半導体薄膜２のみに注目した
平面図であり、ソース・ドレイン領域となる高濃度なド
ーピングが行なわれた領域２ａとドーピングなしの領域
２ｂとの位置関係を示したものである。この実施例で
は、ゲート電極４ａが、高濃度なドーピングが行なわれ
た領域２ａのうち一方（図では左側）のソース・ドレイ
ン領域Ｃを取り囲んでいる。なお、一方のソース・ドレ
イン領域Ｃ上には、ゲート電極４ａは配置されていな
い。そして、高濃度のドーピングを行なった領域２ａの
うち一方のソース・ドレイン領域Ｃを半導体薄膜２のパ
ターンエッジ２ｅと接しない構成とし、他方のソース・
ドレイン領域は従来と同様である。
電極４ａの形状および半導体薄膜２のドーピング領域が
従来例と異なり、その他の構成は同じである。図４
（ｂ）はゲート電極４ａと半導体薄膜２のみに注目した
平面図であり、ソース・ドレイン領域となる高濃度なド
ーピングが行なわれた領域２ａとドーピングなしの領域
２ｂとの位置関係を示したものである。この実施例で
は、ゲート電極４ａが、高濃度なドーピングが行なわれ
た領域２ａのうち一方（図では左側）のソース・ドレイ
ン領域Ｃを取り囲んでいる。なお、一方のソース・ドレ
イン領域Ｃ上には、ゲート電極４ａは配置されていな
い。そして、高濃度のドーピングを行なった領域２ａの
うち一方のソース・ドレイン領域Ｃを半導体薄膜２のパ
ターンエッジ２ｅと接しない構成とし、他方のソース・
ドレイン領域は従来と同様である。
【００２４】この実施例の構成により、従来構成に比べ
エッジ電導が抑えられた。さらには電圧印可ストレスに
対しても特性変動が小さくなった。このことは、高濃度
なドーピングを行なわれたソース・ドレイン領域間が半
導体薄膜２のパターンエッジ２ｅで直接繋がれないた
め、エッジ電導に寄与する電流経路がエッジ近傍の高濃
度なドーピングを行なわない領域を介することになり、
従来に比べエッジ電導に抵抗成分が加わったためと考え
られる。
エッジ電導が抑えられた。さらには電圧印可ストレスに
対しても特性変動が小さくなった。このことは、高濃度
なドーピングを行なわれたソース・ドレイン領域間が半
導体薄膜２のパターンエッジ２ｅで直接繋がれないた
め、エッジ電導に寄与する電流経路がエッジ近傍の高濃
度なドーピングを行なわない領域を介することになり、
従来に比べエッジ電導に抵抗成分が加わったためと考え
られる。
【００２５】さらにこの実施例では、ゲート電極４ａの
形状を、ソース・ドレイン領域Ｃを取り囲むようにして
いるため、ソース・ドレイン領域を形成するイオン注入
工程におけるドーピングマスクとしてゲート電極４ａを
そのまま使用することができる。また、薄膜トランジス
タがオフ状態では、ゲート電極４ａの下のドーピングな
しの領域２ｂが蓄積状態あるいはそれに近い状態となる
ので、エッジ電動を抑える効果がより大きいものとな
る。
形状を、ソース・ドレイン領域Ｃを取り囲むようにして
いるため、ソース・ドレイン領域を形成するイオン注入
工程におけるドーピングマスクとしてゲート電極４ａを
そのまま使用することができる。また、薄膜トランジス
タがオフ状態では、ゲート電極４ａの下のドーピングな
しの領域２ｂが蓄積状態あるいはそれに近い状態となる
ので、エッジ電動を抑える効果がより大きいものとな
る。
【００２６】なお、この実施例では、ソース・ドレイン
領域の一方をゲート電極４ａで取り囲んだ構成とした
が、ソース・ドレイン領域の両方をゲート電極で取り囲
み、半導体薄膜のパターンエッジと接しない構成として
もよい。つぎに、この発明の第５の実施例の薄膜トラン
ジスタについて説明する。図５（ａ）はこの発明の第５
の実施例の薄膜トランジスタの構成を示す平面図、図５
（ｂ）はその主要部分を抜き出した図である。図５にお
いて、１はガラス基板、２はＸｅ−Ｃｌエキシマレーザ
光照射により多結晶化した多結晶シリコン薄膜からなる
半導体薄膜、４ｂはゲート電極、６はソース・ドレイン
電極であり、図６，図７の従来例と同様の構成要素のも
のには同一符号を記している。
領域の一方をゲート電極４ａで取り囲んだ構成とした
が、ソース・ドレイン領域の両方をゲート電極で取り囲
み、半導体薄膜のパターンエッジと接しない構成として
もよい。つぎに、この発明の第５の実施例の薄膜トラン
ジスタについて説明する。図５（ａ）はこの発明の第５
の実施例の薄膜トランジスタの構成を示す平面図、図５
（ｂ）はその主要部分を抜き出した図である。図５にお
いて、１はガラス基板、２はＸｅ−Ｃｌエキシマレーザ
光照射により多結晶化した多結晶シリコン薄膜からなる
半導体薄膜、４ｂはゲート電極、６はソース・ドレイン
電極であり、図６，図７の従来例と同様の構成要素のも
のには同一符号を記している。
【００２７】この実施例の薄膜トランジスタは、ゲート
電極４ｂの形状が従来例と異なり、その他の構成は同じ
である。図５（ｂ）はゲート電極４ｂと半導体薄膜２の
みに注目した平面図であり、高濃度なドーピングが行な
われた領域２ａとドーピングなしの領域２ｂの位置関係
を示したものである。従来例と異なる点は、ゲート電極
４ｂにあり、半導体薄膜２のパターンエッジ２ｅに沿っ
たゲート電極４ｂの一部に開口部Ｈを設けている点であ
る。すなわち、パターンエッジ２ｅに沿った開口部Ｈに
はゲート電極４ｂが配置されていないことになる。
電極４ｂの形状が従来例と異なり、その他の構成は同じ
である。図５（ｂ）はゲート電極４ｂと半導体薄膜２の
みに注目した平面図であり、高濃度なドーピングが行な
われた領域２ａとドーピングなしの領域２ｂの位置関係
を示したものである。従来例と異なる点は、ゲート電極
４ｂにあり、半導体薄膜２のパターンエッジ２ｅに沿っ
たゲート電極４ｂの一部に開口部Ｈを設けている点であ
る。すなわち、パターンエッジ２ｅに沿った開口部Ｈに
はゲート電極４ｂが配置されていないことになる。
【００２８】この実施例の構成により、従来構成に比べ
エッジ電導が抑えられた。さらには電圧印可ストレスに
対しても特性変動が小さくなった。これは、ゲート電極
４ｂに、半導体薄膜２のパターンエッジ２ｅと対応する
領域に開口部Ｈを設けたこと、言い換えれば、ソース側
とドレイン側をつなぐ半導体薄膜２のパターンエッジ２
ｅがゲート電極４ｂと重なる部分を複数カ所有し、かつ
ゲート電極４ｂと重なる複数カ所の部分の間にゲート電
極４ｂとは重ならずソース・ドレイン領域に必要な高濃
度のドーピングを行なわない半導体薄膜２の領域を有す
ることにより、エッジ電導に寄与する電流経路が開口部
Ｈに対応したエッジ近傍の高濃度なドーピングを行なわ
ない領域を介することになり、従来に比べエッジ電導に
抵抗成分が加わったためと考えられる。
エッジ電導が抑えられた。さらには電圧印可ストレスに
対しても特性変動が小さくなった。これは、ゲート電極
４ｂに、半導体薄膜２のパターンエッジ２ｅと対応する
領域に開口部Ｈを設けたこと、言い換えれば、ソース側
とドレイン側をつなぐ半導体薄膜２のパターンエッジ２
ｅがゲート電極４ｂと重なる部分を複数カ所有し、かつ
ゲート電極４ｂと重なる複数カ所の部分の間にゲート電
極４ｂとは重ならずソース・ドレイン領域に必要な高濃
度のドーピングを行なわない半導体薄膜２の領域を有す
ることにより、エッジ電導に寄与する電流経路が開口部
Ｈに対応したエッジ近傍の高濃度なドーピングを行なわ
ない領域を介することになり、従来に比べエッジ電導に
抵抗成分が加わったためと考えられる。
【００２９】なお、ゲート電極４ｂの開口部Ｈは、ソー
ス側またはドレイン側の一端から切欠き状に設けてもよ
い。なお、上記第１〜第５の実施例では、半導体層上に
ゲート電極を配したトップゲート構造の薄膜トランジス
タについて説明したが、ゲート電極上に半導体層を配し
たボトムゲート構造の薄膜トランジスタに適用しても同
様の効果がある。
ス側またはドレイン側の一端から切欠き状に設けてもよ
い。なお、上記第１〜第５の実施例では、半導体層上に
ゲート電極を配したトップゲート構造の薄膜トランジス
タについて説明したが、ゲート電極上に半導体層を配し
たボトムゲート構造の薄膜トランジスタに適用しても同
様の効果がある。
【００３０】また、上記実施例の薄膜トランジスタを用
いて液晶表示装置を作製すれば、オフ電流の増大などの
悪影響が抑えられるため表示性能が良くなり、高い信頼
性を実現できる。この場合、画素電極およびこの画素電
極のスイッチング素子として薄膜トランジスタを有する
ＴＦＴ基板と、このＴＦＴ基板と液晶層を介して対向配
置した対向基板とを備えた液晶表示装置におけるＴＦＴ
基板の薄膜トランジスタに用いる。
いて液晶表示装置を作製すれば、オフ電流の増大などの
悪影響が抑えられるため表示性能が良くなり、高い信頼
性を実現できる。この場合、画素電極およびこの画素電
極のスイッチング素子として薄膜トランジスタを有する
ＴＦＴ基板と、このＴＦＴ基板と液晶層を介して対向配
置した対向基板とを備えた液晶表示装置におけるＴＦＴ
基板の薄膜トランジスタに用いる。
【００３１】
【発明の効果】この発明の薄膜トランジスタは、ゲート
電極のパターンエッジと半導体薄膜のパターンエッジと
の交差部近傍の半導体薄膜に、ソース・ドレイン領域よ
り低濃度なドーピング領域またはアンドーピング領域を
設けたことにより、半導体薄膜のパターンエッジとその
近傍の半導体薄膜を電流経路とするエッジ電導を小さく
抑えることができる。さらにはエッジ電導に起因する特
性変動が小さくなる。
電極のパターンエッジと半導体薄膜のパターンエッジと
の交差部近傍の半導体薄膜に、ソース・ドレイン領域よ
り低濃度なドーピング領域またはアンドーピング領域を
設けたことにより、半導体薄膜のパターンエッジとその
近傍の半導体薄膜を電流経路とするエッジ電導を小さく
抑えることができる。さらにはエッジ電導に起因する特
性変動が小さくなる。
【００３２】また、ゲート電極のパターンエッジ近傍の
半導体薄膜にソース・ドレイン領域より低濃度な帯状の
ドーピング領域またはアンドーピング領域を設け、帯状
のドーピング領域またはアンドーピング領域は半導体薄
膜の中央部よりパターンエッジ近傍において帯幅を広く
したことにより、半導体薄膜のパターンエッジとその近
傍の半導体薄膜を電流経路とするエッジ電導を小さく抑
えることができる。さらにはエッジ電導に起因する特性
変動が小さくなる。
半導体薄膜にソース・ドレイン領域より低濃度な帯状の
ドーピング領域またはアンドーピング領域を設け、帯状
のドーピング領域またはアンドーピング領域は半導体薄
膜の中央部よりパターンエッジ近傍において帯幅を広く
したことにより、半導体薄膜のパターンエッジとその近
傍の半導体薄膜を電流経路とするエッジ電導を小さく抑
えることができる。さらにはエッジ電導に起因する特性
変動が小さくなる。
【００３３】また、ソース・ドレイン領域のうち少なく
とも一方は半導体薄膜のパターンエッジと離間したこと
により、半導体薄膜のパターンエッジとその近傍の半導
体薄膜を電流経路とするエッジ電導を小さく抑えること
ができる。さらにはエッジ電導に起因する特性変動が小
さくなる。また、ゲート電極の半導体薄膜のパターンエ
ッジと対応する領域に開口を形成したことにより、半導
体薄膜のパターンエッジとその近傍の半導体薄膜を電流
経路とするエッジ電導を小さく抑えることができる。さ
らにはエッジ電導に起因する特性変動が小さくなる。
とも一方は半導体薄膜のパターンエッジと離間したこと
により、半導体薄膜のパターンエッジとその近傍の半導
体薄膜を電流経路とするエッジ電導を小さく抑えること
ができる。さらにはエッジ電導に起因する特性変動が小
さくなる。また、ゲート電極の半導体薄膜のパターンエ
ッジと対応する領域に開口を形成したことにより、半導
体薄膜のパターンエッジとその近傍の半導体薄膜を電流
経路とするエッジ電導を小さく抑えることができる。さ
らにはエッジ電導に起因する特性変動が小さくなる。
【００３４】この発明の液晶表示装置は、ＴＦＴ基板の
薄膜トランジスタに、上記薄膜トランジスタを用いるこ
とにより、すなわち、エッジ電導を小さく抑えた薄膜ト
ランジスタを用いることにより、表示性能と信頼性を改
善できる。
薄膜トランジスタに、上記薄膜トランジスタを用いるこ
とにより、すなわち、エッジ電導を小さく抑えた薄膜ト
ランジスタを用いることにより、表示性能と信頼性を改
善できる。
【図１】この発明の第１の実施例の薄膜トランジスタの
構成を示す平面図である。
構成を示す平面図である。
【図２】この発明の第２の実施例の薄膜トランジスタの
構成を示す平面図である。
構成を示す平面図である。
【図３】この発明の第３の実施例の薄膜トランジスタの
構成を示す平面図である。
構成を示す平面図である。
【図４】この発明の第４の実施例の薄膜トランジスタの
構成を示す平面図である。
構成を示す平面図である。
【図５】この発明の第５の実施例の薄膜トランジスタの
構成を示す平面図である。
構成を示す平面図である。
【図６】従来の薄膜トランジスタの構成を示す平面図お
よび断面図である。
よび断面図である。
【図７】従来の薄膜トランジスタのゲート電極と半導体
薄膜を示す平面図である。
薄膜を示す平面図である。
１ ガラス基板 ２ 半導体薄膜（多結晶シリコン薄膜） ２ａ 高濃度なドーピング領域 ２ｂ ドーピングなしの領域 ２ｃ 低濃度なドーピング領域 ２ｅ 半導体薄膜のパターンエッジ ３ ゲート絶縁膜 ４，４ａ，４ｂ ゲート電極 ６ ソース・ドレイン電極 Ｈ ゲート電極の開口部 Ｘ ゲート電極のパターンエッジと半導体薄膜のパター
ンエッジとの交差部近傍
ンエッジとの交差部近傍
Claims (7)
- 【請求項１】 高濃度なドーピング領域であるソース・
ドレイン領域の間にアンドーピング領域を有する半導体
薄膜と、この半導体薄膜のアンドーピング領域の上また
は下に絶縁層を介して配置したゲート電極とを備えた薄
膜トランジスタであって、 前記ゲート電極のパターンエッジと前記半導体薄膜のパ
ターンエッジとの交差部近傍の前記半導体薄膜に、前記
ソース・ドレイン領域より低濃度なドーピング領域また
はアンドーピング領域を設けたことを特徴とする薄膜ト
ランジスタ。 - 【請求項２】 高濃度なドーピング領域であるソース・
ドレイン領域の間にアンドーピング領域を有する半導体
薄膜と、この半導体薄膜のアンドーピング領域の上また
は下に絶縁層を介して配置したゲート電極とを備えた薄
膜トランジスタであって、 前記ゲート電極のパターンエッジ近傍の半導体薄膜にソ
ース・ドレイン領域より低濃度な帯状のドーピング領域
またはアンドーピング領域を設け、前記帯状のドーピン
グ領域またはアンドーピング領域は、前記半導体薄膜の
中央部よりパターンエッジ近傍において帯幅を広くした
ことを特徴とする薄膜トランジスタ。 - 【請求項３】 高濃度なドーピング領域であるソース・
ドレイン領域の間にアンドーピング領域を有する半導体
薄膜と、この半導体薄膜のアンドーピング領域の上また
は下に絶縁層を介して配置したゲート電極とを備えた薄
膜トランジスタであって、 前記ソース・ドレイン領域のうち少なくとも一方は前記
半導体薄膜のパターンエッジと離間したことを特徴とす
る薄膜トランジスタ。 - 【請求項４】 ゲート電極を、半導体薄膜のパターンエ
ッジと離間したソース・ドレイン領域を取り囲むように
配設した請求項３記載の薄膜トランジスタ。 - 【請求項５】 高濃度なドーピング領域であるソース・
ドレイン領域の間にアンドーピング領域を有する半導体
薄膜と、この半導体薄膜のアンドーピング領域の上また
は下に絶縁層を介して配置したゲート電極とを備えた薄
膜トランジスタであって、 前記ゲート電極の前記半導体薄膜のパターンエッジと対
応する領域に開口を形成したことを特徴とする薄膜トラ
ンジスタ。 - 【請求項６】 半導体薄膜は多結晶シリコン薄膜からな
る請求項１，２，３，４または５記載の薄膜トランジス
タ。 - 【請求項７】 画素電極およびこの画素電極のスイッチ
ング素子として薄膜トランジスタを有するＴＦＴ基板
と、このＴＦＴ基板と液晶層を介して対向配置した対向
基板とを備えた液晶表示装置であって、 前記薄膜トランジスタは、請求項１，２，３，４，５ま
たは６記載の薄膜トランジスタからなることを特徴とす
る液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12092894A JPH07326763A (ja) | 1994-06-02 | 1994-06-02 | 薄膜トランジスタおよび液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12092894A JPH07326763A (ja) | 1994-06-02 | 1994-06-02 | 薄膜トランジスタおよび液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07326763A true JPH07326763A (ja) | 1995-12-12 |
Family
ID=14798451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12092894A Pending JPH07326763A (ja) | 1994-06-02 | 1994-06-02 | 薄膜トランジスタおよび液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07326763A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10186399A (ja) * | 1996-12-20 | 1998-07-14 | Sony Corp | 液晶装置 |
| US6476418B1 (en) | 1997-06-30 | 2002-11-05 | Nec Corporation | Thin film transistor for liquid crystal display |
| JP2008028117A (ja) * | 2006-07-20 | 2008-02-07 | Mitsubishi Electric Corp | 薄膜トランジスタ基板、及びその製造方法 |
| JP2009049041A (ja) * | 2007-08-13 | 2009-03-05 | Hitachi Displays Ltd | 半導体装置 |
| JP2014027209A (ja) * | 2012-07-30 | 2014-02-06 | Japan Display Inc | 表示装置 |
-
1994
- 1994-06-02 JP JP12092894A patent/JPH07326763A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10186399A (ja) * | 1996-12-20 | 1998-07-14 | Sony Corp | 液晶装置 |
| US6476418B1 (en) | 1997-06-30 | 2002-11-05 | Nec Corporation | Thin film transistor for liquid crystal display |
| JP2008028117A (ja) * | 2006-07-20 | 2008-02-07 | Mitsubishi Electric Corp | 薄膜トランジスタ基板、及びその製造方法 |
| US7473972B2 (en) | 2006-07-20 | 2009-01-06 | Mitsubishi Electric Corporation | Thin film transistor substrate and method for manufacturing the same |
| JP2009049041A (ja) * | 2007-08-13 | 2009-03-05 | Hitachi Displays Ltd | 半導体装置 |
| US8456401B2 (en) | 2007-08-13 | 2013-06-04 | Hitachi Displays, Ltd. | Display device |
| JP2014027209A (ja) * | 2012-07-30 | 2014-02-06 | Japan Display Inc | 表示装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6534788B1 (en) | Thin film transistor having dual gate structure and a fabricating method thereof | |
| US5793460A (en) | Liquid crystal display device and method for manufacturing the same | |
| US7027109B2 (en) | TFT array substrate and active-matrix addressing liquid-crystal display device | |
| JP2938351B2 (ja) | 電界効果トランジスタ | |
| JP4844133B2 (ja) | 半導体装置 | |
| US7667287B2 (en) | Thin film transistor and method of fabricating thin film transistor substrate | |
| KR100831881B1 (ko) | 박막 반도체 장치 | |
| US7755709B2 (en) | Liquid crystal display device having dummy contact holes and fabrication method thereof | |
| JPH07326764A (ja) | 薄膜トランジスタおよび液晶表示装置 | |
| JP3520713B2 (ja) | 薄膜トランジスタ及びそれを用いた液晶表示装置及び薄膜トランジスタ回路 | |
| JPH07326763A (ja) | 薄膜トランジスタおよび液晶表示装置 | |
| US20020000614A1 (en) | Coplanar gate-source-drain Poly-TFT and method for fabricating the same | |
| US20020145141A1 (en) | Gate-overlapped lightly doped drain polysilicon thin film transistor | |
| JPH098314A (ja) | 薄膜トランジスタ | |
| US6218220B1 (en) | Method for fabricating thin film transistor | |
| KR100205523B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| JP3169881B2 (ja) | 薄膜トランジスタ | |
| JP3092553B2 (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JP4257482B2 (ja) | 薄膜トランジスタ及びその製造方法並びにこれを用いた回路及び液晶表示装置 | |
| JPH08204196A (ja) | アクティブマトリクス回路および電気光学装置 | |
| JPH08116063A (ja) | 薄膜トランジスター及び液晶表示装置 | |
| US5889290A (en) | Thin film transistor and manufacturing method thereof | |
| JP3261785B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH05275698A (ja) | 薄膜トランジスタ | |
| KR100218529B1 (ko) | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 |