JPH04177846A - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置に係わり、特に半導体チッフトリー
ドとを結線する構造に関するものである。
ドとを結線する構造に関するものである。
（従来の技術）
近年の半導体装置では、動作速度の高速化に伴い、電源
系に発生した雑音がもたらす誤動作が問題となっている
。電源変動は、複数の出力バッファが同時にスイッチン
グ動作をした場合に起こりやすく、電位の変化ΔＶは次
のように表される。
系に発生した雑音がもたらす誤動作が問題となっている
。電源変動は、複数の出力バッファが同時にスイッチン
グ動作をした場合に起こりやすく、電位の変化ΔＶは次
のように表される。
ΔＶ−ＮＬ （ｄ ｉ／ｄ ｔ） ・・・ （１）但
し、Ｎは同時にスイッチング動作する出力バッファの数
てあり、Ｌは電源系の自己インダクタンス、即ちアウタ
ーリートとインナリードとを含む電源リードからボンデ
ィングワイヤで接続された半導体チップ上の電極までの
自己インダクタンス、ｄ ｉ ／ ｄ ｔは電流の変化
率とする。
し、Ｎは同時にスイッチング動作する出力バッファの数
てあり、Ｌは電源系の自己インダクタンス、即ちアウタ
ーリートとインナリードとを含む電源リードからボンデ
ィングワイヤで接続された半導体チップ上の電極までの
自己インダクタンス、ｄ ｉ ／ ｄ ｔは電流の変化
率とする。
従来の半導体装置には、第７図に示されたような結線構
造を有するものがある。半導体チップ７２上に電源電極
７４が設けられ、この電源電極７４と電源用リード７１
のインナリード上のボンディング箇所７３とがボンディ
ングワイヤ７５１；より接続されている。
造を有するものがある。半導体チップ７２上に電源電極
７４が設けられ、この電源電極７４と電源用リード７１
のインナリード上のボンディング箇所７３とがボンディ
ングワイヤ７５１；より接続されている。
このような装置において、例えばＮ−８、Ｌ−１２ｎＨ
，ｄｉ／ｄｔ−ＩＸＩＯ７（Ａ／５ｅｅ）とすると、電
源電極７４には（１）よりΔＶ−０，９６Ｖの電位変動
が生じることになる。このような電位変動が生じると、
データの入力や読み出しを行う際に誤動作が生じる虞れ
がある。
，ｄｉ／ｄｔ−ＩＸＩＯ７（Ａ／５ｅｅ）とすると、電
源電極７４には（１）よりΔＶ−０，９６Ｖの電位変動
が生じることになる。このような電位変動が生じると、
データの入力や読み出しを行う際に誤動作が生じる虞れ
がある。
そこで最近の半導体チップでは、出力バッフ７等を駆動
するための電源電極（以下、外部回路用電源電極という
）と、他の内部回路を駆動するための電源電極（以下、
内部回路用電源電極という）とを別に設けて、内部回路
が誤動作するのを防止することが行われている。
するための電源電極（以下、外部回路用電源電極という
）と、他の内部回路を駆動するための電源電極（以下、
内部回路用電源電極という）とを別に設けて、内部回路
が誤動作するのを防止することが行われている。
このような装置では、半導体チップとリードとの結線は
第８図に示されるようにして行われていた。半導体チッ
プ８２に、外部回路用電源電極８４ａと内部回路用電源
電極８４ｂとが設けられ、これらの電極に近接した位置
に電源用リード８１が設けられている。この電源用リー
ド８１の先端に、三箇所のボンディング箇所８３ａ及び
８３ｂが設定され、ボンディング箇所８３ａと外部回路
用電源電極８４ａとがボンディングワイヤ８５ａで結線
され、ボンディング箇所８３ｂと内部回路用電源電極８
４ｂとがボンディングワイヤ８５ｂで結線されている。
第８図に示されるようにして行われていた。半導体チッ
プ８２に、外部回路用電源電極８４ａと内部回路用電源
電極８４ｂとが設けられ、これらの電極に近接した位置
に電源用リード８１が設けられている。この電源用リー
ド８１の先端に、三箇所のボンディング箇所８３ａ及び
８３ｂが設定され、ボンディング箇所８３ａと外部回路
用電源電極８４ａとがボンディングワイヤ８５ａで結線
され、ボンディング箇所８３ｂと内部回路用電源電極８
４ｂとがボンディングワイヤ８５ｂで結線されている。
また従来の装置には、第９図に示されるように結線され
ているものがあった。電源用リード９１が、先端へ向か
ってインナリード９１ｇ及び９１ｂに分割されている。
ているものがあった。電源用リード９１が、先端へ向か
ってインナリード９１ｇ及び９１ｂに分割されている。
インナリード９１ａの先端にボンディング箇所９３ａが
設定され、インナリード９１ｂの先端にボンディング箇
所９３ｂかそれぞれ設定される。そして、半導体チップ
９２の外部回路用電源電極９４ａとボンディング箇所９
３ａとがボンディングワイヤ９５ａで結線され、内部回
路用電源電極９４ｂとボンディング箇所９３ｂとかボン
ディングワイヤ９５ｂで結線されている。
設定され、インナリード９１ｂの先端にボンディング箇
所９３ｂかそれぞれ設定される。そして、半導体チップ
９２の外部回路用電源電極９４ａとボンディング箇所９
３ａとがボンディングワイヤ９５ａで結線され、内部回
路用電源電極９４ｂとボンディング箇所９３ｂとかボン
ディングワイヤ９５ｂで結線されている。
先ず、第８図に示された装置における電位の変化ΔＶを
、上記（１）式を用いて求めると０．８■となり、第７
図に示された装置の値０． ９６Ｖよりも減少している
。これは、ボンディングワイヤを２本用いたことにより
、電源系全体の自己インダクタンスＬが１０ｎＨと減少
したことが原因である。また第９図に示された装置では
、インナリードが２分割されているため、電源系の自己
インダクタンスＬはさらに９ｎＨに減少し、電位の変化
ΔＶは０．７２Ｖという結果が得られた。
、上記（１）式を用いて求めると０．８■となり、第７
図に示された装置の値０． ９６Ｖよりも減少している
。これは、ボンディングワイヤを２本用いたことにより
、電源系全体の自己インダクタンスＬが１０ｎＨと減少
したことが原因である。また第９図に示された装置では
、インナリードが２分割されているため、電源系の自己
インダクタンスＬはさらに９ｎＨに減少し、電位の変化
ΔＶは０．７２Ｖという結果が得られた。
しかし、最近の半導体装置では動作速度を高速化するた
めに、ビット数が増加する傾向にある。
めに、ビット数が増加する傾向にある。
これに伴い、同時にスイッチングする出力バッファの数
Ｎは増加している。さらに高速化するには、出力段のト
ランジスタの駆動能力を高める必要かあり、電流変化率
（ｄｉ／ｄｔ）も増大する傾向にある。Ｎと（ｄｉ／ｄ
ｔ）の値が増加すれば、（１）式から明らかなように、
電位の変化ΔＶも大きくなり、誤動作を招く可能性がよ
り高くなる。
Ｎは増加している。さらに高速化するには、出力段のト
ランジスタの駆動能力を高める必要かあり、電流変化率
（ｄｉ／ｄｔ）も増大する傾向にある。Ｎと（ｄｉ／ｄ
ｔ）の値が増加すれば、（１）式から明らかなように、
電位の変化ΔＶも大きくなり、誤動作を招く可能性がよ
り高くなる。
このような傾向を考えると、第８図又は第９図に示され
たような従来の装置では、電位の変化Δ■を減少させる
効果は小さく、誤動作を十分に防ぐことはできない。
たような従来の装置では、電位の変化Δ■を減少させる
効果は小さく、誤動作を十分に防ぐことはできない。
本発明は上記事情に鑑み、出力バッファ等の外部回路に
おいて電源変動が生じた場合にも、他の内部回路か誤動
作するのを防止することができる半導体装置を提供する
ことを目的とする。
おいて電源変動が生じた場合にも、他の内部回路か誤動
作するのを防止することができる半導体装置を提供する
ことを目的とする。
（課題を解決するための手段）
本発明の半導体装置は、外部回路用電源電極と内部回路
用電源電極とを有した半導体チップと、外部回路用電源
電極及び内部回路用電源電極に接続される電源用リード
とを有した半導体装置であって、電源用リードのインナ
リード上における、外部回路用電源電極とボンディング
ワイヤで接続された第１の箇所と、内部回路用電源電極
とボンディングワイヤで接続された第２の箇所との距離
が、リードピッチよりも離れていることを特徴としてい
る。
用電源電極とを有した半導体チップと、外部回路用電源
電極及び内部回路用電源電極に接続される電源用リード
とを有した半導体装置であって、電源用リードのインナ
リード上における、外部回路用電源電極とボンディング
ワイヤで接続された第１の箇所と、内部回路用電源電極
とボンディングワイヤで接続された第２の箇所との距離
が、リードピッチよりも離れていることを特徴としてい
る。
ここで、第１の箇所と第２の箇所との距離は、この第１
の箇所と第２の箇所との間に存在するインナリードの相
互インダクタンスが、電源用リードのアウターリードに
おける自己インダクタンスの１／１０以下になるように
設定されていてもよい。
の箇所と第２の箇所との間に存在するインナリードの相
互インダクタンスが、電源用リードのアウターリードに
おける自己インダクタンスの１／１０以下になるように
設定されていてもよい。
また第１の箇所と第２の箇所は、相対的に第１の箇所の
方がアウターリード側に近くなるように位置しているの
が望ましい。
方がアウターリード側に近くなるように位置しているの
が望ましい。
電源用リードは、その先端部が半導体チップの対向面か
ら突出するように延在しており、第１の箇所と第２の箇
所とは半導体チップをはさんで対向するように位置して
いてもよい。
ら突出するように延在しており、第１の箇所と第２の箇
所とは半導体チップをはさんで対向するように位置して
いてもよい。
また電源用リードは、グランドレベルに保持された負電
源用リードであってもよい。
源用リードであってもよい。
（作 用）
電源用リードのインナリード上における外部回路用電源
電極とボンディングワイヤで接続された第１の箇所と、
内部回路用電源電極とボンディングワイヤで接続された
第２の箇所との距離が、リードピッチよりも離れている
ことにより、この第１の箇所と第２の箇所との間に存在
するインナリードの相互インダクタンスが減少し、外部
回路用電源電極で生じた電源変動の影響が、インナリー
ドを経て内部回路用電源電極まで及ぶのが抑制される。
電極とボンディングワイヤで接続された第１の箇所と、
内部回路用電源電極とボンディングワイヤで接続された
第２の箇所との距離が、リードピッチよりも離れている
ことにより、この第１の箇所と第２の箇所との間に存在
するインナリードの相互インダクタンスが減少し、外部
回路用電源電極で生じた電源変動の影響が、インナリー
ドを経て内部回路用電源電極まで及ぶのが抑制される。
第１の箇所と第２の箇所との距離が、電源用リードのイ
ンナリード上での第１の箇所と第２の箇所との間に存在
する相互インダクタンスが、電源用リードのアウターリ
ードにおける自己インダクタンスの１／１０以下になる
ように設定されている場合にも、第１の箇所と第２の箇
所との間に存在するインナリードの相互インダクタンス
が減少し、外部回路用電源電極で生じた電源変動の影響
か内部回路用電源電極まで及ぶのが抑制される。
ンナリード上での第１の箇所と第２の箇所との間に存在
する相互インダクタンスが、電源用リードのアウターリ
ードにおける自己インダクタンスの１／１０以下になる
ように設定されている場合にも、第１の箇所と第２の箇
所との間に存在するインナリードの相互インダクタンス
が減少し、外部回路用電源電極で生じた電源変動の影響
か内部回路用電源電極まで及ぶのが抑制される。
また第１の箇所と第２の箇所は、相対的に第１の箇所の
方がアウターリード側に近くなるように位置している方
が、外部回路用電源電極で生じた電源変動の影響が、イ
ンナリード上の第１の箇所から第２の箇所を経て内部回
路用電源電極にまで及びにくく抑制される。
方がアウターリード側に近くなるように位置している方
が、外部回路用電源電極で生じた電源変動の影響が、イ
ンナリード上の第１の箇所から第２の箇所を経て内部回
路用電源電極にまで及びにくく抑制される。
電源用リードが、その先端部が半導体チップの対向面か
ら突出するように延在しており、第１の箇所と第２の箇
所とは半導体チップをはさんで対向するように位置した
場合には、第１の箇所と第２の箇所は相当離れて位置す
ることになり、相互インダクタンスがより小さくなって
、電源変動の影響が内部回路用電源電極まで及ぶのが大
幅に抑制される。
ら突出するように延在しており、第１の箇所と第２の箇
所とは半導体チップをはさんで対向するように位置した
場合には、第１の箇所と第２の箇所は相当離れて位置す
ることになり、相互インダクタンスがより小さくなって
、電源変動の影響が内部回路用電源電極まで及ぶのが大
幅に抑制される。
また、一般にはグランドレベルにある負電源電位の方が
、電源変動が大きく生じやすく、電源用リードのうち、
負電源用リードに対して上述したような結線構造を採る
方がより効果的である。
、電源変動が大きく生じやすく、電源用リードのうち、
負電源用リードに対して上述したような結線構造を採る
方がより効果的である。
（実施例）
以下、本発明の一実施例について図面を参照して説明す
る。先ず、第７図の装置を改良した第８図又は第９図の
従来の装置では、内部回路用電源電極に電位変動が生じ
るのを十分に抑制できない原因について述べる。
る。先ず、第７図の装置を改良した第８図又は第９図の
従来の装置では、内部回路用電源電極に電位変動が生じ
るのを十分に抑制できない原因について述べる。
第３図に、半導体チップとリードとの結線状態をモデル
化して図示する。電源用リード１１の先端がインナリー
ドｌｌａとインナリード１１ｂとに分割されており、イ
ンナリードｌｌａのボンディング箇所１２ａと外部回路
用電源電極１４ａとがボンディングワイヤ１５ａで接続
され、インナリード１１ｂのボンディング箇所１２ｂと
内部回路用電源電極１４ｂとがボンディングワイヤ１５
ｂで接続されているとする。
化して図示する。電源用リード１１の先端がインナリー
ドｌｌａとインナリード１１ｂとに分割されており、イ
ンナリードｌｌａのボンディング箇所１２ａと外部回路
用電源電極１４ａとがボンディングワイヤ１５ａで接続
され、インナリード１１ｂのボンディング箇所１２ｂと
内部回路用電源電極１４ｂとがボンディングワイヤ１５
ｂで接続されているとする。
そして、同時にスイッチング動作する出力バッファの数
をＮ１電源用リードのアウターリードにおける自己イン
ダクタンスをＬＯ、ボンディングワイヤ１５ａ又は１５
ｂの自己インダクタンスをＬＷ、インナリード１１ａの
自己インダクタンスをＬｌ、インナリードｌｌｂの自己
インダクタンスをＬ２、インナリードｌｌａとインナリ
ード１１ｂとの相互インダクタンスをＭとし、さらにイ
ンナリードｌｌａに誘起された電流の変化率をｄ ｉｌ
／ｄ ｔ、インナリードｌｌｂに誘起された電流変化
率をｄ ｉ２ ／ｄ ｔとすると、外部回路用電源電極
１４ａに誘起される電圧の変化ΔＶ１、及び内部回路用
電源電極１４ｂに誘起される電圧の変化ΔＶ２は、それ
ぞれ以下のように表される。
をＮ１電源用リードのアウターリードにおける自己イン
ダクタンスをＬＯ、ボンディングワイヤ１５ａ又は１５
ｂの自己インダクタンスをＬＷ、インナリード１１ａの
自己インダクタンスをＬｌ、インナリードｌｌｂの自己
インダクタンスをＬ２、インナリードｌｌａとインナリ
ード１１ｂとの相互インダクタンスをＭとし、さらにイ
ンナリードｌｌａに誘起された電流の変化率をｄ ｉｌ
／ｄ ｔ、インナリードｌｌｂに誘起された電流変化
率をｄ ｉ２ ／ｄ ｔとすると、外部回路用電源電極
１４ａに誘起される電圧の変化ΔＶ１、及び内部回路用
電源電極１４ｂに誘起される電圧の変化ΔＶ２は、それ
ぞれ以下のように表される。
ΔＶｌ−Ｎ （Ｌｗ＋ＬＬ ＋ＬＯ）・（ｄｉｌ／ｄｔ
） ・・・（２）ΔＶ２−Ｎ （ＬＯ＋Ｍ）
・ （ｄ ｉｆ ／ｄ ｔ）−（Ｌ２ ＋Ｌｗ） ・
（ｄｉ２／ｄｔ）・・・（３） 第８図に示された従来の装置では、（２）式で表される
ΔＶ１とほぼ同じ大きさの電位の変化が内部回路用電源
電極１４ｂに生じて誤動作を招いていた。これに対し、
第９図に示された従来の装置の内部回路用電源電極には
、（３）式で示された値Δ■２だけ変動が生じる。一般
にｄｉ２／ｄｔ＜ｄｉｔ／ｄｔであルタメ、Δｖ２はΔ
Ｖ１よりも小さい。従って、第９図に示された装置は第
８図に示された装置よりも、電源変動は抑制されてはい
る。しかしく３）式から明らかなように、インナリード
１１ａとインナリードｌｌｂとの相互インダクタンスＭ
がΔＶ２に影響を与える。第９図に示された装置では、
相互インダクタンスＭは４〜６ｎＨ程度の値を持ち、こ
れが電位の変化Δｖ２を十分に小さくできない原因とな
っていた。
） ・・・（２）ΔＶ２−Ｎ （ＬＯ＋Ｍ）
・ （ｄ ｉｆ ／ｄ ｔ）−（Ｌ２ ＋Ｌｗ） ・
（ｄｉ２／ｄｔ）・・・（３） 第８図に示された従来の装置では、（２）式で表される
ΔＶ１とほぼ同じ大きさの電位の変化が内部回路用電源
電極１４ｂに生じて誤動作を招いていた。これに対し、
第９図に示された従来の装置の内部回路用電源電極には
、（３）式で示された値Δ■２だけ変動が生じる。一般
にｄｉ２／ｄｔ＜ｄｉｔ／ｄｔであルタメ、Δｖ２はΔ
Ｖ１よりも小さい。従って、第９図に示された装置は第
８図に示された装置よりも、電源変動は抑制されてはい
る。しかしく３）式から明らかなように、インナリード
１１ａとインナリードｌｌｂとの相互インダクタンスＭ
がΔＶ２に影響を与える。第９図に示された装置では、
相互インダクタンスＭは４〜６ｎＨ程度の値を持ち、こ
れが電位の変化Δｖ２を十分に小さくできない原因とな
っていた。
一般に相互インダクタンスＭは、２つの導体間の距離に
反比例することが知られている。よって、ここではイン
ナリードｌｌａとインナリード１１ｂとの距離をできる
だけ離すことにより、内部回路用電源電極１４ｂに生じ
る電位の変化Δ■２を小さくすることが可能となる。
反比例することが知られている。よって、ここではイン
ナリードｌｌａとインナリード１１ｂとの距離をできる
だけ離すことにより、内部回路用電源電極１４ｂに生じ
る電位の変化Δ■２を小さくすることが可能となる。
第２図に、本発明の第１の実施例による半導体装置で用
いられるリードフレームの形状を示す。
いられるリードフレームの形状を示す。
半導体チップが搭載されるベツド２１が、ベツド２１ａ
とベツド２１ｂとに分割されている。このベツド２１ａ
及び２１ｂの周囲に、放射状にり一ド２４が配置されて
いる。このうち電源用リード２２は、リード全体の自己
インダクタンスが小さくなるようにベツド２１ａ及び２
１ｂの長手方向における中央部分に配置される。そして
、電源用リード２２の先端部分が、ベツド２１ａとベツ
ド２１ｂとが分割されている中央を非接触状態で通過し
、対向するリード２４ｇの近辺まで延出して−いる。
とベツド２１ｂとに分割されている。このベツド２１ａ
及び２１ｂの周囲に、放射状にり一ド２４が配置されて
いる。このうち電源用リード２２は、リード全体の自己
インダクタンスが小さくなるようにベツド２１ａ及び２
１ｂの長手方向における中央部分に配置される。そして
、電源用リード２２の先端部分が、ベツド２１ａとベツ
ド２１ｂとが分割されている中央を非接触状態で通過し
、対向するリード２４ｇの近辺まで延出して−いる。
このようなリードフレーム２１を用いて、半導体チップ
との間で結線を行った状態を第１図に示す。ベツド２１
ａ及び２１ｂ上に、絶縁テープ又は絶縁性マウント剤に
よって絶縁された状態で半導体チップ３０が搭載される
。電源用リード２２のうち、アウタリード側のインナリ
ード２２ａに設定されたボンディング箇所３２ａと、半
導体チップ３０上の外部回路用電源電極３１ａとがボン
ディングワイヤ３３ａにより接続され、先端部分のイン
ナリード２２ｂに設定されたボンディング箇所３１ｂと
内部回路用電源電極３２ｂとがボンディングワイヤ３３
ｂにより接続される。このように、同一の電源用リード
２２上であっても、外部回路用電源電極３１ａに接続さ
れるボンディング箇所３２ａと、内部回路用電源電極３
１ｂに接続されるボンディング箇所３２ｂとの距離か、
半導体チップ３０の幅よりも離れている。このため、相
互インダクタンスＭの値は大幅に減少し、内部回路用電
源電極３１ｂに誘起される電位の変化Δｖ２は極めて小
さくなる。
との間で結線を行った状態を第１図に示す。ベツド２１
ａ及び２１ｂ上に、絶縁テープ又は絶縁性マウント剤に
よって絶縁された状態で半導体チップ３０が搭載される
。電源用リード２２のうち、アウタリード側のインナリ
ード２２ａに設定されたボンディング箇所３２ａと、半
導体チップ３０上の外部回路用電源電極３１ａとがボン
ディングワイヤ３３ａにより接続され、先端部分のイン
ナリード２２ｂに設定されたボンディング箇所３１ｂと
内部回路用電源電極３２ｂとがボンディングワイヤ３３
ｂにより接続される。このように、同一の電源用リード
２２上であっても、外部回路用電源電極３１ａに接続さ
れるボンディング箇所３２ａと、内部回路用電源電極３
１ｂに接続されるボンディング箇所３２ｂとの距離か、
半導体チップ３０の幅よりも離れている。このため、相
互インダクタンスＭの値は大幅に減少し、内部回路用電
源電極３１ｂに誘起される電位の変化Δｖ２は極めて小
さくなる。
第４図に本発明の第２の実施例による半導体装置の結線
構造を示す。電源用リード４１の先端部分が半導体チッ
プ４２に近接した位置で直角に曲り、半導体チップ４２
の長手方向と平行な方向に延出している。電源用リード
４１のうち、アウタリード側のインナリード４１ａに設
定されたボンディング箇所４３ａと、半導体チップ４２
上の外部回路用電源電極４４ａとがボンディングワイヤ
４５ａで接続され、先端部分のインナリード４１ｂに設
定されたボンディング箇所４３ｂと内部回路用電源電極
４４ｂとがボンディングワイヤ４５ｂで接続されている
。この第２の実施例においても、電源リード４１上の二
つのボンディング箇所４３ａと４３ｂとはリードピッチ
以上に距離か離れているため、相互インダクタンスＭの
値は小さく、電位の変化ΔＶ２は小さく抑制される。
構造を示す。電源用リード４１の先端部分が半導体チッ
プ４２に近接した位置で直角に曲り、半導体チップ４２
の長手方向と平行な方向に延出している。電源用リード
４１のうち、アウタリード側のインナリード４１ａに設
定されたボンディング箇所４３ａと、半導体チップ４２
上の外部回路用電源電極４４ａとがボンディングワイヤ
４５ａで接続され、先端部分のインナリード４１ｂに設
定されたボンディング箇所４３ｂと内部回路用電源電極
４４ｂとがボンディングワイヤ４５ｂで接続されている
。この第２の実施例においても、電源リード４１上の二
つのボンディング箇所４３ａと４３ｂとはリードピッチ
以上に距離か離れているため、相互インダクタンスＭの
値は小さく、電位の変化ΔＶ２は小さく抑制される。
第５図は、本発明の第３・の実施例を図示したものであ
る。この実施例か第２の実施例と異なるのは、電源用リ
ード５１の先端部分のインナリード５１ｂが半導体チッ
プ５２の下部を通過した後、半導体チップ５２の端面か
ら突出している点である。そして、電源用リード５１の
アウタリート側のインナリード５１ａにおけるボンディ
ング箇所５３ａと、外部回路用電源電極５４ａとかボン
ディングワイヤ５５ａで接続され、先端部分のインナリ
ード５１ｂのうち、半導体チップ５２の端面から突出し
た部分に設定されたボンディング箇所５３ｂと内部回路
用電源電極５４ｂとがボンディングワイヤ５５ｂて接続
されている。この場合にも、ボンディング箇所５３ａと
５３ｂとは相当能れた位置に設定されており、相互イン
ダクタンスＭは小さく電位の変化ΔＶ２が十分に抑制さ
れる。
る。この実施例か第２の実施例と異なるのは、電源用リ
ード５１の先端部分のインナリード５１ｂが半導体チッ
プ５２の下部を通過した後、半導体チップ５２の端面か
ら突出している点である。そして、電源用リード５１の
アウタリート側のインナリード５１ａにおけるボンディ
ング箇所５３ａと、外部回路用電源電極５４ａとかボン
ディングワイヤ５５ａで接続され、先端部分のインナリ
ード５１ｂのうち、半導体チップ５２の端面から突出し
た部分に設定されたボンディング箇所５３ｂと内部回路
用電源電極５４ｂとがボンディングワイヤ５５ｂて接続
されている。この場合にも、ボンディング箇所５３ａと
５３ｂとは相当能れた位置に設定されており、相互イン
ダクタンスＭは小さく電位の変化ΔＶ２が十分に抑制さ
れる。
本発明の第４の実施例による装置は、第６図に示される
ような結線構造を有している。基本的な構造は第３の実
施例と同様であるか、電源用り−ド６１のうち、先端部
分のインナリード６１ｂの幅がアウターリード側のイン
ナリード６１ａよりも広くなっている点が異なる。この
ように、インナリード６１ｂの幅を広くすることで、イ
ンナリード６１ｂの自己インダクタンスＬ２を減少させ
ることができる。
ような結線構造を有している。基本的な構造は第３の実
施例と同様であるか、電源用り−ド６１のうち、先端部
分のインナリード６１ｂの幅がアウターリード側のイン
ナリード６１ａよりも広くなっている点が異なる。この
ように、インナリード６１ｂの幅を広くすることで、イ
ンナリード６１ｂの自己インダクタンスＬ２を減少させ
ることができる。
そして第３の実施例と同様に、アウタリード側のインナ
リード６１ａのボンディング箇所６３ａと外部回路用電
源電極６４ａとかボンディングワイヤ６５ａで結線され
、先端部分のインナリード６１ｂのうち半導体チップ６
２の端面から突出した部分に設定されたボンディング箇
所６３ｂと内部回路用電源電極６４ｂとがボンディング
ワイヤ６５ｂで接続されている。この実施例においても
、ボンディング箇所６３ａと６３ｂとは距離が離れてお
り、相互インダクタンスＭか小さい上に、先端部分のイ
ンナリード６１ｂの自己インダクタンスＬ２か減少して
いる。これにより、内部回路用電源電極６４ｂに生じる
電位の変化Δｖ２は、大幅に抑制される。
リード６１ａのボンディング箇所６３ａと外部回路用電
源電極６４ａとかボンディングワイヤ６５ａで結線され
、先端部分のインナリード６１ｂのうち半導体チップ６
２の端面から突出した部分に設定されたボンディング箇
所６３ｂと内部回路用電源電極６４ｂとがボンディング
ワイヤ６５ｂで接続されている。この実施例においても
、ボンディング箇所６３ａと６３ｂとは距離が離れてお
り、相互インダクタンスＭか小さい上に、先端部分のイ
ンナリード６１ｂの自己インダクタンスＬ２か減少して
いる。これにより、内部回路用電源電極６４ｂに生じる
電位の変化Δｖ２は、大幅に抑制される。
本発明の第１から第４の実施例によれば、相互インダク
タンスＭの値は０．２ｎＨよりも小さくすることかでき
る。上記（３）式において、同時にスイッチング動作す
る出力バッファの数Ｎを８、電源用リードのアウターリ
ードにおける自己インダクタンスＬＯを２ｎＨ１外部回
路用電源電極に接続されるインナリードに誘起される電
流変化率ｄｉｌ／ｄｔを１×１０７とする。この場合に
、内部回路用電源電極に生じる電位の変化Δｖ２は約０
．１６Ｖとなる。第９図に示された従来の装置において
生じる電位の変化ΔＶ２の値か０．７２Ｖであるのに対
して、内部回路に与える電源変動の影響は大幅に抑制さ
れることかわかる。
タンスＭの値は０．２ｎＨよりも小さくすることかでき
る。上記（３）式において、同時にスイッチング動作す
る出力バッファの数Ｎを８、電源用リードのアウターリ
ードにおける自己インダクタンスＬＯを２ｎＨ１外部回
路用電源電極に接続されるインナリードに誘起される電
流変化率ｄｉｌ／ｄｔを１×１０７とする。この場合に
、内部回路用電源電極に生じる電位の変化Δｖ２は約０
．１６Ｖとなる。第９図に示された従来の装置において
生じる電位の変化ΔＶ２の値か０．７２Ｖであるのに対
して、内部回路に与える電源変動の影響は大幅に抑制さ
れることかわかる。
上述した実施例はいずれも一例であり、本発明を限定す
るものではない。半導体チップ上の外部回路用電源電極
に接続されるボンディング箇所と、内部回路用電源電極
に接続されるボンディング箇所とはリートピッチ以上に
離れていればよい。あるいは、この二つのボンディング
箇所に存在するインナリードの相互インダクタンスが、
アウターリードの自己インダクタンスの１／１ｏ以下に
なるように設定されてもよい。このような条件を満たす
リードの形状には様々なものが考えられ、第２図、ある
いは第４図から第６図に示されたものはその具体的な例
に過ぎない。第５図及び第６図に示された電源用リード
は、その先端部分が半導体チップの下部に位置している
が、折り曲げて上方に位置させることも可能である。
るものではない。半導体チップ上の外部回路用電源電極
に接続されるボンディング箇所と、内部回路用電源電極
に接続されるボンディング箇所とはリートピッチ以上に
離れていればよい。あるいは、この二つのボンディング
箇所に存在するインナリードの相互インダクタンスが、
アウターリードの自己インダクタンスの１／１ｏ以下に
なるように設定されてもよい。このような条件を満たす
リードの形状には様々なものが考えられ、第２図、ある
いは第４図から第６図に示されたものはその具体的な例
に過ぎない。第５図及び第６図に示された電源用リード
は、その先端部分が半導体チップの下部に位置している
が、折り曲げて上方に位置させることも可能である。
また電源用リードには、正電源用と負電源用（グランド
側）との２種類が存在するが、いずれに対して本発明を
適用しても効果が得られる。−般には、グランドレベル
にある負電源用リードの方が電源変動か大きく生じるた
め、負電源用リードに対して本発明を適用した方がより
効果的である。両方の電源用リードに対して本発明を適
用すれば、電位変動の影響が内部回路まで及ぶのを抑制
する効果か一層上がる さらに、同一の電源用リードに、半導体チップの外部回
路用電源電極及び内部回路用電源電極を接続する場合に
、アウターリードに近い部分、即ちリートの長さか短い
箇所と外部回路用電源電極と接続し、リードの長さか長
い先端部分の箇所と内部回路用電源電極を接続した方が
望ましい。このようにボンディング箇所を配置すること
で、外部回路用電源電極に生じる電源変動の影響が内部
回路用電源電極に及ぶのをより効果的に抑制することが
できる。
側）との２種類が存在するが、いずれに対して本発明を
適用しても効果が得られる。−般には、グランドレベル
にある負電源用リードの方が電源変動か大きく生じるた
め、負電源用リードに対して本発明を適用した方がより
効果的である。両方の電源用リードに対して本発明を適
用すれば、電位変動の影響が内部回路まで及ぶのを抑制
する効果か一層上がる さらに、同一の電源用リードに、半導体チップの外部回
路用電源電極及び内部回路用電源電極を接続する場合に
、アウターリードに近い部分、即ちリートの長さか短い
箇所と外部回路用電源電極と接続し、リードの長さか長
い先端部分の箇所と内部回路用電源電極を接続した方が
望ましい。このようにボンディング箇所を配置すること
で、外部回路用電源電極に生じる電源変動の影響が内部
回路用電源電極に及ぶのをより効果的に抑制することが
できる。
以上説明したように本発明の半導体装置によれば、電源
用リードのインナリード上における、外部回路用電源電
極とボンディングワイヤで接続された第１の箇所と、内
部回路用電源電極とボンディングワイヤで接続された第
２の箇所との距離がリードピッチよりも離れているため
、この第１の箇所と第２の箇所との間に存在するインナ
リードの相互インダクタンスが減少し、外部回路用電源
電極で生じた電源変動の影響か、インナリードを経て内
部回路用電源電極まで及ぶのが抑制されて、誤動作の発
生が防止される。
用リードのインナリード上における、外部回路用電源電
極とボンディングワイヤで接続された第１の箇所と、内
部回路用電源電極とボンディングワイヤで接続された第
２の箇所との距離がリードピッチよりも離れているため
、この第１の箇所と第２の箇所との間に存在するインナ
リードの相互インダクタンスが減少し、外部回路用電源
電極で生じた電源変動の影響か、インナリードを経て内
部回路用電源電極まで及ぶのが抑制されて、誤動作の発
生が防止される。
ここで第１の箇所と第２の箇所との距離は、電源用リー
ドのインナリード上での第１の箇所と第２の箇所との間
に存在する相互インダクタンスか、電源用リードのアウ
ターリードにおける自己インダクタンスの１／１０以下
になるように設定されている場合にも、第１の箇所と第
２の箇所との間に存在するインナリードの相互インダク
タンスが減少し、電源変動の影響が内部回路用電源電極
まで及ぶのが抑制される。
ドのインナリード上での第１の箇所と第２の箇所との間
に存在する相互インダクタンスか、電源用リードのアウ
ターリードにおける自己インダクタンスの１／１０以下
になるように設定されている場合にも、第１の箇所と第
２の箇所との間に存在するインナリードの相互インダク
タンスが減少し、電源変動の影響が内部回路用電源電極
まで及ぶのが抑制される。
第１図は本発明の第１の実施例による半導体装置の結線
構造を示した平面図、第２図は同装置で用いられるリー
ドフレームの形状を示した平面図、第３図はリードと半
導体チップ上の電極との結線状態をモデル化して示した
平面図、第４図は本発明の第２の実施例による半導体装
置の結線構造を示した平面図、第５図は本発明の第３の
実施例による半導体装置の結線構造を示した平面図、第
６図は本発明の第４の実施例による半導体装置の結線構
造を示した平面図、第７図は従来の半導体装置の結線構
造を示した平面図、第８図は従来の他の半導体装置の結
線構造を示した平面図、第９図は従来のさらに他の半導
体装置の結線構造を示した平面図である。 ２１．２１ａ、 ２１ｂ−・・ベツド、２２．２２ａ
。 ２２ｂ、４１，４１ａ、４１ｂ、５１，５１ａ。 ５１ｂ、６１，６１ａ、６１ｂ−・・電源用リード、２
４、 ２４ａ・・・リード、３０，４１． ５２． ６
２・・・半導体チップ、３１ａ、４４ａ、５４ａ。 ６４ａ・・・外部回路用電源電極、３１ｂ、４４ｂ。 ５４ｂ、６４ｂ・・・内部回路用電源電極、３２ａ。 ３２ｂ、４３ａ、４３ｂ、５３ａ、５３ｂ。 ６３ａ、６３ｂ・・・ボンディング箇所、３３ａ。 ３３ｂ、４５ａ、４５ｂ、５５ａ、５５ｂ。 ６５ａ、６５ｂ・・・ボンディングワイヤ。 出願人代理人 佐 藤 −雄 ？ 第５図 第６図
構造を示した平面図、第２図は同装置で用いられるリー
ドフレームの形状を示した平面図、第３図はリードと半
導体チップ上の電極との結線状態をモデル化して示した
平面図、第４図は本発明の第２の実施例による半導体装
置の結線構造を示した平面図、第５図は本発明の第３の
実施例による半導体装置の結線構造を示した平面図、第
６図は本発明の第４の実施例による半導体装置の結線構
造を示した平面図、第７図は従来の半導体装置の結線構
造を示した平面図、第８図は従来の他の半導体装置の結
線構造を示した平面図、第９図は従来のさらに他の半導
体装置の結線構造を示した平面図である。 ２１．２１ａ、 ２１ｂ−・・ベツド、２２．２２ａ
。 ２２ｂ、４１，４１ａ、４１ｂ、５１，５１ａ。 ５１ｂ、６１，６１ａ、６１ｂ−・・電源用リード、２
４、 ２４ａ・・・リード、３０，４１． ５２． ６
２・・・半導体チップ、３１ａ、４４ａ、５４ａ。 ６４ａ・・・外部回路用電源電極、３１ｂ、４４ｂ。 ５４ｂ、６４ｂ・・・内部回路用電源電極、３２ａ。 ３２ｂ、４３ａ、４３ｂ、５３ａ、５３ｂ。 ６３ａ、６３ｂ・・・ボンディング箇所、３３ａ。 ３３ｂ、４５ａ、４５ｂ、５５ａ、５５ｂ。 ６５ａ、６５ｂ・・・ボンディングワイヤ。 出願人代理人 佐 藤 −雄 ？ 第５図 第６図
Claims (1)
- 【特許請求の範囲】 １、外部回路用電源電極と内部回路用電源電極とを有し
た半導体チップと、 前記外部回路用電源電極及び前記内部回路用電源電極に
接続される電源用リードとを有した半導体装置において
、 前記電源用リードのインナリード上における、前記外部
回路用電源電極とボンディングワイヤで接続された第１
の箇所と、前記内部回路用電源電極とボンディングワイ
ヤで接続された第２の箇所との距離が、リードピッチよ
りも離れていることを特徴とする半導体装置。 ２、外部回路用電源電極と内部回路用電源電極とを有し
た半導体チップと、 前記外部回路用電源電極及び前記内部回路用電源電極に
接続される電源用リードとを有した半導体装置において
、 前記電源用リードのインナリード上における、前記外部
回路用電源電極とボンディングワイヤで接続された第１
の箇所と、前記内部回路用電源電極とボンディングワイ
ヤで接続された第２の箇所との距離が、前記第１の箇所
と前記第２の箇所との間に存在する前記インナリードの
相互インダクタンスが、前記電源用リードのアウターリ
ードにおける自己インダクタンスの１／１０以下になる
ように設定されていることを特徴とする半導体装置。 ３、前記電源用リードのインナリード上における前記第
１の箇所と前記第２の箇所は、相対的に前記第１の箇所
の方がアウターリード側に近くなるように位置している
ことを特徴とする請求項１又は２記載の半導体装置。 ４、前記電源用リードは、その先端部が前記半導体チッ
プの対向面から突出するように延在しており、前記第１
の箇所と前記第２の箇所とは前記半導体チップをはさん
で対向するように位置していることを特徴とする請求項
１ないし３記載の半導体装置。 ５、前記電源用リードは、グランドレベルに保持された
負電源用リードであることを特徴とする請求項１ないし
４記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306449A JPH0760838B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体装置 |
| US08/222,000 US5477079A (en) | 1990-11-13 | 1994-04-04 | Power source noise suppressing type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306449A JPH0760838B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177846A true JPH04177846A (ja) | 1992-06-25 |
| JPH0760838B2 JPH0760838B2 (ja) | 1995-06-28 |
Family
ID=17957137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306449A Expired - Lifetime JPH0760838B2 (ja) | 1990-11-13 | 1990-11-13 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5477079A (ja) |
| JP (1) | JPH0760838B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08306853A (ja) * | 1995-05-09 | 1996-11-22 | Fujitsu Ltd | 半導体装置及びその製造方法及びリードフレームの製造方法 |
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Citations (3)
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| JPH0265338U (ja) * | 1988-11-02 | 1990-05-16 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4595945A (en) * | 1983-10-21 | 1986-06-17 | At&T Bell Laboratories | Plastic package with lead frame crossunder |
| US4612564A (en) * | 1984-06-04 | 1986-09-16 | At&T Bell Laboratories | Plastic integrated circuit package |
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-
1990
- 1990-11-13 JP JP2306449A patent/JPH0760838B2/ja not_active Expired - Lifetime
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1994
- 1994-04-04 US US08/222,000 patent/US5477079A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5477079A (en) | 1995-12-19 |
| JPH0760838B2 (ja) | 1995-06-28 |
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| JPH0440863B2 (ja) | ||
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