JPS60175456A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路の製造工程においてイオン注
入により、低抵抗の高融点金属シリサイド層を形成する
方法であり、高速動作を8及とする超LSIへの適用に
、極めて有効である。
入により、低抵抗の高融点金属シリサイド層を形成する
方法であり、高速動作を8及とする超LSIへの適用に
、極めて有効である。
従来例の構成とその問題点
MOSデバイスによる半導体集積回路の製造工程におい
て、ノース、ドレインをイオン注入で形成する従来の例
を、第1図a −dに示し、以下説明を行う。
て、ノース、ドレインをイオン注入で形成する従来の例
を、第1図a −dに示し、以下説明を行う。
まず、第1図aに示すように、シリコン基鈑1を熱酸化
して、400人のゲート絶縁膜2を形成する。つぎに、
減圧CVD法によりポリシリコン3を4o○〇八形成す
る。続いて、ポリシリコン3にP(リン)を、1000
°Cで拡散し、n型のポリシリコンとする。その後、感
光性膜4のパターンにより、ポリシリコン3をドライエ
ツチングし、感光性膜4の除去を行う。つぎに、第1図
すに示すように、ポリシリコン3のパターンを用いてゲ
ート絶縁膜2のエツチングを行い、その後、全面にA8
+を、加速電圧4oKevで、4X1015C〃「2注
入し、注入層6を形成する。つぎに、熱処理を行い、A
31−を活性化し、拡散層5′を形成する。
して、400人のゲート絶縁膜2を形成する。つぎに、
減圧CVD法によりポリシリコン3を4o○〇八形成す
る。続いて、ポリシリコン3にP(リン)を、1000
°Cで拡散し、n型のポリシリコンとする。その後、感
光性膜4のパターンにより、ポリシリコン3をドライエ
ツチングし、感光性膜4の除去を行う。つぎに、第1図
すに示すように、ポリシリコン3のパターンを用いてゲ
ート絶縁膜2のエツチングを行い、その後、全面にA8
+を、加速電圧4oKevで、4X1015C〃「2注
入し、注入層6を形成する。つぎに、熱処理を行い、A
31−を活性化し、拡散層5′を形成する。
その後、第1図dに示すように、層間絶縁膜6をCVD
法により成長し、つぎにコンタクトホール7をエツチン
グにより形成し、続いて、A4のスパッタ膜8を成長し
、パターンニングすることにより、MOS)ランジスタ
を形成する。
法により成長し、つぎにコンタクトホール7をエツチン
グにより形成し、続いて、A4のスパッタ膜8を成長し
、パターンニングすることにより、MOS)ランジスタ
を形成する。
しかしながら、上記方法により、微細寸法の集積回路を
製造した場合、ゲート電極であるポリシリコン3のシー
ト抵抗および、拡散層6′のシート抵抗は高く、動作速
度の低下を招く。さらに、微細化が進み、MOSトラン
ジスタが、比1列縮少法により/J%さくなった場合、
ゲート電極および拡散層のシート抵抗の増大はさらに顕
著になり、微細化により、集積回路の動作速度の向上が
期待できなくなる。
製造した場合、ゲート電極であるポリシリコン3のシー
ト抵抗および、拡散層6′のシート抵抗は高く、動作速
度の低下を招く。さらに、微細化が進み、MOSトラン
ジスタが、比1列縮少法により/J%さくなった場合、
ゲート電極および拡散層のシート抵抗の増大はさらに顕
著になり、微細化により、集積回路の動作速度の向上が
期待できなくなる。
発明の目的
本発明は、上記問題点を解決するものであり、微細加工
による集積回路において、有効な半導体装置の製造方法
を提供する。
による集積回路において、有効な半導体装置の製造方法
を提供する。
発明の構成
本発明は、要約するに、イオン注入法により、高融点金
属をシリコンの導電領域、つまりゲート電極上および拡
散層上に注入し、熱処理を加える工程をそなえたもので
、これに′より、その高融点金属をシリサイド化し、ゲ
ート電極および拡散層めシート抵抗を下け、微細加工に
よる半導体集積回路の動作性能の向上を創るものである
。また、高融点金属のシリサイドは、低抵抗にもかかわ
らず、高温で安全であり、特に酸素雰囲気中において安
定なため、現在、主流となっているポリシリコンをゲー
トとして用いるプロセスへの適合性が非常に高い。
属をシリコンの導電領域、つまりゲート電極上および拡
散層上に注入し、熱処理を加える工程をそなえたもので
、これに′より、その高融点金属をシリサイド化し、ゲ
ート電極および拡散層めシート抵抗を下け、微細加工に
よる半導体集積回路の動作性能の向上を創るものである
。また、高融点金属のシリサイドは、低抵抗にもかかわ
らず、高温で安全であり、特に酸素雰囲気中において安
定なため、現在、主流となっているポリシリコンをゲー
トとして用いるプロセスへの適合性が非常に高い。
実施例の説明
以下本発明の実施例を用いて、本発明を具体的に詳述す
る。第2図a −dは、本発明を用いた場合の、工程順
断面図である。
る。第2図a −dは、本発明を用いた場合の、工程順
断面図である。
まず、第2図aに示すように、/リコン基板1を熱酸化
して、400へのゲート絶縁膜2を形成する。つぎに、
減圧CVD法によりポリシリコン3を4oOO人形成す
る。続いて、ポリシリコン3にP(リン)を1000″
Cで拡散し7、n型のポリ7リコンとする。その後感光
性膜4のパターンにより、ポリシリコン3をドライエツ
チング1゜感光性膜4の除去を行う。つぎに、第2図す
に示すように、ポリシリコン3のパターンを用いて、ゲ
ート酸化膜2のエツチングを行い、その後、全面にA8
+を加速電圧40KVで4XI Q15c+++ ’注
入し、注入層6を形成する。つきに、WF6ガスをリー
スガスとして用い、W(タングステン)をイオン化し、
加速電圧sOK’Vで、15X1016(J−2注入し
、Wの注入層9を形成する。その後、900′CのN2
ガス雰囲気中でアニールを行い、As の拡散層5と
Wのシリサイド層10を形成する。Asの拡散長は、熱
処理時間により制御できる。Wのシリサイド層の厚さは
、熱処理時間に依存せず、W原子の数に依存する。Wの
シリサイドは、一般にWS120ダインリザイドが最→
も安定なためである。−1−記の条件下においては、約
1000人の7リサイド層が形成され、シート抵抗は、
6〜1oil/口である。シリサイド層1Qがなく、A
sによる拡散層のみの場合は、60〜70Ω/口でムh
7F″−り當熱のギト・i II Mソバ愼ムI/rも
1八イも、ソリサイド層10がないと20〜30Ω/′
口である。その後、第2図dに示すように、層間絶縁膜
6をCVD法により成長し、つぎに、コンタクトホール
7をエツチングにより形成し、続いてAgのスパッタ膜
8を成長し、パターンニングを行い、MOSトランジス
タによる集積回路を形成する。
して、400へのゲート絶縁膜2を形成する。つぎに、
減圧CVD法によりポリシリコン3を4oOO人形成す
る。続いて、ポリシリコン3にP(リン)を1000″
Cで拡散し7、n型のポリ7リコンとする。その後感光
性膜4のパターンにより、ポリシリコン3をドライエツ
チング1゜感光性膜4の除去を行う。つぎに、第2図す
に示すように、ポリシリコン3のパターンを用いて、ゲ
ート酸化膜2のエツチングを行い、その後、全面にA8
+を加速電圧40KVで4XI Q15c+++ ’注
入し、注入層6を形成する。つきに、WF6ガスをリー
スガスとして用い、W(タングステン)をイオン化し、
加速電圧sOK’Vで、15X1016(J−2注入し
、Wの注入層9を形成する。その後、900′CのN2
ガス雰囲気中でアニールを行い、As の拡散層5と
Wのシリサイド層10を形成する。Asの拡散長は、熱
処理時間により制御できる。Wのシリサイド層の厚さは
、熱処理時間に依存せず、W原子の数に依存する。Wの
シリサイドは、一般にWS120ダインリザイドが最→
も安定なためである。−1−記の条件下においては、約
1000人の7リサイド層が形成され、シート抵抗は、
6〜1oil/口である。シリサイド層1Qがなく、A
sによる拡散層のみの場合は、60〜70Ω/口でムh
7F″−り當熱のギト・i II Mソバ愼ムI/rも
1八イも、ソリサイド層10がないと20〜30Ω/′
口である。その後、第2図dに示すように、層間絶縁膜
6をCVD法により成長し、つぎに、コンタクトホール
7をエツチングにより形成し、続いてAgのスパッタ膜
8を成長し、パターンニングを行い、MOSトランジス
タによる集積回路を形成する。
発明の効果
本発明によれば、ゲート電極のシート抵抗および拡散層
のシート抵抗を低下でき、高速動作のデバイスの形成に
有効である。捷だ、高融点金属のシリサイド層の形成を
、注入と熱処理で行うためゲート電極上と拡散層形成領
域とにセルファラインで形成でき、微細寸法の加工にも
適している。
のシート抵抗を低下でき、高速動作のデバイスの形成に
有効である。捷だ、高融点金属のシリサイド層の形成を
、注入と熱処理で行うためゲート電極上と拡散層形成領
域とにセルファラインで形成でき、微細寸法の加工にも
適している。
そのため、微細化、高集積化、高速化を心安とする超L
STのプロセスへの適用に極めて有効である。
STのプロセスへの適用に極めて有効である。
第1図a −dは、従来法により、ポリシリコンゲート
のMOS トランジスタで形成する場合の工程順断面図
、第2図a −dは、本発明の実施に際し、高融点金属
として、Wを用いた場合の例の工程順断面図である。 1・・・・シリコン基板、2・・・・・・ゲート酸化膜
、3・・・・・・ポリシリコン、4・・・・・感光性膜
、6・・・・・・注入層、6・・・・層間絶縁膜、了・
・・・・コンタクトボール、8・・・・Alスパッタ膜
、9・・・・・・Wの注入層、10・・・・・Wのシリ
サイド層。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
のMOS トランジスタで形成する場合の工程順断面図
、第2図a −dは、本発明の実施に際し、高融点金属
として、Wを用いた場合の例の工程順断面図である。 1・・・・シリコン基板、2・・・・・・ゲート酸化膜
、3・・・・・・ポリシリコン、4・・・・・感光性膜
、6・・・・・・注入層、6・・・・層間絶縁膜、了・
・・・・コンタクトボール、8・・・・Alスパッタ膜
、9・・・・・・Wの注入層、10・・・・・Wのシリ
サイド層。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図
Claims (3)
- (1)高融点金属をイオン注入法により、シリコンへ注
入する工程と、熱処理によシ上記高融点金属をシリコン
と反応させ、シリサイド層を形成することを、兼ね備え
たことを特徴とする半導体装置の製造方法。 - (2)高融点金属が、Mo、Ta、Ti、Wの群から選
ばれる特許請求の範囲第1項記載の半導体装置の製造方
法。 - (3)熱処理が、900’C以上の窒素、酸素ガス雰囲
気あるいは真空中で行われる特許請求の範囲第1項記載
の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3064884A JPS60175456A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3064884A JPS60175456A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60175456A true JPS60175456A (ja) | 1985-09-09 |
Family
ID=12309626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3064884A Pending JPS60175456A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60175456A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6218023A (ja) * | 1985-07-16 | 1987-01-27 | Fujitsu Ltd | 半導体装置に於けるマイグレ−シヨン防止法 |
JPS62174975A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | 半導体装置 |
JPS62224078A (ja) * | 1986-03-26 | 1987-10-02 | Toshiba Corp | 半導体装置の製造方法 |
JPH02170528A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 半導体装置の製造方法 |
-
1984
- 1984-02-20 JP JP3064884A patent/JPS60175456A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6218023A (ja) * | 1985-07-16 | 1987-01-27 | Fujitsu Ltd | 半導体装置に於けるマイグレ−シヨン防止法 |
JPS62174975A (ja) * | 1986-01-28 | 1987-07-31 | Nec Corp | 半導体装置 |
JPS62224078A (ja) * | 1986-03-26 | 1987-10-02 | Toshiba Corp | 半導体装置の製造方法 |
JPH02170528A (ja) * | 1988-12-23 | 1990-07-02 | Toshiba Corp | 半導体装置の製造方法 |
US5654241A (en) * | 1988-12-23 | 1997-08-05 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device having reduced resistance of diffusion layers and gate electrodes |
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