JPS6218023A - 半導体装置に於けるマイグレ−シヨン防止法 - Google Patents
半導体装置に於けるマイグレ−シヨン防止法Info
- Publication number
- JPS6218023A JPS6218023A JP15743785A JP15743785A JPS6218023A JP S6218023 A JPS6218023 A JP S6218023A JP 15743785 A JP15743785 A JP 15743785A JP 15743785 A JP15743785 A JP 15743785A JP S6218023 A JPS6218023 A JP S6218023A
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- JP
- Japan
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- ions
- aluminum
- aluminum film
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- silicon
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
単結晶シリコン面あるいは多結晶シリコン面にアルミニ
ウムを積層して、配線層として電極コンタクトを形成す
る方法は、半導体の構造として普遍的に用いられている
。然し、半導体装置の信頼性を低下させる要因としてコ
ンタクト界面におけるエレクトロ・マイグレーションの
問題があり、本発明ではイオン打ち込み法によりマイグ
レーション対策を行った。
ウムを積層して、配線層として電極コンタクトを形成す
る方法は、半導体の構造として普遍的に用いられている
。然し、半導体装置の信頼性を低下させる要因としてコ
ンタクト界面におけるエレクトロ・マイグレーションの
問題があり、本発明ではイオン打ち込み法によりマイグ
レーション対策を行った。
本発明は、アルミニウム配線層と単結晶シリコン、ある
いは多結晶シリコンとのコンタクト界面におけるエレク
トロ・マイグレーションの防止に関する。
いは多結晶シリコンとのコンタクト界面におけるエレク
トロ・マイグレーションの防止に関する。
半導体装置を長時間使用すると低電位側のアルミニウム
とシリコンとのコンタクト面にボイドを発生し、局部的
なる電流密度の増大に伴う断線不良を発生する。
とシリコンとのコンタクト面にボイドを発生し、局部的
なる電流密度の増大に伴う断線不良を発生する。
この現象はエレクトロ・マイグレーションと呼ばれてい
るが、これは配線中を流れるエレクトロンが熱的に活性
化され、アルミニウム・イオンを正電位側に押しやるこ
とによるものと解釈されている。
るが、これは配線中を流れるエレクトロンが熱的に活性
化され、アルミニウム・イオンを正電位側に押しやるこ
とによるものと解釈されている。
これを防止するため多くの方法が提案されているが、改
善のためのコストアップと、信頼性向上によるメリット
との総合的評価が必要であり、常に改善の検討対象とな
っている。
善のためのコストアップと、信頼性向上によるメリット
との総合的評価が必要であり、常に改善の検討対象とな
っている。
シリコンとアルミニウムは非常に合金を作り易い金属で
あり、界面のシリコン側はアルミニウムを取り込んだ結
晶層を形成する一方、アルミニウム側ではシリコンとの
合金を形成し易い。
あり、界面のシリコン側はアルミニウムを取り込んだ結
晶層を形成する一方、アルミニウム側ではシリコンとの
合金を形成し易い。
上記現象はプロセスの条件によって絶えず変わるので、
常に最善の状況を維持するにはプロセスのコントロール
は厳しくなる。
常に最善の状況を維持するにはプロセスのコントロール
は厳しくなる。
一般に行われているマイグレーション防止の手段として
は、アルミニウムを界面でグレイン・サイズを大きく成
長させる方法、配線層としてアルミニウム単体を使用す
るのでなくシリコンを含んだアルミニウム合金を使用す
る方法、シリコンとアルミニウムの間に高融点金属(T
i、Mo、W等)あるいはこれらの合金をバッファ層と
して挟み込む方法等が必要に応じて採用されている。
は、アルミニウムを界面でグレイン・サイズを大きく成
長させる方法、配線層としてアルミニウム単体を使用す
るのでなくシリコンを含んだアルミニウム合金を使用す
る方法、シリコンとアルミニウムの間に高融点金属(T
i、Mo、W等)あるいはこれらの合金をバッファ層と
して挟み込む方法等が必要に応じて採用されている。
バッファ層をコンタクト面に形成する場合の構造を第2
図に示す。図面で1はシリコン基板、2は絶縁膜、4は
アルミニウム膜で、コンタクト・ホール3には高融点バ
ッファ層6を挟んでコンタクトを形成している。
図に示す。図面で1はシリコン基板、2は絶縁膜、4は
アルミニウム膜で、コンタクト・ホール3には高融点バ
ッファ層6を挟んでコンタクトを形成している。
上記に述べた、従来の技術によるマイグレーション防止
方法の中では高融点金属、あるいはその合金をコンタク
ト界面にバッファ層として形成するのが極めて効果的で
あることが知られている。
方法の中では高融点金属、あるいはその合金をコンタク
ト界面にバッファ層として形成するのが極めて効果的で
あることが知られている。
然し、この方法ではバッファ層を形成するためのCVD
法等での成長プロセス、パターンニング・プロセス等が
複雑であり、工数の増大とコストアップを招く問題があ
り、別の手段で同等の効果を得る方法が模索されている
。
法等での成長プロセス、パターンニング・プロセス等が
複雑であり、工数の増大とコストアップを招く問題があ
り、別の手段で同等の効果を得る方法が模索されている
。
上記問題点は、配線用アルミニウムとシリコンとのコン
タクト界面にイオン打込むことにより、アルミニウムと
シリコンとの反応を防止することよりなる本発明のマイ
グレーション防止法によって解決される。
タクト界面にイオン打込むことにより、アルミニウムと
シリコンとの反応を防止することよりなる本発明のマイ
グレーション防止法によって解決される。
打込むイオンの種類としては、Ti、Mo、W等の高融
点金属イオン、あるいはNイオンがマイグレーション防
止に効果的である。
点金属イオン、あるいはNイオンがマイグレーション防
止に効果的である。
Ti、Mo、W等の金属イオンはシリコンと反応して、
これらの金属のシリサイドを形成する。
これらの金属のシリサイドを形成する。
また、Nイオンはアルミニウムと反応してA/Nのバッ
ファ層を形成する。
ファ層を形成する。
これらのバッファ層はアルミニウム・イオンが正電位側
に移動するのを防止する機能を果す。
に移動するのを防止する機能を果す。
本発明は、半導体基板内に不純物を導入する手段として
広く用いられているイオン打込み技術を用いて、コンタ
クト界面層の改質を図らんとするものである。
広く用いられているイオン打込み技術を用いて、コンタ
クト界面層の改質を図らんとするものである。
イオン打込み法は、導入される元素イオンの量を極めて
正確に、そのイオン・ビーム電流によってコントロール
可能とするのみならず、打込みの深さはイオンの加速電
圧によって決定される。
正確に、そのイオン・ビーム電流によってコントロール
可能とするのみならず、打込みの深さはイオンの加速電
圧によって決定される。
第1図に示すごとく、通常の方法でシリコン基板1の素
子形成領域上に絶縁膜2が積層され、更にコンタクト・
ホール3が開口された後、アルミニウム膜4が蒸着され
ている。
子形成領域上に絶縁膜2が積層され、更にコンタクト・
ホール3が開口された後、アルミニウム膜4が蒸着され
ている。
アルミニウム膜の厚さは、通常数1000人から1μm
の範囲に選ばれている。これにコンタクト・ホール部の
み開口せるレジスト膜5を積層した後、高融点金属、即
ちTi、M□、W等の金属イオン、あるいは窒素イオン
の打込みを行う。
の範囲に選ばれている。これにコンタクト・ホール部の
み開口せるレジスト膜5を積層した後、高融点金属、即
ちTi、M□、W等の金属イオン、あるいは窒素イオン
の打込みを行う。
イオン打込みの深さは、その分布の中心がアルミニウム
膜を通したシリコンとのコンタクト界面7になるように
イオンの加速電圧を決定する。
膜を通したシリコンとのコンタクト界面7になるように
イオンの加速電圧を決定する。
必要なる打込みのエネルギーは、蒸着されたアルミニウ
ムの膜厚、打込みイオンの質量等によって変わるが、例
えばアルミ;、ラムの膜厚を5000人とした場合、T
Iのイオン打込みは約500 K e V程度となる。
ムの膜厚、打込みイオンの質量等によって変わるが、例
えばアルミ;、ラムの膜厚を5000人とした場合、T
Iのイオン打込みは約500 K e V程度となる。
Mo、W等の質量の大きいイオンの場合は、加速電圧は
更に高くなる。またイオン打込み量は1015〜101
6/cm2に選ばれる。
更に高くなる。またイオン打込み量は1015〜101
6/cm2に選ばれる。
通常の不純物としてのイオン注入時の加速電圧は200
K e V以下であるがζ本発明の場合はアルミニウ
ム膜を通してイオン打込みを行うので加速電圧は高くな
る。
K e V以下であるがζ本発明の場合はアルミニウ
ム膜を通してイオン打込みを行うので加速電圧は高くな
る。
シリコン基板内の深い位置に酸素イオンを打込んで、S
i Ozの絶縁層を形成するsorの技術及びその装
置の開発が進んでいるので、上記加速電圧の大きさは問
題で無くなりつつある。
i Ozの絶縁層を形成するsorの技術及びその装
置の開発が進んでいるので、上記加速電圧の大きさは問
題で無くなりつつある。
打込まれた高融点金属は、シリコン基板と化合物を形成
し高融点金属シリサイドとなる。
し高融点金属シリサイドとなる。
イオン打込みとして窒素、即ちNイオンを使用すること
も可能であるが、Nイオンの場合はアルミニウムと反応
してAINを形成する。AlNは絶縁性をもっているが
、打込み量が上記の範囲であればコンタクトとじての導
電性を失わずにマイグレーションの防止効果を持つ。
も可能であるが、Nイオンの場合はアルミニウムと反応
してAINを形成する。AlNは絶縁性をもっているが
、打込み量が上記の範囲であればコンタクトとじての導
電性を失わずにマイグレーションの防止効果を持つ。
以上に説明せるごとく、本発明の方法を用いることによ
り配線層は通常の方法でを形成した後、効果的なマイグ
レーション防止用のバッファ層を形成することが可能と
なった。
り配線層は通常の方法でを形成した後、効果的なマイグ
レーション防止用のバッファ層を形成することが可能と
なった。
第1図は本発明のマイグレーション防止法を説明するた
めの断面図、 第2図は従来の技術によるマイグレーション防止法(バ
ッファ層形成法)を説明する断面図、を示す。 図面において、 1はシリコン基板、 2は絶縁膜、 3はコンタクト・ホール、 4はアルミニウム膜、 5はレジスト膜、 6はバッファ層、 7はコンタクト界面、 をそれぞれ示す。 イス〉ビーム 斗発1?)T/12(フルーシタシリと)をや説明1F
かfflω国第 1 図 第 2 図
めの断面図、 第2図は従来の技術によるマイグレーション防止法(バ
ッファ層形成法)を説明する断面図、を示す。 図面において、 1はシリコン基板、 2は絶縁膜、 3はコンタクト・ホール、 4はアルミニウム膜、 5はレジスト膜、 6はバッファ層、 7はコンタクト界面、 をそれぞれ示す。 イス〉ビーム 斗発1?)T/12(フルーシタシリと)をや説明1F
かfflω国第 1 図 第 2 図
Claims (3)
- (1)配線用アルミニウム膜(4)上から該配線用アル
ミニウム膜とシリコンとのコンタクト界面(7)に対し
、アルミニウムとシリコンとの反応を防ぐためのイオン
の打込みを行うことを特徴とする半導体装置に於けるマ
イグレーション防止法。 - (2)上記イオンとして高融点金属イオンを用いること
を特徴とする特許請求範囲第(1)項記載の半導体装置
に於けるマイグレーション防止法。 - (3)上記イオンとして窒素イオンを用いることを特徴
とする特許請求範囲第(1)項記載の半導体装置に於け
るマイグレーション防止法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15743785A JPS6218023A (ja) | 1985-07-16 | 1985-07-16 | 半導体装置に於けるマイグレ−シヨン防止法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15743785A JPS6218023A (ja) | 1985-07-16 | 1985-07-16 | 半導体装置に於けるマイグレ−シヨン防止法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6218023A true JPS6218023A (ja) | 1987-01-27 |
Family
ID=15649627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15743785A Pending JPS6218023A (ja) | 1985-07-16 | 1985-07-16 | 半導体装置に於けるマイグレ−シヨン防止法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6218023A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5018001A (en) * | 1988-12-15 | 1991-05-21 | Nippondenso Co., Ltd. | Aluminum line with crystal grains |
US5300462A (en) * | 1989-02-20 | 1994-04-05 | Kabushiki Kaisha Toshiba | Method for forming a sputtered metal film |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5247374A (en) * | 1975-10-14 | 1977-04-15 | Mitsubishi Electric Corp | Process for production of semiconductor device |
JPS5749232A (en) * | 1980-09-08 | 1982-03-23 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
JPS60175456A (ja) * | 1984-02-20 | 1985-09-09 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1985
- 1985-07-16 JP JP15743785A patent/JPS6218023A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5247374A (en) * | 1975-10-14 | 1977-04-15 | Mitsubishi Electric Corp | Process for production of semiconductor device |
JPS5749232A (en) * | 1980-09-08 | 1982-03-23 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
JPS60175456A (ja) * | 1984-02-20 | 1985-09-09 | Matsushita Electronics Corp | 半導体装置の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5018001A (en) * | 1988-12-15 | 1991-05-21 | Nippondenso Co., Ltd. | Aluminum line with crystal grains |
US5300462A (en) * | 1989-02-20 | 1994-04-05 | Kabushiki Kaisha Toshiba | Method for forming a sputtered metal film |
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