JPS59106152A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59106152A JPS59106152A JP57216701A JP21670182A JPS59106152A JP S59106152 A JPS59106152 A JP S59106152A JP 57216701 A JP57216701 A JP 57216701A JP 21670182 A JP21670182 A JP 21670182A JP S59106152 A JPS59106152 A JP S59106152A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/005—Electric analogue stores, e.g. for storing instantaneous values with non-volatile charge storage, e.g. on floating gate or MNOS
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- G—PHYSICS
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- G11C27/02—Sample-and-hold arrangements
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- Read Only Memory (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発ツＪは半導体装置、特に不揮発性半導体記憶装置を
含む半導体装置の構成に関するものである。
含む半導体装置の構成に関するものである。
ＭＯ８型不揮発性記憶累子は、ゲート絶縁層内に電荷蓄
積領域が設けられておシ、ゲート電極と半導体基板との
間に印加する電圧パルスの極性、高さおよび幅によって
前記電荷蓄積領域と半導体基板との間での電荷の注入／
放出量を制御し、もってＭＯＳ ＦＥＴとしての閾値電
圧を変化させるものである。
積領域が設けられておシ、ゲート電極と半導体基板との
間に印加する電圧パルスの極性、高さおよび幅によって
前記電荷蓄積領域と半導体基板との間での電荷の注入／
放出量を制御し、もってＭＯＳ ＦＥＴとしての閾値電
圧を変化させるものである。
電荷蓄積領域としては、絶縁層中に分散するトラップ準
位群あるいは絶縁層中に独立して設けられた導電体層が
一般的に用いられる。
位群あるいは絶縁層中に独立して設けられた導電体層が
一般的に用いられる。
ここで、ＭＯ８型半導体記憶素子の特徴のうち本発明に
関わる点を挙げると、 １６ 印加パルス電圧の高さないし幅が増加すると、
電荷蓄積領域と半導体基板との間での電荷注入／放出量
が増加する。
関わる点を挙げると、 １６ 印加パルス電圧の高さないし幅が増加すると、
電荷蓄積領域と半導体基板との間での電荷注入／放出量
が増加する。
２、以加パルス電圧の変化に対して、ＭＯＳＦＥＴとし
ての閾値電圧の変化が線型となる印加パルス電圧範囲が
ある。
ての閾値電圧の変化が線型となる印加パルス電圧範囲が
ある。
しかしながら、電荷蓄積領域と半導体基板との間での電
荷の注入／放出量の増加は、電荷蓄積領域と半導体基板
とをへたて絶縁物層を通過する電荷の増加を意味し、こ
の通過電荷量の増加は、絶縁物層中でのトラップ準位の
増加をもたらす。この電荷蓄積領域と牛梼体基板とをへ
だてでいる絶縁物層中でのトシップ準位の増加は、不揮
発性半導体記憶素子の記憶保持ｌ持件の劣化および疲労
特性の劣化をもんらｆ、 １〜たかって印加パルス電圧
の高さおよび幅は、必要以上の霜、荷量の注入／放出い
わゆる過剰書込みの状態を避けるために、ある最大値を
越えないように制御されなければならない。
荷の注入／放出量の増加は、電荷蓄積領域と半導体基板
とをへたて絶縁物層を通過する電荷の増加を意味し、こ
の通過電荷量の増加は、絶縁物層中でのトラップ準位の
増加をもたらす。この電荷蓄積領域と牛梼体基板とをへ
だてでいる絶縁物層中でのトシップ準位の増加は、不揮
発性半導体記憶素子の記憶保持ｌ持件の劣化および疲労
特性の劣化をもんらｆ、 １〜たかって印加パルス電圧
の高さおよび幅は、必要以上の霜、荷量の注入／放出い
わゆる過剰書込みの状態を避けるために、ある最大値を
越えないように制御されなければならない。
また、印加パルス電圧の変化に対して閾（ｆｆｌｉ電圧
が線型に変化する領域が存在することは、Ｍ、Ｏ８型半
導体記憶素子がアナログ量の記憶素子として用い得るこ
とを意味している。逆にいえは、ＭＯ８型半導体記憶素
子をアナログ量記憶素子として用いるためには、印加電
圧パルスの高さをアナログ量として制御し、また閾値電
圧をアナログ量として読み出し、増幅する必要がある。
が線型に変化する領域が存在することは、Ｍ、Ｏ８型半
導体記憶素子がアナログ量の記憶素子として用い得るこ
とを意味している。逆にいえは、ＭＯ８型半導体記憶素
子をアナログ量記憶素子として用いるためには、印加電
圧パルスの高さをアナログ量として制御し、また閾値電
圧をアナログ量として読み出し、増幅する必要がある。
従来のＭＯ８Ｏ８型半導体記憶素子用した不揮発性半導
体装置では、デジタル量を記憶することしかできず、か
つＭＯ８型半導体記憶素子の論理制御を行なうためにＭ
Ｏ８型電界効果トランジスタからなる周辺回路を有して
いた。ＬＺれは、ＭＯ８型半導体記ｔは素＋：を形成す
る工程と、ＭＯ８型箪界効牙トジンジスタメタ成する二
Ｅ程とがほぼ同一であること、および同一基板上への集
稙密艮の点でＭＯ８型電界効果トランジスタの方がバイ
ポ・−シトランジスタ層内まり高いことによるものであ
る。
体装置では、デジタル量を記憶することしかできず、か
つＭＯ８型半導体記憶素子の論理制御を行なうためにＭ
Ｏ８型電界効果トランジスタからなる周辺回路を有して
いた。ＬＺれは、ＭＯ８型半導体記ｔは素＋：を形成す
る工程と、ＭＯ８型箪界効牙トジンジスタメタ成する二
Ｅ程とがほぼ同一であること、および同一基板上への集
稙密艮の点でＭＯ８型電界効果トランジスタの方がバイ
ポ・−シトランジスタ層内まり高いことによるものであ
る。
しかしながら、印加電圧パルスの制御、特に最大値の設
定ないしアナログ量制御あるいは閾値電圧のアナログ量
とじての読み出し／増幅の点では、ＭＯ８型′市界効果
トランジスタよりもバイポーラトランジスタ素子を用い
た方が有利であることは明らかである６、 本発明の目的は、不揮発性半導体装置の記憶保持特性お
よび疲労特性の改善をはかるとともに、アナログ量の記
憶／町生という新しい機能を伺加した半導体装置を提供
することにある。
定ないしアナログ量制御あるいは閾値電圧のアナログ量
とじての読み出し／増幅の点では、ＭＯ８型′市界効果
トランジスタよりもバイポーラトランジスタ素子を用い
た方が有利であることは明らかである６、 本発明の目的は、不揮発性半導体装置の記憶保持特性お
よび疲労特性の改善をはかるとともに、アナログ量の記
憶／町生という新しい機能を伺加した半導体装置を提供
することにある。
本発明は、記憶素子部および論理制御部はＭＯ８型電界
効果素子により構成し、アナログ量制御増幅部はバイポ
ーラトランジスタ朱子により構成することを特徴とする
ものが、以＝ト、図面によシ詳述する。
効果素子により構成し、アナログ量制御増幅部はバイポ
ーラトランジスタ朱子により構成することを特徴とする
ものが、以＝ト、図面によシ詳述する。
第１図は、本発明の一実施例な示す図である１゜マトリ
ックス状に配置されたＭＯ８型記憶素子群２１、ＭＯ８
型電界効果トランジスタ群で構成されたアドレス撰択回
路２２、）くイボージトランジスタ素子群で構成された
ゲート電極印加電圧のアナログ制御回路２３および閾値
電圧のアナログ読み出し回路２５、ならびにバイポーラ
トランジスタ素子で構成されたアナログ量増幅回路２４
が同一基板上に集積回路として形成されている１Ｊ第１
図に示された構成において、入力端７２６に印加された
アナログ量はゲート電極印加電圧制御回路２３を通って
アドレス撰択回路２２によって撰択されたＭＯ８型記憶
素子のケート電極に印加される。寸だ、アドレス撰択回
路２２によって撰択されたＭＯ８型記憶素子の闇値電圧
は、読み出し回路２５によってアブ−ログ量として読み
出され、増幅回路２４によって増幅された後、出力端・
子２７よりアナログ量として出力される。
ックス状に配置されたＭＯ８型記憶素子群２１、ＭＯ８
型電界効果トランジスタ群で構成されたアドレス撰択回
路２２、）くイボージトランジスタ素子群で構成された
ゲート電極印加電圧のアナログ制御回路２３および閾値
電圧のアナログ読み出し回路２５、ならびにバイポーラ
トランジスタ素子で構成されたアナログ量増幅回路２４
が同一基板上に集積回路として形成されている１Ｊ第１
図に示された構成において、入力端７２６に印加された
アナログ量はゲート電極印加電圧制御回路２３を通って
アドレス撰択回路２２によって撰択されたＭＯ８型記憶
素子のケート電極に印加される。寸だ、アドレス撰択回
路２２によって撰択されたＭＯ８型記憶素子の闇値電圧
は、読み出し回路２５によってアブ−ログ量として読み
出され、増幅回路２４によって増幅された後、出力端・
子２７よりアナログ量として出力される。
即ち、本発明の一実施例において−１、論理制御回路で
あるアドレス撰択回路２２はＭＯ８型電界効果トランジ
スタ群で構成され、アナログ回路であるゲ・−ト印加箱
、圧制御回路２３、閾値電圧読み出し回路２５および増
幅回路２４は、ノ（イΣｔＳ−ラトランジスク素子で構
成させることによって、アナログ量−の記憶という新し
７い機能を有する不揮発性半導体装置装Ｖ）、が（ｊ￥
成されていン）。。
あるアドレス撰択回路２２はＭＯ８型電界効果トランジ
スタ群で構成され、アナログ回路であるゲ・−ト印加箱
、圧制御回路２３、閾値電圧読み出し回路２５および増
幅回路２４は、ノ（イΣｔＳ−ラトランジスク素子で構
成させることによって、アナログ量−の記憶という新し
７い機能を有する不揮発性半導体装置装Ｖ）、が（ｊ￥
成されていン）。。
第２［゛ｇ陳ｔ１第１し］ ｔ Ｍｙ成するためのＮ１
°Ｓを不揮発性記１ゐ赤子、ＭＯ８型トクンジスタメタ
びノ（イポーラトランジスタの断侑１オノ４造図を示す
ものであり、ＭＯ８型不揮発性記憶素子としてＰ５−ヤ
ンネル型ＭＮＯ８素子（↓ソ、下、Ｐ−ＭＮＯＳ ＦＥ
Ｔと称す）５０を用い、ＭＯ８型電界効果トランジスタ
とし’ｆｌＰチャンネルＭＯ８型′市界効果トランジス
タ（以下、Ｆ”−ＩＶＩＯ８ＦｊづＴ、１１：称−ｔ）
５１を用い、さらにバイポー：／ｌ−ランジメタ素子と
して、Ｎ ｌ） Ｎトランジスタ（以下 ＮＰＮＴｒと
称す）５２を用いている。
°Ｓを不揮発性記１ゐ赤子、ＭＯ８型トクンジスタメタ
びノ（イポーラトランジスタの断侑１オノ４造図を示す
ものであり、ＭＯ８型不揮発性記憶素子としてＰ５−ヤ
ンネル型ＭＮＯ８素子（↓ソ、下、Ｐ−ＭＮＯＳ ＦＥ
Ｔと称す）５０を用い、ＭＯ８型電界効果トランジスタ
とし’ｆｌＰチャンネルＭＯ８型′市界効果トランジス
タ（以下、Ｆ”−ＩＶＩＯ８ＦｊづＴ、１１：称−ｔ）
５１を用い、さらにバイポー：／ｌ−ランジメタ素子と
して、Ｎ ｌ） Ｎトランジスタ（以下 ＮＰＮＴｒと
称す）５２を用いている。
第２図に示すＦｊ：に、同一のＰ型シリコン′基板３】
−ＦにＮ型−ｒピタキシャル層３２を形成し１．さらに
熱拡散法によりｐ型絶縁層３３を形成することによシエ
ビタキシャル層３２を各々分離し、Ｐ−ＭＮＯＳ Ｆ
ＥＴ５０ を形成する領域４３およびＰ−ＭＯＳ ＦＥ
’ｉ”５１を形成する領域４４をそれぞれ分離形成する
と同時に、ＮＰＮＴｒ５２のコレクタ領域４５をも形成
する。閘、コレクタ直列抵抗の低減のために、コレクタ
領域４５と基板３１との界面に埋込み領域を設けてもよ
い。
−ＦにＮ型−ｒピタキシャル層３２を形成し１．さらに
熱拡散法によりｐ型絶縁層３３を形成することによシエ
ビタキシャル層３２を各々分離し、Ｐ−ＭＮＯＳ Ｆ
ＥＴ５０ を形成する領域４３およびＰ−ＭＯＳ ＦＥ
’ｉ”５１を形成する領域４４をそれぞれ分離形成する
と同時に、ＮＰＮＴｒ５２のコレクタ領域４５をも形成
する。閘、コレクタ直列抵抗の低減のために、コレクタ
領域４５と基板３１との界面に埋込み領域を設けてもよ
い。
その後、ＮＰＮＴｒ５２のベース領域４６をＰ型不純物
のイオン注入により形成し、つついてｌ）−ＭＮＯＳ
ＦＥＴ５０．Ｐ−ＭＯＳ ＦＥＴ５１（７）ｆ ヤ７ネ
ルストッパー領域３４およびＮＰＮＴｒ５２のエミッタ
領域３５をＮ型の不純物によシ同時に形成し、さらにＰ
−ＭＮＯＳ ＦＥＴ５０．Ｐ−ＭＯＳ ＦＥＴ５１
の：／−ス領域３６、ドレイン領域３７およびＮＰＮ
Ｔ、−５２のベースコンタクト領域３８としてＰ型の不
純物を熱拡散法により同時に形成する。
のイオン注入により形成し、つついてｌ）−ＭＮＯＳ
ＦＥＴ５０．Ｐ−ＭＯＳ ＦＥＴ５１（７）ｆ ヤ７ネ
ルストッパー領域３４およびＮＰＮＴｒ５２のエミッタ
領域３５をＮ型の不純物によシ同時に形成し、さらにＰ
−ＭＮＯＳ ＦＥＴ５０．Ｐ−ＭＯＳ ＦＥＴ５１
の：／−ス領域３６、ドレイン領域３７およびＮＰＮ
Ｔ、−５２のベースコンタクト領域３８としてＰ型の不
純物を熱拡散法により同時に形成する。
しかる後に、Ｐ−ＭＯＳ ＦＥＴ５１のゲート絶縁膜と
してシリコン酸化膜３９、Ｐ−ＭＮＯＳ Ｆ’ＥＴ５０
のゲート絶縁膜としてシリコン酸化膜４ｏおよびシリコ
ン窒化膜４１をそれぞれ形成し、その上にアルミニウム
ゲート電極４２を形成する。アルミニウムゲート電極４
２の形成と同時に、アルミニウム配線４７も形成される
。。
してシリコン酸化膜３９、Ｐ−ＭＮＯＳ Ｆ’ＥＴ５０
のゲート絶縁膜としてシリコン酸化膜４ｏおよびシリコ
ン窒化膜４１をそれぞれ形成し、その上にアルミニウム
ゲート電極４２を形成する。アルミニウムゲート電極４
２の形成と同時に、アルミニウム配線４７も形成される
。。
以上の工程によシ、ｌ）−ＭＮＯＳ ＦＥ’Ｉ’５０お
よびＰ−ＭＤ８ ＦＢ’ｌ”５１さらにＮＰＮＴｒ５２
を同一シリコン基板３１上に形成している。
よびＰ−ＭＤ８ ＦＢ’ｌ”５１さらにＮＰＮＴｒ５２
を同一シリコン基板３１上に形成している。
尚、第１図、第２図の実施例におけるす、ｉ ｏ ｓ型
半導体記憶素子は、先に述べた電荷蓄積領域としてトラ
ップ準位群を用いるＭＮＯ３構造ＦＥＴないし４９□電
体層を用いる浮遊ゲート構造１” Ｅ Ｔが特にアナロ
グ記憶素子として適している。
半導体記憶素子は、先に述べた電荷蓄積領域としてトラ
ップ準位群を用いるＭＮＯ３構造ＦＥＴないし４９□電
体層を用いる浮遊ゲート構造１” Ｅ Ｔが特にアナロ
グ記憶素子として適している。
第１図は本発明の一ブ赫−例を説明するブロック図、第
２図は第１図を１４ｔｔ成する素子の断面構造図を示す
ものである。 ２１・・・・・・λｊＯｓ型記憶素子群、２２・・・・
・アドレス撰択回路、２３・・・・・・アナログ制釧］
回路、２４・・・・・アナログ増帖１回餡、２５・・・
・・［創ｆ直牝、圧のアナログ読み出し回路、２６・・
・・・・入力端子、２７・・・・・・出力端子、３１・
・・・・・Ｐ型シリコン基板、３２・・・・・・Ｎ型エ
ピタキシャル層、３３・・・・・・Ｐｆｉ絶縁層、３４
・・・・・・チャンネルストッパー、３５・・・・・・
エミッタ、３６・・・・・・ソース、：う７・・・・・
・ドレイン、３８・・・・・・ベースコンタクト、３９
．４０・・・・・・シリコン酸化膜、４１・・・・・・
シリコン窒化膜、４２・・・・・・アルミニウムゲート
電極、４３・・・・・・ＭＮＯ８素子を形成する領域、
４４・・・・・・ＭＯＳＦＥＴを形成する領域、４５・
・・・・・ＮＰＮ）ランジスクのコレクタ領域、４６・
・・・・・ＮＰＮ）ランジメタのベース領域、４７・・
・・・・アルミニウム配線、５０・・・・・・Ｐチャン
イ、ル型ＭＮＯ８２子（Ｐ−ＭＮＯＳ ＦＥＴ）、５１
・・・・・・ＰチャンネルＭＯＳ型電界効果トランジス
タ（Ｐ−ＭＯＳ ＦｌらＴ）、５２・・・・・・ＮＰＮ
Ｉ−ランジメタ（ＮＰＮＴｒ）。 ネｌ 図 ４２７ 手続補正書（自発） ５８ Ｓ。 昭和 年 月 ［−ｊ 特許庁長官 殿 １、事件の表示 昭和５７年 特許 願第２１６７
０１号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 出 願 大東にｒ都ｄし区
芝１ｉ−１’ ｆ−１３３番］号（４２３） 日本
電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東東部イ巷区芝１１．１’ｌ’＋３７番８
ン； 住す二１ｉｉｌ １てル１−１本電気株式会社内 （６５９Ｄ ４百１１１十内原 晋 電１話 東ｌハ（０３）４５６−３１１１友代表〉（連
絡先 １１＋７［気株四＝磐＋−’ｌ旨′１部）５ 補
正の対象 明細１書の「゛発明の詳細な説明 ６ 補正の内容 明細書の第８頁第６行のｌ’−Ｐ−ＭＤＳ ｌ奮［Ｐ−
ＭＯＳＪと訂正する。 代理人 弁理士 内 原 １７ ＼ト這
２図は第１図を１４ｔｔ成する素子の断面構造図を示す
ものである。 ２１・・・・・・λｊＯｓ型記憶素子群、２２・・・・
・アドレス撰択回路、２３・・・・・・アナログ制釧］
回路、２４・・・・・アナログ増帖１回餡、２５・・・
・・［創ｆ直牝、圧のアナログ読み出し回路、２６・・
・・・・入力端子、２７・・・・・・出力端子、３１・
・・・・・Ｐ型シリコン基板、３２・・・・・・Ｎ型エ
ピタキシャル層、３３・・・・・・Ｐｆｉ絶縁層、３４
・・・・・・チャンネルストッパー、３５・・・・・・
エミッタ、３６・・・・・・ソース、：う７・・・・・
・ドレイン、３８・・・・・・ベースコンタクト、３９
．４０・・・・・・シリコン酸化膜、４１・・・・・・
シリコン窒化膜、４２・・・・・・アルミニウムゲート
電極、４３・・・・・・ＭＮＯ８素子を形成する領域、
４４・・・・・・ＭＯＳＦＥＴを形成する領域、４５・
・・・・・ＮＰＮ）ランジスクのコレクタ領域、４６・
・・・・・ＮＰＮ）ランジメタのベース領域、４７・・
・・・・アルミニウム配線、５０・・・・・・Ｐチャン
イ、ル型ＭＮＯ８２子（Ｐ−ＭＮＯＳ ＦＥＴ）、５１
・・・・・・ＰチャンネルＭＯＳ型電界効果トランジス
タ（Ｐ−ＭＯＳ ＦｌらＴ）、５２・・・・・・ＮＰＮ
Ｉ−ランジメタ（ＮＰＮＴｒ）。 ネｌ 図 ４２７ 手続補正書（自発） ５８ Ｓ。 昭和 年 月 ［−ｊ 特許庁長官 殿 １、事件の表示 昭和５７年 特許 願第２１６７
０１号２、発明の名称 半導体装置 ３、補正をする者 事件との関係 出 願 大東にｒ都ｄし区
芝１ｉ−１’ ｆ−１３３番］号（４２３） 日本
電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東東部イ巷区芝１１．１’ｌ’＋３７番８
ン； 住す二１ｉｉｌ １てル１−１本電気株式会社内 （６５９Ｄ ４百１１１十内原 晋 電１話 東ｌハ（０３）４５６−３１１１友代表〉（連
絡先 １１＋７［気株四＝磐＋−’ｌ旨′１部）５ 補
正の対象 明細１書の「゛発明の詳細な説明 ６ 補正の内容 明細書の第８頁第６行のｌ’−Ｐ−ＭＤＳ ｌ奮［Ｐ−
ＭＯＳＪと訂正する。 代理人 弁理士 内 原 １７ ＼ト這
Claims (1)
- 少なくとも１個のＭＯ８型不揮発性記憶素子、少なくと
も１個のＭＯ８型電界効果トランジスタ素子から力るデ
ィジタル制御回路ならびに少なくとも１個のバイポーラ
トランジスタ素子からなるアナログ処理回路が同一の半
導体基板上に配置され、かつ相互に結線されていること
を特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57216701A JPS59106152A (ja) | 1982-12-10 | 1982-12-10 | 半導体装置 |
| EP83112487A EP0111868A3 (en) | 1982-12-10 | 1983-12-12 | A memory system for storing analog information |
| US06/560,308 US4558431A (en) | 1982-12-10 | 1983-12-12 | Memory system for storing analog information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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