JPS63260158A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS63260158A JPS63260158A JP62094420A JP9442087A JPS63260158A JP S63260158 A JPS63260158 A JP S63260158A JP 62094420 A JP62094420 A JP 62094420A JP 9442087 A JP9442087 A JP 9442087A JP S63260158 A JPS63260158 A JP S63260158A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路およびその製造方法に関し、
特にバイポーラトランジスタ、ＭＯＳトランジスタ等の
能動素子を同一基板上に形成した半導体集積回路および
その製造方法に関する。
特にバイポーラトランジスタ、ＭＯＳトランジスタ等の
能動素子を同一基板上に形成した半導体集積回路および
その製造方法に関する。
近年、特定用途向けＬＳＩ、つまりＡＳＩＣ（アラ１９
クーシヲン・スペシフィック・アイシー（Ａｐｐｌｉｃ
ａｔｉｏｎ ５ｐｅｓｉｆｉｃＩＣ） ）が注目を浴
びている。メモリー等の汎用標準ＩＣを上回る市場成長
が期待され、応用も広がっている。この様な背景の中で
半導体素子の複合化が進んでおり、バイポーラトランジ
スタ、ＭＯＳトランジスタを同一基板上に形成したＢ１
−ＣＭＯＳ技術もそのひとつである。
クーシヲン・スペシフィック・アイシー（Ａｐｐｌｉｃ
ａｔｉｏｎ ５ｐｅｓｉｆｉｃＩＣ） ）が注目を浴
びている。メモリー等の汎用標準ＩＣを上回る市場成長
が期待され、応用も広がっている。この様な背景の中で
半導体素子の複合化が進んでおり、バイポーラトランジ
スタ、ＭＯＳトランジスタを同一基板上に形成したＢ１
−ＣＭＯＳ技術もそのひとつである。
しかしながら、素子の複合化を進める上で、製造工程の
増加、製造プロセスの複雑化、製造工期の延長等の大き
な問題が生じ、短期間に歩留良く半導体集積回路を製造
することが非常に難しくなっている０本発明の目的は、
バイポーラトランジスタ、ＭＯＳ）ランジスタを同一基
板上に形成した半導体集積回路において、素子の複合化
を進める上で生じる上記欠点のない浮遊ゲート型不揮発
性メモリー装置を同一基板上に形成可能な半導体集積回
路およびその製造方法を提供することにある。
増加、製造プロセスの複雑化、製造工期の延長等の大き
な問題が生じ、短期間に歩留良く半導体集積回路を製造
することが非常に難しくなっている０本発明の目的は、
バイポーラトランジスタ、ＭＯＳ）ランジスタを同一基
板上に形成した半導体集積回路において、素子の複合化
を進める上で生じる上記欠点のない浮遊ゲート型不揮発
性メモリー装置を同一基板上に形成可能な半導体集積回
路およびその製造方法を提供することにある。
本発明半導体集積回路は、Ｐ（又はＮ）型半導体基板に
選択的に設けられたＮ（又はＰ）ウェル領域に設けられ
たＮＰＮ１Ｎ型トランジスタ（又はＮチャネル浮遊ゲー
ト型メモリートランジスタ）と、前記ウェル領域以外の
部分に設けられたＮチャネル浮遊ゲート型メモリートラ
ンジスタ（又はＮＰＮ縦型トランジスタ）とを有し、前
記Ｎチャネル浮遊ゲート型メモリートランジスタからな
るメモリーセルと、前記ＮＰＮ縦型トランジスタで構°
成されている前記メモリーセルを制御し駆動する周辺回
路とを備えているというものである。
選択的に設けられたＮ（又はＰ）ウェル領域に設けられ
たＮＰＮ１Ｎ型トランジスタ（又はＮチャネル浮遊ゲー
ト型メモリートランジスタ）と、前記ウェル領域以外の
部分に設けられたＮチャネル浮遊ゲート型メモリートラ
ンジスタ（又はＮＰＮ縦型トランジスタ）とを有し、前
記Ｎチャネル浮遊ゲート型メモリートランジスタからな
るメモリーセルと、前記ＮＰＮ縦型トランジスタで構°
成されている前記メモリーセルを制御し駆動する周辺回
路とを備えているというものである。
又、本発明半導体装置の製造方法は、Ｐ（又はＮ）型半
導体基板に選択的にＮ（又はＰ）ウェル領域を形成した
のち、前記ウェル領域の境界上のその近傍に選択的にフ
ィールド絶縁膜を形成して素子分離領域を形成する工程
と、前記素子分離領域で区画された領域表面にゲート酸
化膜を形成する工程と、前記Ｎウェル領域（又はＮ型半
導体基板）上のゲート酸化膜を選択的に除去してエミッ
タコンタクト孔を形成する工程と、導電性被覆を形成し
たのち所定形状に整形することにより前記エミッタコン
タクト孔部にエミッタ電極、前記Ｐ型半導体基板（又は
Ｐウェル領域）の前記ゲート酸化膜の上に直接又は間接
的に浮遊ゲート電極又は制御ゲート電極を形成すること
により、Ｎチャネル浮遊ゲート型メモリートランジスタ
を含むメモリーセル及びＮＰＮ縦型トランジスタを含ん
でなり前記メモリーセルを制御し駆動する周辺回路を形
成するというものである。
導体基板に選択的にＮ（又はＰ）ウェル領域を形成した
のち、前記ウェル領域の境界上のその近傍に選択的にフ
ィールド絶縁膜を形成して素子分離領域を形成する工程
と、前記素子分離領域で区画された領域表面にゲート酸
化膜を形成する工程と、前記Ｎウェル領域（又はＮ型半
導体基板）上のゲート酸化膜を選択的に除去してエミッ
タコンタクト孔を形成する工程と、導電性被覆を形成し
たのち所定形状に整形することにより前記エミッタコン
タクト孔部にエミッタ電極、前記Ｐ型半導体基板（又は
Ｐウェル領域）の前記ゲート酸化膜の上に直接又は間接
的に浮遊ゲート電極又は制御ゲート電極を形成すること
により、Ｎチャネル浮遊ゲート型メモリートランジスタ
を含むメモリーセル及びＮＰＮ縦型トランジスタを含ん
でなり前記メモリーセルを制御し駆動する周辺回路を形
成するというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明半導体集積回路の第１の実施例の主要部
を示す半導体チップの断面図である。
を示す半導体チップの断面図である。
この実施例は浮遊ゲート型不揮発性メモリーのひとつで
ある電気的プログラム可能な読み出し専用メモリ（Ｅ
Ｐ ＲＯＭ ＞セル１００と、ＮＰＮ縦型トランジスタ
１０１を同一半導体基板上に形成したものである。ＥＰ
ＲＯＭセル１００の浮遊ゲート電極５、又は制御ゲート
電極６をＮＰＮバイポーラトランジスタ１０１のエミッ
タ電極７及びコレクタ電極と同一の電極材料で構成形成
することに特色がある。ＥＰＲＯＭセル１００がＮチャ
ネル型であれば、ゲート電極、エミッタ電極、コレクタ
電極の全てを例えばＮ型不純物をドープした多結晶シリ
コンで形成できる。多結晶シリコンはＭＯＳ）、ランジ
スタ、バイポーラトランジスタのいずれにも使用されて
いる優れた電極材料である。従って優れた特性のＥＦＲ
ＯＭを含む複合化された集積回路が実現できる。
ある電気的プログラム可能な読み出し専用メモリ（Ｅ
Ｐ ＲＯＭ ＞セル１００と、ＮＰＮ縦型トランジスタ
１０１を同一半導体基板上に形成したものである。ＥＰ
ＲＯＭセル１００の浮遊ゲート電極５、又は制御ゲート
電極６をＮＰＮバイポーラトランジスタ１０１のエミッ
タ電極７及びコレクタ電極と同一の電極材料で構成形成
することに特色がある。ＥＰＲＯＭセル１００がＮチャ
ネル型であれば、ゲート電極、エミッタ電極、コレクタ
電極の全てを例えばＮ型不純物をドープした多結晶シリ
コンで形成できる。多結晶シリコンはＭＯＳ）、ランジ
スタ、バイポーラトランジスタのいずれにも使用されて
いる優れた電極材料である。従って優れた特性のＥＦＲ
ＯＭを含む複合化された集積回路が実現できる。
第２図は本発明半導体集積回路の第２の実施例の主要部
を示す半導体チップの断面図である。
を示す半導体チップの断面図である。
この実施例は電気的書換え可能な不揮発メモリ（ＥＥＰ
ＲＯＭ）とＮＰＮ縦型トランジスタを同一半導体基板に
集積したものであり、浮遊ゲート電極５又は制御ゲート
電極６をＮＰＮ）ランジスタ１０１のエミッタ電極７、
コレクタ電極８と同一材料で形成しである。
ＲＯＭ）とＮＰＮ縦型トランジスタを同一半導体基板に
集積したものであり、浮遊ゲート電極５又は制御ゲート
電極６をＮＰＮ）ランジスタ１０１のエミッタ電極７、
コレクタ電極８と同一材料で形成しである。
このような場合にも、例えば浮遊ゲート電極５、エミッ
タ電極７、コレクタ電極９を多結晶シリコンで形成でき
、良好な特性のものを実現できることは第１の実施例と
同様である。
タ電極７、コレクタ電極９を多結晶シリコンで形成でき
、良好な特性のものを実現できることは第１の実施例と
同様である。
第３図（ａ）〜（ｄ）は本発明半導体集積回路の製造方
法の第１の実施例を説明するための工程順に配置した半
導体チップの断面図である。
法の第１の実施例を説明するための工程順に配置した半
導体チップの断面図である。
まず、第３図（ａ）に示すように、シリコンからなるＰ
型半導体基板１内にＮウェル領域２を形成後、素子分離
用のフィールド酸化膜３、ゲート酸化膜１０、ＮＰＮ縦
型トランジスタのベース領域８を形成し、続いてエミッ
タコンタクト孔１１、コレクタコンタクト孔１２を形成
する０次に、第３図（ｂ）に示すように、全面にＣＶＤ
法により多結晶シリコン層１３を１０００〜４０００人
の厚さに形成した後、コンタクト孔１１の上方を覆って
選択的に厚さ２０００〜５０００人の酸化シリコン膜か
らなるマスク１４を形成し、次に熱拡散法又はイオン注
入法を用いて不純物例えばリンやヒ素を多結晶シリコン
層１３へ導入する。このときバイポーラトランジスタの
エミッタ部には酸化膜１４がマスクとなり、不純物は導
入されない０次に第３図（ｃ）に示すように、不純物を
導入した多結晶シリコン層１３を選択的にエツチングし
たのち熱酸化を行ない１００〜１０００人の酸化シリコ
ン膜１５を形成することによりＥＦＲＯＭの浮遊ゲート
電極１３、バイポーラトランジスタのコレクタ電極９、
及びエミッタ電極７を形成する０次に、第３図に示すよ
うに、全面にＣＶＤ法により厚さ１０００〜４０００人
の多結晶シリコン層１６を形成した後、熱拡散法又はイ
オン注入法により、不純物例えばリンやヒ素を多結晶シ
リコン層１６へ導入する０次に、第１図に示すように、
多結晶シリコン層１６、酸化シリコン膜１５、多結晶シ
リコン層１３を順次エツチングし、制御ゲート電極６お
よび浮遊ゲート電極５を形成する。
型半導体基板１内にＮウェル領域２を形成後、素子分離
用のフィールド酸化膜３、ゲート酸化膜１０、ＮＰＮ縦
型トランジスタのベース領域８を形成し、続いてエミッ
タコンタクト孔１１、コレクタコンタクト孔１２を形成
する０次に、第３図（ｂ）に示すように、全面にＣＶＤ
法により多結晶シリコン層１３を１０００〜４０００人
の厚さに形成した後、コンタクト孔１１の上方を覆って
選択的に厚さ２０００〜５０００人の酸化シリコン膜か
らなるマスク１４を形成し、次に熱拡散法又はイオン注
入法を用いて不純物例えばリンやヒ素を多結晶シリコン
層１３へ導入する。このときバイポーラトランジスタの
エミッタ部には酸化膜１４がマスクとなり、不純物は導
入されない０次に第３図（ｃ）に示すように、不純物を
導入した多結晶シリコン層１３を選択的にエツチングし
たのち熱酸化を行ない１００〜１０００人の酸化シリコ
ン膜１５を形成することによりＥＦＲＯＭの浮遊ゲート
電極１３、バイポーラトランジスタのコレクタ電極９、
及びエミッタ電極７を形成する０次に、第３図に示すよ
うに、全面にＣＶＤ法により厚さ１０００〜４０００人
の多結晶シリコン層１６を形成した後、熱拡散法又はイ
オン注入法により、不純物例えばリンやヒ素を多結晶シ
リコン層１６へ導入する０次に、第１図に示すように、
多結晶シリコン層１６、酸化シリコン膜１５、多結晶シ
リコン層１３を順次エツチングし、制御ゲート電極６お
よび浮遊ゲート電極５を形成する。
このときマスク１４があるのでエミッタ電極７はエツチ
ングされることはない０次にマスク１４を除去した後、
イオン注入法を用いてメモリーセルのソース、ドレイン
領域４およびエミッタ電極７へ不純物例えばリンやヒ素
を１×１０１５〜Ｉ Ｘ １０１６ｃｍ−”導入する。
ングされることはない０次にマスク１４を除去した後、
イオン注入法を用いてメモリーセルのソース、ドレイン
領域４およびエミッタ電極７へ不純物例えばリンやヒ素
を１×１０１５〜Ｉ Ｘ １０１６ｃｍ−”導入する。
以上述べた製造方法によればＮＰＮ縦型トランジスタの
エミッタ電極と、浮遊ゲート電極を同一の電極材料で形
成することが可能である。
エミッタ電極と、浮遊ゲート電極を同一の電極材料で形
成することが可能である。
第４図は本発明半導体製造方法の第２の実施例を説明す
るための半導体チップの断面図である。
るための半導体チップの断面図である。
この実施例はエミッタ電極と浮遊ゲート型不揮発性メモ
リーの制御電極を同一の電極材料で形成する方法である
。
リーの制御電極を同一の電極材料で形成する方法である
。
第４図に示すように、Ｐ型半導体基板１内にＮウェル領
域２を形成後、素子分離用のフィールド酸化膜３、ゲー
ト酸化膜１０、ＮＰＮ縦型トランジスタのベース領域８
を形成し全面にＣＶＤ法等により厚さ１０００〜４００
０人の多結晶シリコン層を設け、この多結晶シリコン層
に不純物を導入後パターニングした後表面を酸化し酸化
膜１５を２０００〜５０００人の厚さ形成し、次にエミ
ッタコンタクト孔１１、コレクタコンタクト孔１２上の
酸化シリコン膜を除去し、全面にＣＶＤ法等により多結
晶シリコン層１６を２０００〜４０００人の厚さ設けた
後、エミッタコンタクト孔１１の上方に酸化シリコンか
らなるマスク１４を形成する０次に多結晶シリコン層１
６へ不純物、例えばリンやヒ素を導入する。このときエ
ミッタ電極領域にはマスク１４があるので不純物は導入
されない０次に、第１図に示すように、第１の実施例と
同様にエツチングにより制御ゲート電極６、浮遊ゲート
電極５、エミッタ電極７、コレクタ電極１４を形成した
後、イオン注入法を用いてメモリーセルのソース・ドレ
イン領域４およびエミッタ電極７へ不純物例えばリンや
ヒ素をＩ×１０１５〜１ ｘ １０１６Ｃ１１−２導入
する。
域２を形成後、素子分離用のフィールド酸化膜３、ゲー
ト酸化膜１０、ＮＰＮ縦型トランジスタのベース領域８
を形成し全面にＣＶＤ法等により厚さ１０００〜４００
０人の多結晶シリコン層を設け、この多結晶シリコン層
に不純物を導入後パターニングした後表面を酸化し酸化
膜１５を２０００〜５０００人の厚さ形成し、次にエミ
ッタコンタクト孔１１、コレクタコンタクト孔１２上の
酸化シリコン膜を除去し、全面にＣＶＤ法等により多結
晶シリコン層１６を２０００〜４０００人の厚さ設けた
後、エミッタコンタクト孔１１の上方に酸化シリコンか
らなるマスク１４を形成する０次に多結晶シリコン層１
６へ不純物、例えばリンやヒ素を導入する。このときエ
ミッタ電極領域にはマスク１４があるので不純物は導入
されない０次に、第１図に示すように、第１の実施例と
同様にエツチングにより制御ゲート電極６、浮遊ゲート
電極５、エミッタ電極７、コレクタ電極１４を形成した
後、イオン注入法を用いてメモリーセルのソース・ドレ
イン領域４およびエミッタ電極７へ不純物例えばリンや
ヒ素をＩ×１０１５〜１ ｘ １０１６Ｃ１１−２導入
する。
なお、以上の説明においてＮＰＮ縦型トランジスタは、
メモリーを制御し駆動する周辺回路に使用するものであ
り、Ｎチャネル浮遊ゲート型メモリートランジスタを含
む記憶装置の高速化を可能にする。
メモリーを制御し駆動する周辺回路に使用するものであ
り、Ｎチャネル浮遊ゲート型メモリートランジスタを含
む記憶装置の高速化を可能にする。
以上説明したように本発明半導体集積回路はＮＰＮ縦型
トランジスタのエミッタ電極とＮチャネル浮遊ゲート型
不揮発性メモリートランジスタの浮遊ゲート電極又は制
御電極を同一の電極材料で構成することにより、優れた
特性のＥ Ｐ ＲＯＭを含む複合化された半導体集積回
路を実現できる効果があり、本発明半導体集積回路の製
造方法は、製造工程の増大を抑え製造プロセスの複雑化
を回避し、ＮＰＮ縦型トランジスタおよびＮチャネル浮
遊ゲート型不揮発性メモリーを同一基板上に形成するこ
とを可能とする効果がある。
トランジスタのエミッタ電極とＮチャネル浮遊ゲート型
不揮発性メモリートランジスタの浮遊ゲート電極又は制
御電極を同一の電極材料で構成することにより、優れた
特性のＥ Ｐ ＲＯＭを含む複合化された半導体集積回
路を実現できる効果があり、本発明半導体集積回路の製
造方法は、製造工程の増大を抑え製造プロセスの複雑化
を回避し、ＮＰＮ縦型トランジスタおよびＮチャネル浮
遊ゲート型不揮発性メモリーを同一基板上に形成するこ
とを可能とする効果がある。
第１図及び第２図はそれぞれ本発明半導体集積回路の第
１及び第２の実施例の主要部を示す半導体チップの断面
図、第３図（ａ）〜（ｄ）は本発明半導体集積回路の製
造方法の第１の実施例を説明するための工程順に配置し
た半導体チップの断面図、第４図は本発明半導体集積回
路の製造方法の第２の実施例を説明するための半導体チ
ップの断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎウェル領域、３・
・・素子分離用のフィールド絶縁膜、４・・・ソース・
ドレイン領域、５・・・浮遊ゲート電極、６・・・制御
ゲート電極、７・・・エミッタ電極、８・・・ベース領
域、９・・・コレクタ電極、１０・・・ゲート酸化膜、
１１・・・エミッタコンタクト孔、１２・・・コレクタ
コンタクト孔、１３・・・多結晶シリコン層、１４・・
・マスク、１５・・・酸化シリコン膜、１６・・・多結
晶シリコン層、１７・・・トンネル酸化膜、１００・・
・Ｅ Ｐ ＲＯＭセル、１０１・・・ＮＰＮ縦型トラン
ジスタ、１０２・・・ＥＥＰＲＯＭセル。
１及び第２の実施例の主要部を示す半導体チップの断面
図、第３図（ａ）〜（ｄ）は本発明半導体集積回路の製
造方法の第１の実施例を説明するための工程順に配置し
た半導体チップの断面図、第４図は本発明半導体集積回
路の製造方法の第２の実施例を説明するための半導体チ
ップの断面図である。 １・・・Ｐ型半導体基板、２・・・Ｎウェル領域、３・
・・素子分離用のフィールド絶縁膜、４・・・ソース・
ドレイン領域、５・・・浮遊ゲート電極、６・・・制御
ゲート電極、７・・・エミッタ電極、８・・・ベース領
域、９・・・コレクタ電極、１０・・・ゲート酸化膜、
１１・・・エミッタコンタクト孔、１２・・・コレクタ
コンタクト孔、１３・・・多結晶シリコン層、１４・・
・マスク、１５・・・酸化シリコン膜、１６・・・多結
晶シリコン層、１７・・・トンネル酸化膜、１００・・
・Ｅ Ｐ ＲＯＭセル、１０１・・・ＮＰＮ縦型トラン
ジスタ、１０２・・・ＥＥＰＲＯＭセル。
Claims (4)
- （１）Ｐ（又はＮ）型半導体基板に選択的に設けられた
Ｎ（又はＰ）ウェル領域に設けられたＮＰＮ縦型トラン
ジスタ（又はＮチャネル浮遊ゲート型メモリートランジ
スタ）と、前記ウェル領域以外の部分に設けられたＮチ
ャネル浮遊ゲート型メモリートランジスタ（又はＮＰＮ
縦型トランジスタ）とを有し、前記Ｎチャネル浮遊ゲー
ト型メモリートランジスタからなるメモリーセルと、前
記ＮＰＮ縦型トランジスタで構成されている前記メモリ
ーセルを制御し駆動する周辺回路とを備えていることを
特徴とする半導体集積回路。 - （２）ＮＰＮ縦型トランジスタのエミッタ電極とＮチャ
ネル浮遊ゲート型不揮発性メモリートランジスタの浮遊
ゲート電極が同一の電極材料からなる特許請求の範囲第
（１）項記載の半導体集積回路。 - （３）ＮＰＮ縦型トランジスタのエミッタ電極とＮチャ
ネル浮遊ゲート型不揮発性メモリートランジスタの制御
ゲート電極が同一の電極材料からなる特許請求の範囲第
（１）項記載の半導体集積回路。 - （４）Ｐ（又はＮ）型半導体基板に選択的にＮ（又はＰ
）ウェル領域を形成したのち、前記ウェル領域の境界上
のその近傍に選択的にフィールド絶縁膜を形成して素子
分離領域を形成する工程と、前記素子分離領域で区画さ
れた領域表面にゲート酸化膜を形成する工程と、前記Ｎ
ウェル領域（又はＮ型半導体基板）上のゲート酸化膜を
選択的に除去してエミッタコンタクト孔を形成する工程
と、導電性被覆を形成したのち所定形状に整形すること
により前記エミッタコンタクト孔部にエミッタ電極、前
記Ｐ型半導体基板（又はＰウェル領域）の前記ゲート酸
化膜の上に直接又は間接的に浮遊ゲート電極又は制御ゲ
ート電極と形成することにより、Ｎチャネル浮遊ゲート
型メモリートランジスタを含むメモリーセル及びＮＰＮ
縦型トランジスタを含んでなり前記メモリーセルを制御
し駆動する周辺回路を形成することを特徴とする半導体
集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094420A JPH07101718B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094420A JPH07101718B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63260158A true JPS63260158A (ja) | 1988-10-27 |
| JPH07101718B2 JPH07101718B2 (ja) | 1995-11-01 |
Family
ID=14109745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094420A Expired - Fee Related JPH07101718B2 (ja) | 1987-04-17 | 1987-04-17 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101718B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188375A (ja) * | 1992-10-23 | 1994-07-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106152A (ja) * | 1982-12-10 | 1984-06-19 | Nec Corp | 半導体装置 |
-
1987
- 1987-04-17 JP JP62094420A patent/JPH07101718B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59106152A (ja) * | 1982-12-10 | 1984-06-19 | Nec Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188375A (ja) * | 1992-10-23 | 1994-07-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101718B2 (ja) | 1995-11-01 |
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