JPH05335514A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05335514A JPH05335514A JP4140407A JP14040792A JPH05335514A JP H05335514 A JPH05335514 A JP H05335514A JP 4140407 A JP4140407 A JP 4140407A JP 14040792 A JP14040792 A JP 14040792A JP H05335514 A JPH05335514 A JP H05335514A
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Abstract
(57)【要約】
【目的】 動作マージンが向上できると共に、歩留りが
向上でき、高速化及び高集積化ができることを目的とす
る。 【構成】 第１のＭＩＳＦＥＴのドレイン１３と第２の
ＭＩＳＦＥＴのソース１３とが接続され、第１のＭＩＳ
ＦＥＴのドレイン１３あるいは第２のＭＩＳＦＥＴのソ
ース１３と第２のＭＩＳＦＥＴのゲート８とがｐｎ接合
からなるダイオードを介して接続され、第１のＭＩＳＦ
ＥＴのソース６がビット線に接続され、第１のＭＩＳＦ
ＥＴのゲ−ト４がワ−ド線に接続され、第２のＭＩＳＦ
ＥＴのドレイン１０が電源線に接続された。
向上でき、高速化及び高集積化ができることを目的とす
る。 【構成】 第１のＭＩＳＦＥＴのドレイン１３と第２の
ＭＩＳＦＥＴのソース１３とが接続され、第１のＭＩＳ
ＦＥＴのドレイン１３あるいは第２のＭＩＳＦＥＴのソ
ース１３と第２のＭＩＳＦＥＴのゲート８とがｐｎ接合
からなるダイオードを介して接続され、第１のＭＩＳＦ
ＥＴのソース６がビット線に接続され、第１のＭＩＳＦ
ＥＴのゲ−ト４がワ−ド線に接続され、第２のＭＩＳＦ
ＥＴのドレイン１０が電源線に接続された。
Description
【０００１】
【産業上の利用分野】本発明は超小型の半導体記憶装置
に係り、特にダイナミック型ＲＡＭ用のメモリセルに関
する。
に係り、特にダイナミック型ＲＡＭ用のメモリセルに関
する。
【０００２】
【従来の技術】従来、ＭＯＳ型集積回路を用いたＤＲＡ
Ｍのメモリセルは、１つのＭＯＳＦＥＴに１つのキャパ
シタを組み合わせたものが用いられていた。メモリ容量
の増大に伴ってメモリセル面積の縮小化が必要となる
が、このトランジスタとキャパシタからなるセルの場
合、キャパシタに保持された電荷のみでビット線の電位
を変化させるため、セル面積を縮小する場合でもキャパ
シタの容量値はあまり小さくできず、このため面積縮小
化に際して大きな障害となっていた。
Ｍのメモリセルは、１つのＭＯＳＦＥＴに１つのキャパ
シタを組み合わせたものが用いられていた。メモリ容量
の増大に伴ってメモリセル面積の縮小化が必要となる
が、このトランジスタとキャパシタからなるセルの場
合、キャパシタに保持された電荷のみでビット線の電位
を変化させるため、セル面積を縮小する場合でもキャパ
シタの容量値はあまり小さくできず、このため面積縮小
化に際して大きな障害となっていた。
【０００３】この問題を解決するため、セル自身に保持
電荷を増幅して出力するゲインセルが提案されている。
その１つに、キャパシタとしてトランジスタのゲートキ
ャパシタを用い、読み出しに際して電流をトランジスタ
で増幅し、電荷を電源線から供給するセルが提案されて
いる（W.H.Krautschneider et al.: MicroelectronicEn
gineering,15(1991)367-370) 。
電荷を増幅して出力するゲインセルが提案されている。
その１つに、キャパシタとしてトランジスタのゲートキ
ャパシタを用い、読み出しに際して電流をトランジスタ
で増幅し、電荷を電源線から供給するセルが提案されて
いる（W.H.Krautschneider et al.: MicroelectronicEn
gineering,15(1991)367-370) 。
【０００４】図１４にかかるゲインセルの回路図を示
す。同図によれば、セルに保持される０，１の情報は第
２のＭＯＳＦＥＴ（Ｍ2 ）のゲートに蓄積される電荷と
して蓄えられる。データ書き込み時には、スイッチング
素子Ｓをｏｎにしてトランスファーゲートである第１の
ＭＯＳＦＥＴ（Ｍ1 ）のドレインと電荷増幅用素子であ
るＭ2 のゲートとを短絡する。
す。同図によれば、セルに保持される０，１の情報は第
２のＭＯＳＦＥＴ（Ｍ2 ）のゲートに蓄積される電荷と
して蓄えられる。データ書き込み時には、スイッチング
素子Ｓをｏｎにしてトランスファーゲートである第１の
ＭＯＳＦＥＴ（Ｍ1 ）のドレインと電荷増幅用素子であ
るＭ2 のゲートとを短絡する。
【０００５】即ち、データを書き込むときは、ＷＬ（ワ
ード線）を１にし、スイッチング素子Ｓを短絡させる
と、ＢＬ（ビット線）の電位はＭ2 のゲートに書き込ま
れる。また、データを読み出すときは、スイッチング素
子Ｓを開放の状態でＷＬを１にして、もしゲートに１の
電位が書き込まれていれば、Ｍ2 がオンして電源線ＶDD
から電荷が供給されＢＬの電位を引き上げる。０の情報
が書き込まれていれば、Ｍ2 はオンせず、ＢＬの電位の
上昇はない。この結果をセンスアンプで増幅すれば、デ
ータを読み出すことができる。
ード線）を１にし、スイッチング素子Ｓを短絡させる
と、ＢＬ（ビット線）の電位はＭ2 のゲートに書き込ま
れる。また、データを読み出すときは、スイッチング素
子Ｓを開放の状態でＷＬを１にして、もしゲートに１の
電位が書き込まれていれば、Ｍ2 がオンして電源線ＶDD
から電荷が供給されＢＬの電位を引き上げる。０の情報
が書き込まれていれば、Ｍ2 はオンせず、ＢＬの電位の
上昇はない。この結果をセンスアンプで増幅すれば、デ
ータを読み出すことができる。
【０００６】図１５にスイッチング素子Ｓとして、シリ
コンとアルミニウムとのショットキーダイオ−ド（Ｄ）
を用いた例を示す。同図によれば、シリコン基板１００
の能動領域上に直列に接続されたＭ1 及びＭ2 が形成さ
れ、Ｍ1 はワ−ド線（ＷＬ）に接続されたポリシリコン
のゲ−ト電極１０１と、このゲ−ト電極１０１の両側に
あってビット線（ＢＬ）に接続されたソ−ス／ドレイン
領域１０２とを有し、Ｍ2 はゲ−ト電極１０１と、この
ゲ−ト電極１０１の両側にあって電源線ＶDDに接続され
たソ−ス／ドレイン領域１０２と、Ｍ1 及びＭ2 が共有
するソ−ス／ドレイン領域１０２及びゲ−ト電極１０１
上に形成され、ソ−ス／ドレイン領域１０２及びゲ−ト
電極１０１を接続するアルミニウム層１０３とを有して
いる。
コンとアルミニウムとのショットキーダイオ−ド（Ｄ）
を用いた例を示す。同図によれば、シリコン基板１００
の能動領域上に直列に接続されたＭ1 及びＭ2 が形成さ
れ、Ｍ1 はワ−ド線（ＷＬ）に接続されたポリシリコン
のゲ−ト電極１０１と、このゲ−ト電極１０１の両側に
あってビット線（ＢＬ）に接続されたソ−ス／ドレイン
領域１０２とを有し、Ｍ2 はゲ−ト電極１０１と、この
ゲ−ト電極１０１の両側にあって電源線ＶDDに接続され
たソ−ス／ドレイン領域１０２と、Ｍ1 及びＭ2 が共有
するソ−ス／ドレイン領域１０２及びゲ−ト電極１０１
上に形成され、ソ−ス／ドレイン領域１０２及びゲ−ト
電極１０１を接続するアルミニウム層１０３とを有して
いる。
【０００７】従って、セルに保持される０及び１の情報
は、Ｍ2 のゲートに蓄積される電荷によって決定され、
読み出しに際しては、電流をＭ2 で増幅し、電荷を電源
線ＶDDから供給する。Ｍ1 のドレインとＭ2 のゲートと
の間には、ショットキーダイオ−ド（Ｄ）が介在し、情
報１を読み出す時にゲートに蓄積された電荷を逃がさな
い役目を果たし、書き込み時には順方向にバイアスされ
て電流が流れる。逆方向電流がまったく流れないと、情
報０を書き込むことができないため、実際には、情報１
読み出し時のゲート蓄積電荷の逃げがＭ2 の増幅作用に
影響を与えない範囲で適度に逆方向電源が流れるという
非常に複雑かつ微妙なスイッチング特性が要求されてい
た。
は、Ｍ2 のゲートに蓄積される電荷によって決定され、
読み出しに際しては、電流をＭ2 で増幅し、電荷を電源
線ＶDDから供給する。Ｍ1 のドレインとＭ2 のゲートと
の間には、ショットキーダイオ−ド（Ｄ）が介在し、情
報１を読み出す時にゲートに蓄積された電荷を逃がさな
い役目を果たし、書き込み時には順方向にバイアスされ
て電流が流れる。逆方向電流がまったく流れないと、情
報０を書き込むことができないため、実際には、情報１
読み出し時のゲート蓄積電荷の逃げがＭ2 の増幅作用に
影響を与えない範囲で適度に逆方向電源が流れるという
非常に複雑かつ微妙なスイッチング特性が要求されてい
た。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来のゲインセルにおいては、セルの書き込み時間を
決定するショットキー接合の逆方向電流量の制御が難し
いため、セルの動作マージンの低下、歩留りの低下及び
書き込み時間の増大による動作速度の低下を招くという
問題点があった。
た従来のゲインセルにおいては、セルの書き込み時間を
決定するショットキー接合の逆方向電流量の制御が難し
いため、セルの動作マージンの低下、歩留りの低下及び
書き込み時間の増大による動作速度の低下を招くという
問題点があった。
【０００９】また、ダイオードはアルミニウムとポリシ
リコンとの間のショットキ−接合であるため、電流−電
圧特性がポリシリコンの表面状態やポリシリコン薄膜の
膜質及び粒径などに強く依存するので、制御性、均一性
及び再現性が低下するという問題点があった。
リコンとの間のショットキ−接合であるため、電流−電
圧特性がポリシリコンの表面状態やポリシリコン薄膜の
膜質及び粒径などに強く依存するので、制御性、均一性
及び再現性が低下するという問題点があった。
【００１０】本発明の目的は、上述した問題点に鑑み、
動作マージンが向上できると共に、歩留りが向上でき、
高速化及び高集積化ができる半導体記憶装置を提供する
ものである。
動作マージンが向上できると共に、歩留りが向上でき、
高速化及び高集積化ができる半導体記憶装置を提供する
ものである。
【００１１】
【課題を解決するための手段】本発明は上述した目的を
達成するため、第１のＭＩＳＦＥＴのドレインと第２の
ＭＩＳＦＥＴのソースとが接続され、上記第１のＭＩＳ
ＦＥＴのドレインあるいは上記第２のＭＩＳＦＥＴのソ
ースと上記第２のＭＩＳＦＥＴのゲートとがｐｎ接合か
らなるダイオードを介して接続され、上記第１のＭＩＳ
ＦＥＴのソースがビット線に接続され、上記第１のＭＩ
ＳＦＥＴのゲ−トがワ−ド線に接続され、上記第２のＭ
ＩＳＦＥＴのドレインが電源線に接続されたものであ
り、ｐｎ接合の接合界面が第１のＭＩＳＦＥＴあるいは
第２のＭＩＳＦＥＴの形成された半導体基板中に存在す
るものである。
達成するため、第１のＭＩＳＦＥＴのドレインと第２の
ＭＩＳＦＥＴのソースとが接続され、上記第１のＭＩＳ
ＦＥＴのドレインあるいは上記第２のＭＩＳＦＥＴのソ
ースと上記第２のＭＩＳＦＥＴのゲートとがｐｎ接合か
らなるダイオードを介して接続され、上記第１のＭＩＳ
ＦＥＴのソースがビット線に接続され、上記第１のＭＩ
ＳＦＥＴのゲ−トがワ−ド線に接続され、上記第２のＭ
ＩＳＦＥＴのドレインが電源線に接続されたものであ
り、ｐｎ接合の接合界面が第１のＭＩＳＦＥＴあるいは
第２のＭＩＳＦＥＴの形成された半導体基板中に存在す
るものである。
【００１２】
【作用】本発明においては、ｐｎ接合ダイオ−ドが半導
体基板中に存在するので、半導体中にドープされた不純
物量に応じて逆方向バイアス時における電流量の制御性
が向上する。さらに、接合界面が半導体バルク中に存在
することから、不安定な表面状態の影響を受けないの
で、電流量の制御性、均一性及び再現性が向上する。
体基板中に存在するので、半導体中にドープされた不純
物量に応じて逆方向バイアス時における電流量の制御性
が向上する。さらに、接合界面が半導体バルク中に存在
することから、不安定な表面状態の影響を受けないの
で、電流量の制御性、均一性及び再現性が向上する。
【００１３】
【実施例】以下、本発明のゲインセルに係る実施例を図
面に基づいて説明する。
面に基づいて説明する。
【００１４】図１はゲインセルの断面図であり、図２〜
図６はゲインセルの製造工程断面図である。
図６はゲインセルの製造工程断面図である。
【００１５】図１において、ゲインセルは、ｐ型シリコ
ン基板１に素子分離用の素子分離絶縁膜２が形成され、
ｐ型シリコン基板１の能動領域所定部上にはゲート酸化
膜３，７及びゲート電極４，８が順次形成されている。
ゲート電極４，８の外側のｐ型シリコン基板１表面部に
は高濃度ｎ型領域のソース領域６及びドレイン領域１０
が形成されている。ゲート電極４，８間にあって第１の
ＭＯＳＦＥＴのドレインあるいは第２のＭＯＳＦＥＴの
ソースの形成予定領域には不純物濃度が１０19cm-3台の
ｎ型拡散領域１１が形成され、ゲート電極４，８の側壁
に側壁絶縁膜５，９が形成されている。また、ｎ型拡散
領域１１の表面部には不純物濃度が１０19cm-3台のｐ型
拡散層１２が形成され、このｐ型拡散層１２の表面部に
は不純物濃度が１０17〜１０18cm-3程度の中濃度ｎ型領
域１３が形成されている。更に、中濃度ｎ型領域１３及
びゲート電極８上にはこれらを接続する高濃度ｎ型のポ
リシリコン電極１４が形成され、ソース領域６及びドレ
イン領域１０並びにゲート電極４上に開口部を有する層
間絶縁膜１５が形成され、この層間絶縁膜１５の開口部
にビット線１６、ワード線１７及び電源線１８が形成さ
れている。
ン基板１に素子分離用の素子分離絶縁膜２が形成され、
ｐ型シリコン基板１の能動領域所定部上にはゲート酸化
膜３，７及びゲート電極４，８が順次形成されている。
ゲート電極４，８の外側のｐ型シリコン基板１表面部に
は高濃度ｎ型領域のソース領域６及びドレイン領域１０
が形成されている。ゲート電極４，８間にあって第１の
ＭＯＳＦＥＴのドレインあるいは第２のＭＯＳＦＥＴの
ソースの形成予定領域には不純物濃度が１０19cm-3台の
ｎ型拡散領域１１が形成され、ゲート電極４，８の側壁
に側壁絶縁膜５，９が形成されている。また、ｎ型拡散
領域１１の表面部には不純物濃度が１０19cm-3台のｐ型
拡散層１２が形成され、このｐ型拡散層１２の表面部に
は不純物濃度が１０17〜１０18cm-3程度の中濃度ｎ型領
域１３が形成されている。更に、中濃度ｎ型領域１３及
びゲート電極８上にはこれらを接続する高濃度ｎ型のポ
リシリコン電極１４が形成され、ソース領域６及びドレ
イン領域１０並びにゲート電極４上に開口部を有する層
間絶縁膜１５が形成され、この層間絶縁膜１５の開口部
にビット線１６、ワード線１７及び電源線１８が形成さ
れている。
【００１６】次に、かかる構成のゲインセルの製造方法
を説明する。
を説明する。
【００１７】先ず、通常のＭＯＳ集積回路の工程と同様
にｐ型シリコン基板１に素子分離絶縁膜２を形成して素
子分離を行なう（図２）。
にｐ型シリコン基板１に素子分離絶縁膜２を形成して素
子分離を行なう（図２）。
【００１８】その後、ｐ型シリコン基板１の表面を酸化
してｐ型シリコン基板１の能動領域所定部上にゲート酸
化膜３，７を形成する。更に、全面にポリシリコン薄膜
を熱ＣＶＤ法により堆積して燐拡散を行った後、パター
ニングして、ゲート酸化膜３，７上にゲート電極４，８
を形成する。その後、第１のＭＯＳＦＥＴのドレインあ
るいは第２のＭＯＳＦＥＴのソースとなる領域をレジス
トで被覆して、砒素のイオン注入を行い、ゲート電極
４，８の夫々片側に高濃度ｎ型領域のソース領域６及び
ドレイン領域１０を形成する（図３）。
してｐ型シリコン基板１の能動領域所定部上にゲート酸
化膜３，７を形成する。更に、全面にポリシリコン薄膜
を熱ＣＶＤ法により堆積して燐拡散を行った後、パター
ニングして、ゲート酸化膜３，７上にゲート電極４，８
を形成する。その後、第１のＭＯＳＦＥＴのドレインあ
るいは第２のＭＯＳＦＥＴのソースとなる領域をレジス
トで被覆して、砒素のイオン注入を行い、ゲート電極
４，８の夫々片側に高濃度ｎ型領域のソース領域６及び
ドレイン領域１０を形成する（図３）。
【００１９】その後、レジストを剥離して燐のイオン注
入を行い、第１のＭＯＳＦＥＴのドレインあるいは第２
のＭＯＳＦＥＴのソースとなる領域にｎ型拡散領域１１
を形成する。続いて、全面に熱ＣＶＤ法により絶縁膜を
堆積した後、エッチバックして、ゲート電極４，８の側
壁に側壁絶縁膜５，９を形成する（図４）。
入を行い、第１のＭＯＳＦＥＴのドレインあるいは第２
のＭＯＳＦＥＴのソースとなる領域にｎ型拡散領域１１
を形成する。続いて、全面に熱ＣＶＤ法により絶縁膜を
堆積した後、エッチバックして、ゲート電極４，８の側
壁に側壁絶縁膜５，９を形成する（図４）。
【００２０】その後、ボロンの飛程が前工程の燐の飛程
より浅くなるように、且つイオン注入により形成される
ｐｎ接合近傍の燐及びボロンの不純物濃度が１０19cm-3
台になるように、ＢＦ2 のイオン注入を行い、ｎ型拡散
領域１１の表面部にｐ型拡散層１２を形成し、第１のＭ
ＯＳＦＥＴのドレインあるいは第２のＭＯＳＦＥＴのソ
ースとなる領域にｐｎ接合を形成する（図５）。
より浅くなるように、且つイオン注入により形成される
ｐｎ接合近傍の燐及びボロンの不純物濃度が１０19cm-3
台になるように、ＢＦ2 のイオン注入を行い、ｎ型拡散
領域１１の表面部にｐ型拡散層１２を形成し、第１のＭ
ＯＳＦＥＴのドレインあるいは第２のＭＯＳＦＥＴのソ
ースとなる領域にｐｎ接合を形成する（図５）。
【００２１】その後、全面にポリシリコンを堆積して砒
素をイオン注入した後、パターニングを行い、ｐ型拡散
層１２及びゲート電極８上にこれらを接続するポリシリ
コン電極１４を形成する。更に、所望の逆方向電流が得
られる濃度になるように熱工程を加えてポリシリコン電
極１４から砒素をシリコン基板１中に拡散させ、ｐｎ接
合の界面近傍の砒素濃度が１０17〜１０18cm-3程度にな
るように、ｐ型拡散層１２の表面部に中濃度ｎ型領域１
３を形成する（図６）。
素をイオン注入した後、パターニングを行い、ｐ型拡散
層１２及びゲート電極８上にこれらを接続するポリシリ
コン電極１４を形成する。更に、所望の逆方向電流が得
られる濃度になるように熱工程を加えてポリシリコン電
極１４から砒素をシリコン基板１中に拡散させ、ｐｎ接
合の界面近傍の砒素濃度が１０17〜１０18cm-3程度にな
るように、ｐ型拡散層１２の表面部に中濃度ｎ型領域１
３を形成する（図６）。
【００２２】しかる後、全面に層間絶縁膜１５として、
シリコン酸化膜を熱ＣＶＤ法により堆積し、高濃度ｎ型
領域のソース領域６及びドレイン領域１０並びにゲート
電極４上の層間絶縁膜１５を開口する。さらに、全面に
アルミニウム薄膜をスパッタリング法により堆積してパ
ターニングを行い、層間絶縁膜１５の開口部にビット線
１６、ワード線１７及び電源線１８を形成し、工程を終
了する（図１）。
シリコン酸化膜を熱ＣＶＤ法により堆積し、高濃度ｎ型
領域のソース領域６及びドレイン領域１０並びにゲート
電極４上の層間絶縁膜１５を開口する。さらに、全面に
アルミニウム薄膜をスパッタリング法により堆積してパ
ターニングを行い、層間絶縁膜１５の開口部にビット線
１６、ワード線１７及び電源線１８を形成し、工程を終
了する（図１）。
【００２３】かくして、本実施例によれば、ｐｎ接合ダ
イオ−ドが半導体基板中に存在しているため、半導体中
にドープされた不純物量に応じて逆方向バイアス時の電
流量の調節及び設計ができる。さらに、界面が半導体バ
ルク中に存在するため、不安定な表面状態の影響を受け
ないので、電流量の制御性、均一性及び再現性が向上す
る。
イオ−ドが半導体基板中に存在しているため、半導体中
にドープされた不純物量に応じて逆方向バイアス時の電
流量の調節及び設計ができる。さらに、界面が半導体バ
ルク中に存在するため、不安定な表面状態の影響を受け
ないので、電流量の制御性、均一性及び再現性が向上す
る。
【００２４】次に、本発明のゲインセルに係る他の実施
例を図面により説明する。
例を図面により説明する。
【００２５】図７はｐｎ接合ダイオードとして、負性抵
抗を有するエサキダイオード（または、共鳴トンネルダ
イオード）を用いたゲインセルの回路図及びエサキダイ
オードの電流−電圧特性図である。図８はエサキダイオ
ードを用いたゲインセルの断面図であり、図９は化合物
半導体によるエサキダイオードを用いた場合のゲインセ
ルの断面図である。
抗を有するエサキダイオード（または、共鳴トンネルダ
イオード）を用いたゲインセルの回路図及びエサキダイ
オードの電流−電圧特性図である。図８はエサキダイオ
ードを用いたゲインセルの断面図であり、図９は化合物
半導体によるエサキダイオードを用いた場合のゲインセ
ルの断面図である。
【００２６】図７（ａ）において、ゲインセルは、ソ−
スがビット線（ＢＬ）に接続され、ゲ−トがワ−ド線
（ＷＬ）に接続された第１のＭＯＳＦＥＴ（Ｍ1 ）と、
ドレインが電源線（ＶDD）に接続され、ソ−スがＭ1 の
ドレインに接続された第２のＭＯＳＦＥＴ（Ｍ2 ）と、
Ｍ2 のゲ−トとＭ1 のドレインとの間に接続されたエサ
キダイオード（Ｄ）とから構成されている。
スがビット線（ＢＬ）に接続され、ゲ−トがワ−ド線
（ＷＬ）に接続された第１のＭＯＳＦＥＴ（Ｍ1 ）と、
ドレインが電源線（ＶDD）に接続され、ソ−スがＭ1 の
ドレインに接続された第２のＭＯＳＦＥＴ（Ｍ2 ）と、
Ｍ2 のゲ−トとＭ1 のドレインとの間に接続されたエサ
キダイオード（Ｄ）とから構成されている。
【００２７】このようなエサキダイオード（Ｄ）を用い
たゲインセルでは、情報１を読み出す際、Ｍ2 のゲート
電圧が高い状態にある時間が長いほど、ビット線（Ｂ
Ｌ）に駆動できる電荷量が多くなることから、図７
（ｂ）に示すように、読み出し動作直後にダイオードに
印加される電圧（ＶDD−Ｖpr ：電源電圧−プリチャー
ジ電圧）が、電流−電圧特性の谷の電圧の近傍であれ
ば、ゲートから電荷が逃げにくくなり、駆動電荷量が増
大する。つまり、エサキダイオード（Ｄ）を用いれば、
セル動作の特性が向上することになる。
たゲインセルでは、情報１を読み出す際、Ｍ2 のゲート
電圧が高い状態にある時間が長いほど、ビット線（Ｂ
Ｌ）に駆動できる電荷量が多くなることから、図７
（ｂ）に示すように、読み出し動作直後にダイオードに
印加される電圧（ＶDD−Ｖpr ：電源電圧−プリチャー
ジ電圧）が、電流−電圧特性の谷の電圧の近傍であれ
ば、ゲートから電荷が逃げにくくなり、駆動電荷量が増
大する。つまり、エサキダイオード（Ｄ）を用いれば、
セル動作の特性が向上することになる。
【００２８】図８において、かかるゲインセルは、ｐ型
シリコン基板１に素子分離用の素子分離絶縁膜２が形成
され、ｐ型シリコン基板１の能動領域所定部上にはゲー
ト酸化膜３，７を介してゲート電極４及び高濃度のｐ型
ポリシリコンゲート電極２３が形成されている。ゲート
電極４，２３の外側のｐ型シリコン基板１表面部には高
濃度ｎ型領域のソース領域６及びドレイン領域１０が形
成されている。ゲート電極４，２３間にあって第１のＭ
ＯＳＦＥＴのドレインあるいは第２のＭＯＳＦＥＴのソ
ースの形成予定領域には不純物濃度が１０20cm-3台のｎ
型拡散領域２０が形成され、ゲート電極４，２３の側壁
に側壁絶縁膜５，９が形成されている。また、ｎ型拡散
領域２０の表面部には不純物濃度が１０20cm-3台のｐ型
拡散層２１が形成されている。更に、ｐ型拡散層２１及
びゲート電極２３上にはこれらを接続する高濃度ｐ型ポ
リシリコン電極２２が形成され、ゲート酸化膜７下のｐ
型シリコン基板１表面部には低濃度ｎ型領域２４が形成
されている。また、ソース領域６及びドレイン領域１０
並びにゲート電極４上に開口部を有する層間絶縁膜１５
が形成され、この層間絶縁膜１５の開口部にビット線１
６、ワード線１７及び電源線１８が形成されている。
シリコン基板１に素子分離用の素子分離絶縁膜２が形成
され、ｐ型シリコン基板１の能動領域所定部上にはゲー
ト酸化膜３，７を介してゲート電極４及び高濃度のｐ型
ポリシリコンゲート電極２３が形成されている。ゲート
電極４，２３の外側のｐ型シリコン基板１表面部には高
濃度ｎ型領域のソース領域６及びドレイン領域１０が形
成されている。ゲート電極４，２３間にあって第１のＭ
ＯＳＦＥＴのドレインあるいは第２のＭＯＳＦＥＴのソ
ースの形成予定領域には不純物濃度が１０20cm-3台のｎ
型拡散領域２０が形成され、ゲート電極４，２３の側壁
に側壁絶縁膜５，９が形成されている。また、ｎ型拡散
領域２０の表面部には不純物濃度が１０20cm-3台のｐ型
拡散層２１が形成されている。更に、ｐ型拡散層２１及
びゲート電極２３上にはこれらを接続する高濃度ｐ型ポ
リシリコン電極２２が形成され、ゲート酸化膜７下のｐ
型シリコン基板１表面部には低濃度ｎ型領域２４が形成
されている。また、ソース領域６及びドレイン領域１０
並びにゲート電極４上に開口部を有する層間絶縁膜１５
が形成され、この層間絶縁膜１５の開口部にビット線１
６、ワード線１７及び電源線１８が形成されている。
【００２９】そして、このようなゲインセルは、図３に
示す工程の後、燐あるいは砒素のイオン注入のみを行っ
て１０20cm-3程度の濃度までドーピングした後、ポリシ
リコンを堆積すると共に、ＢＦ2 をイオン注入し、ポリ
シリコンからボロンを１０20cm-3程度まで拡散して形成
される。
示す工程の後、燐あるいは砒素のイオン注入のみを行っ
て１０20cm-3程度の濃度までドーピングした後、ポリシ
リコンを堆積すると共に、ＢＦ2 をイオン注入し、ポリ
シリコンからボロンを１０20cm-3程度まで拡散して形成
される。
【００３０】また、このゲインセルでは、第２のＭＯＳ
ＦＥＴのゲート電極２３がｐ型ポリシリコンなので、第
２のＭＯＳＦＥＴのチャネルには、予め砒素を浅くイオ
ン注入して低濃度ｎ型領域２４を形成することで、閾値
を適切に調整し、埋め込みチャネル型ＭＯＳＦＥＴとし
ておく必要がある。
ＦＥＴのゲート電極２３がｐ型ポリシリコンなので、第
２のＭＯＳＦＥＴのチャネルには、予め砒素を浅くイオ
ン注入して低濃度ｎ型領域２４を形成することで、閾値
を適切に調整し、埋め込みチャネル型ＭＯＳＦＥＴとし
ておく必要がある。
【００３１】さらに、エサキダイオードをシリコンで構
成すると、電流が谷となる電圧は０．２Ｖ近傍の値とな
る。もしこの値が、全体的なセル動作を考える上で低す
ぎるならば、図９に示すように、基板１上に他の禁制帯
幅の広い半導体、例えば、不純物濃度が１０20cm-3台の
ガリウム砒素薄膜２５，２６（または、インジウム燐，
ガリウム燐等）を積層してｐｎ接合を形成すれば良い。
成すると、電流が谷となる電圧は０．２Ｖ近傍の値とな
る。もしこの値が、全体的なセル動作を考える上で低す
ぎるならば、図９に示すように、基板１上に他の禁制帯
幅の広い半導体、例えば、不純物濃度が１０20cm-3台の
ガリウム砒素薄膜２５，２６（または、インジウム燐，
ガリウム燐等）を積層してｐｎ接合を形成すれば良い。
【００３２】図１０はスイッチング素子として書き込み
信号を入力する電極をゲートに持つＭＯＳＦＥＴを用い
たゲインセルの回路図、図１１はそのゲインセルの断面
図、図１２はスイッチング素子としてゲート付きダイオ
ードを用いたゲインセルの断面図、図１３はそのゲート
付きダイオードの電流−電圧特性図及びゲート付きダイ
オードを用いたゲインセルの部分断面図である。
信号を入力する電極をゲートに持つＭＯＳＦＥＴを用い
たゲインセルの回路図、図１１はそのゲインセルの断面
図、図１２はスイッチング素子としてゲート付きダイオ
ードを用いたゲインセルの断面図、図１３はそのゲート
付きダイオードの電流−電圧特性図及びゲート付きダイ
オードを用いたゲインセルの部分断面図である。
【００３３】図１０において、ゲインセルは、ソ−スが
ビット線（ＢＬ）に接続され、ゲ−トがワ−ド線（Ｗ
Ｌ）に接続された第１のＭＯＳＦＥＴ（Ｍ1 ）と、ドレ
インが電源線（ＶDD）に接続され、ソ−スがＭ1 のドレ
インに接続された第２のＭＯＳＦＥＴ（Ｍ2 ）と、Ｍ2
のゲ−トとＭ1 のドレインとの間に接続された書き込み
信号を入力する電極（ＶWRITE ）をゲートに有する第３
のＭＯＳＦＥＴ（Ｍ3 ）とから構成されている。
ビット線（ＢＬ）に接続され、ゲ−トがワ−ド線（Ｗ
Ｌ）に接続された第１のＭＯＳＦＥＴ（Ｍ1 ）と、ドレ
インが電源線（ＶDD）に接続され、ソ−スがＭ1 のドレ
インに接続された第２のＭＯＳＦＥＴ（Ｍ2 ）と、Ｍ2
のゲ−トとＭ1 のドレインとの間に接続された書き込み
信号を入力する電極（ＶWRITE ）をゲートに有する第３
のＭＯＳＦＥＴ（Ｍ3 ）とから構成されている。
【００３４】図１１において、ゲインセルは、ｐ型シリ
コン基板１に素子分離用の素子分離絶縁膜２が形成さ
れ、ｐ型シリコン基板１の能動領域所定部上にはゲート
酸化膜３，ゲート電極４が順次形成されると共に、高濃
度ｎ型ポリシリコンソ−ス領域２７，ｐ型ポリシリコン
チャネル領域２８，高濃度ｎ型ポリシリコンドレイン領
域２９が横方向に順次形成されている。ゲート電極４の
両側のｐ型シリコン基板１表面部には高濃度ｎ型領域の
ソース領域６及び高濃度ｎ型ポリシリコンソ−ス領域２
７直下に位置する高濃度のｎ型拡散領域２０が形成され
ている。また、ｐ型ポリシリコンチャネル領域２８上に
は絶縁膜（図示略す）を介してゲ−ト電極３０が形成さ
れ、ｐ型ポリシリコンチャネル領域２８の下方には低濃
度ｎ型領域２４が形成されている。さらに、ソース領域
６、ゲート電極４，３０及び高濃度ｎ型ポリシリコンド
レイン領域２９に隣接するｐ型シリコン基板１表面部に
形成されたドレイン領域１０上に開口部を有する層間絶
縁膜１５が形成され、この層間絶縁膜１５の開口部にビ
ット線１６、ワード線１７、書き込み信号用の金属線３
１及び電源線１８が形成されている。
コン基板１に素子分離用の素子分離絶縁膜２が形成さ
れ、ｐ型シリコン基板１の能動領域所定部上にはゲート
酸化膜３，ゲート電極４が順次形成されると共に、高濃
度ｎ型ポリシリコンソ−ス領域２７，ｐ型ポリシリコン
チャネル領域２８，高濃度ｎ型ポリシリコンドレイン領
域２９が横方向に順次形成されている。ゲート電極４の
両側のｐ型シリコン基板１表面部には高濃度ｎ型領域の
ソース領域６及び高濃度ｎ型ポリシリコンソ−ス領域２
７直下に位置する高濃度のｎ型拡散領域２０が形成され
ている。また、ｐ型ポリシリコンチャネル領域２８上に
は絶縁膜（図示略す）を介してゲ−ト電極３０が形成さ
れ、ｐ型ポリシリコンチャネル領域２８の下方には低濃
度ｎ型領域２４が形成されている。さらに、ソース領域
６、ゲート電極４，３０及び高濃度ｎ型ポリシリコンド
レイン領域２９に隣接するｐ型シリコン基板１表面部に
形成されたドレイン領域１０上に開口部を有する層間絶
縁膜１５が形成され、この層間絶縁膜１５の開口部にビ
ット線１６、ワード線１７、書き込み信号用の金属線３
１及び電源線１８が形成されている。
【００３５】即ち、かかるゲインセルは、スイッチング
素子を第３のＭＯＳＦＥＴ（Ｍ3 ）により構成し、読み
出し動作と書き込み動作とを区別するための電極（Ｖ
WRITE）を付加したものであり、第３のＭＯＳＦＥＴ
（Ｍ3 ）のゲート電極を書き込み時のみオンにして、第
１のＭＯＳＦＥＴ（Ｍ1 ）のドレインと第２のＭＯＳＦ
ＥＴ（Ｍ2 ）のゲートとを短絡させる。これにより、ｐ
ｎ接合に対する逆バイアス時の電流量の制限のない、安
定性の高いセルが得られる。
素子を第３のＭＯＳＦＥＴ（Ｍ3 ）により構成し、読み
出し動作と書き込み動作とを区別するための電極（Ｖ
WRITE）を付加したものであり、第３のＭＯＳＦＥＴ
（Ｍ3 ）のゲート電極を書き込み時のみオンにして、第
１のＭＯＳＦＥＴ（Ｍ1 ）のドレインと第２のＭＯＳＦ
ＥＴ（Ｍ2 ）のゲートとを短絡させる。これにより、ｐ
ｎ接合に対する逆バイアス時の電流量の制限のない、安
定性の高いセルが得られる。
【００３６】また、第３のＭＯＳＦＥＴ（Ｍ3 ）に代え
て、図１２に示すようなゲ−ト付きダイオードを用いて
も良い。この素子では、図１３に示すように、電極（Ｖ
WRIT E ）のゲート電圧に依存して、ｐｎ接合の電流−電
圧特性を変化させることができる。即ち、第３のゲート
電極に正のバイアスを印加しておけば、ｐｎ接合の逆バ
イアス電流は小さいが、第３の電極に負の電圧をある値
以上印加すると、バンド間トンネル電流が流れて逆バイ
アス電流が著しく増大する。そこで、書き込み動作時の
みに負電圧を印加すれば、セル動作が実現できる。ま
た、その際、フラットバンド電圧を適正に選んで、正電
圧の印加によって逆バイアス電流をカットオフするよう
に設定することもできる。尚、ゲート付きダイオードを
用いたゲインセルは図１に示すゲインセルにゲ−ト電極
３０及び書き込み信号用の金属線３１を付加したもので
あり、その他の構成は同様なので、説明を割愛する。
て、図１２に示すようなゲ−ト付きダイオードを用いて
も良い。この素子では、図１３に示すように、電極（Ｖ
WRIT E ）のゲート電圧に依存して、ｐｎ接合の電流−電
圧特性を変化させることができる。即ち、第３のゲート
電極に正のバイアスを印加しておけば、ｐｎ接合の逆バ
イアス電流は小さいが、第３の電極に負の電圧をある値
以上印加すると、バンド間トンネル電流が流れて逆バイ
アス電流が著しく増大する。そこで、書き込み動作時の
みに負電圧を印加すれば、セル動作が実現できる。ま
た、その際、フラットバンド電圧を適正に選んで、正電
圧の印加によって逆バイアス電流をカットオフするよう
に設定することもできる。尚、ゲート付きダイオードを
用いたゲインセルは図１に示すゲインセルにゲ−ト電極
３０及び書き込み信号用の金属線３１を付加したもので
あり、その他の構成は同様なので、説明を割愛する。
【００３７】本実施例では、ｎチャネルＭＯＳＦＥＴを
用いたが、ｐチャネルＭＯＳＦＥＴを用いても良いこと
は言うまでもない。
用いたが、ｐチャネルＭＯＳＦＥＴを用いても良いこと
は言うまでもない。
【００３８】
【発明の効果】以上説明したように本発明によれば、ゲ
ート容量に情報を蓄積する高集積化に優れたＤＲＡＭセ
ルを制御性、均一性及び再現性良く実現できる。よっ
て、セルの動作マージンが向上できると共に、歩留りが
向上でき、高速化ができる。
ート容量に情報を蓄積する高集積化に優れたＤＲＡＭセ
ルを制御性、均一性及び再現性良く実現できる。よっ
て、セルの動作マージンが向上できると共に、歩留りが
向上でき、高速化ができる。
【図１】本発明のゲインセルの断面図である。
【図２】本発明のゲインセルの製造工程断面図である。
【図３】本発明のゲインセルの製造工程断面図である。
【図４】本発明のゲインセルの製造工程断面図である。
【図５】本発明のゲインセルの製造工程断面図である。
【図６】本発明のゲインセルの製造工程断面図である。
【図７】本発明のエサキダイオードを用いたゲインセル
の回路図及びエサキダイオードの電流−電圧特性図であ
る。
の回路図及びエサキダイオードの電流−電圧特性図であ
る。
【図８】本発明のエサキダイオードを用いたゲインセル
の断面図である。
の断面図である。
【図９】本発明のエサキダイオードを用いた他のゲイン
セルの断面図である。
セルの断面図である。
【図１０】本発明の書き込み信号を入力する電極をゲー
トに持つゲインセルの回路図である。
トに持つゲインセルの回路図である。
【図１１】本発明の書き込み信号を入力する電極をゲー
トに持つゲインセルの断面図である。
トに持つゲインセルの断面図である。
【図１２】本発明のゲート付きダイオードを用いたゲイ
ンセルの断面図である。
ンセルの断面図である。
【図１３】本発明のゲート付きダイオードの電流−電圧
特性図及びゲート付きダイオードを用いたゲインセルの
部分断面図である。
特性図及びゲート付きダイオードを用いたゲインセルの
部分断面図である。
【図１４】従来のゲインセルの基本回路図である。
【図１５】従来のショットキーダイオードを用いたゲイ
ンセルの回路図及び断面図である。
ンセルの回路図及び断面図である。
１ ｐ型シリコン基板 ２ 素子分離絶縁膜 ３，７ ゲート酸化膜 ４，８ ゲート電極 ５，９ 側壁絶縁膜 ６ ソース領域 １０ ドレイン領域 １１ ｎ型拡散領域 １２ ｐ型拡散層 １３ 中濃度ｎ型領域 １４ ポリシリコン電極 １５ 層間絶縁膜 １６ ビット線 １７ ワード線 １８ 電源線
Claims (7)
- 【請求項１】 第１のＭＩＳＦＥＴのドレインと第２の
ＭＩＳＦＥＴのソースとが接続され、上記第１のＭＩＳ
ＦＥＴのドレインあるいは上記第２のＭＩＳＦＥＴのソ
ースと上記第２のＭＩＳＦＥＴのゲートとがｐｎ接合か
らなるダイオードを介して接続され、上記第１のＭＩＳ
ＦＥＴのソースがビット線に接続され、上記第１のＭＩ
ＳＦＥＴのゲ−トがワ−ド線に接続され、上記第２のＭ
ＩＳＦＥＴのドレインが電源線に接続されたことを特徴
とする半導体記憶装置。 - 【請求項２】 ｐｎ接合の接合界面が第１のＭＩＳＦＥ
Ｔあるいは第２のＭＩＳＦＥＴの形成された半導体基板
中に存在することを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】 ｐｎ接合からなるダイオードは高濃度不
純物がドープされた半導体により形成されるエサキダイ
オードであることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項４】 第１のＭＩＳＦＥＴのドレインと第２の
ＭＩＳＦＥＴのソースとが接続され、上記第１のＭＩＳ
ＦＥＴのドレインあるいは上記第２のＭＩＳＦＥＴのソ
ースと上記第２のＭＩＳＦＥＴのゲートとが負性微分抵
抗を有する共鳴トンネルダイオードを介して接続され、
上記第１のＭＩＳＦＥＴのソースがビット線に接続さ
れ、上記第１のＭＩＳＦＥＴのゲ−トがワ−ド線に接続
され、上記第２のＭＩＳＦＥＴのドレインが電源線に接
続されたことを特徴とする半導体記憶装置。 - 【請求項５】 第１のＭＩＳＦＥＴのドレインと第２の
ＭＩＳＦＥＴのゲートとの間に存在するｐｎ接合に近接
して接合電流を変化させる制御電極を形成したことを特
徴とする請求項１記載の半導体記憶装置。 - 【請求項６】 第１のＭＩＳＦＥＴのドレインと第２の
ＭＩＳＦＥＴのゲートとの間に存在するｐｎ接合に絶縁
膜を介して上記ｐｎ接合の逆方向電流を制御する電極を
形成したことを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項７】 第１のＭＩＳＦＥＴのドレインと第２の
ＭＩＳＦＥＴのソースとが接続され、上記第１のＭＩＳ
ＦＥＴのドレインあるいは上記第２のＭＩＳＦＥＴのソ
ースと第３のＭＩＳＦＥＴのソースとが接続され、上記
第３のＭＩＳＦＥＴのドレインと第２のＭＩＳＦＥＴの
ゲートとが接続され、上記第１のＭＩＳＦＥＴのソース
がビット線に接続され、上記第１のＭＩＳＦＥＴのゲ−
トがワ−ド線に接続され、上記第２のＭＩＳＦＥＴのド
レインが電源線に接続されたことを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140407A JPH05335514A (ja) | 1992-06-01 | 1992-06-01 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4140407A JPH05335514A (ja) | 1992-06-01 | 1992-06-01 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335514A true JPH05335514A (ja) | 1993-12-17 |
Family
ID=15268040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4140407A Pending JPH05335514A (ja) | 1992-06-01 | 1992-06-01 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180115999A (ko) * | 2017-04-14 | 2018-10-24 | 포항공과대학교 산학협력단 | 다중 레벨의 전하 저장이 가능한 반도체 소자 |
-
1992
- 1992-06-01 JP JP4140407A patent/JPH05335514A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180115999A (ko) * | 2017-04-14 | 2018-10-24 | 포항공과대학교 산학협력단 | 다중 레벨의 전하 저장이 가능한 반도체 소자 |
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