JPS5840857A - Ｍｏｓｆｅｔ - Google Patents

Ｍｏｓｆｅｔ

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JPS5840857A
JPS5840857A JP13836382A JP13836382A JPS5840857A JP S5840857 A JPS5840857 A JP S5840857A JP 13836382 A JP13836382 A JP 13836382A JP 13836382 A JP13836382 A JP 13836382A JP S5840857 A JPS5840857 A JP S5840857A
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JP
Japan
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doped
region
substrate
intermediate layer
transistor
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JP13836382A
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JPH0481343B2 (ja
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ヘルム−ト・シユトラツク
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Siemens Schuckertwerke AG
Siemens AG
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Siemens Schuckertwerke AG
Siemens AG
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Publication date
Application filed by Siemens Schuckertwerke AG, Siemens AG filed Critical Siemens Schuckertwerke AG
Publication of JPS5840857A publication Critical patent/JPS5840857A/ja
Publication of JPH0481343B2 publication Critical patent/JPH0481343B2/ja
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高濃度にｎドープされた基板、その上にエピタ
キシャル成長した低濃度にｎドーフサれた第一領域、第
一領域の上にｎドープされた第二領域、第二領域の上に
ｎドープされた第三領域を備えるトランジスタに関する
ものである。
コ（７）種のトランジスタは例えば雑誌”　Ｅｌｅｃｔ
ｒｏｎｉｃＤｅｓｉｇｎ’Ｊｕｌｙ　　５，１９８０．
ｐ、６６　　にノぐツーＭＯＳトランジスタとして記載
されている。バイポーラトランジスタにもこの特徴を備
えたものがある。
基板となる半導体板は融体から引き上げたものでｎドー
プ型の元素特にホウ素を不純物として含んでいることが
多い。トランジスタを製作する際低濃度にｎドープされ
たエピタキシャル層に１０００Ｃから１２００ｔｒの間
の温度においてドーパントが拡散進入してＭＯＳ−ＦＥ
Ｔのソース領域とチてはｐ型ドーパントが基板からエピ
タキシャル層に拡散侵入することが可能であり、それに
よってトランジスタの低濃度ｎドープ、エピタキシャル
層と基板との間に反転ドーピングによってｎドープ中間
層が形成されるかあるいは打消しドーピングにより高抵
抗中間層が形成される。この中間層領域はサイリスタ効
果を示しトランジスタの場合それを破壊し、ＭＯＳＦＥ
Ｔの場合そのバルク抵抗を高くする。
本発明の目的は冒頭に挙げた種類のトランジスタにおい
てこのような中間層の形成が避けられるようにすること
にある。
この目的は本発明によれば、基板とｎドープされた第一
領域との間にｎドープされた中間層を設け、そのドープ
濃度を第一領域のドープ濃度の２倍から１００倍にする
ことにより達成される。
次に図面を参照し実施例について本発明を更に詳細に説
明する。
弔１凶しハ１ホーフトフンシスタＱ可囲をホす。
１は高濃度にｎドープされた基板でありその上に本来の
トランジスタが形成される。基板１の表面には低濃度に
ｎドープされたエピタキシャル層２がありバイポーラト
ランジスタのコレクタとなる。
エピタキシャル層２には第二領域３がプレーナ形にはめ
込まれ、この領域は高濃度にｎドープされてベースを構
成する。ペース領域３には高濃度にｎドープされた第三
領域４がプレーナ形にはめ込まれトランジスタのエミッ
タを構成する。領域３と４はメサ形としてもよい。領域
２．３および４によって構成されるトランジスタと基板
の間には望ましくなくｐ形の中間領域５がある。
第２図に示したＭＯ８ＦＦ、Ｔも高濃度にｎドープされ
た基板１上で形成され、エピタキシャル成長層としての
ソース領域６があわ、チャネル領域７がプレーナ形には
め込まれている。このチャネル領域７はｎドープされて
いる。チャネル領域７に高濃度にｎドープされたソース
領域８がプレーナ形にはめ込まれる。ＭＯＳＦＥＴと基
板との間即ちソース領域６と基板１との間にはここでも
望ましくないｎドープ中間領域５がある。
第１図と第２図のトランジスタの領域４　、３　。
２および５と８．７．６および５は望ましくないｎｐｎ
ｐ型サイリスタを構成する。いずれの場合にも高濃度ド
ープの基板１は単にサイリスタの接触層として作用する
だけである。このサイリスタ効果は第３図に示すように
エピタキシャル領域２と基板１との間にｎ型にドープさ
れた中間層９を置き、そのドープ度をエピタキシャル層
のドープ度を２倍から１００倍にすることによって避け
ることができる。経験上確められている基板から拡散し
て来る不純物により同じく基板から拡散して来るｐドー
パントの作用を反転するか打消しドーピングを補償して
高抵抗化を防ぐ。中間層９はエピタキシャル成長させる
と有利であり、それによってｐドーパントによる汚染が
充分阻止される。
層２の厚さと層９の厚さの和の１／１００から１／２の
間にする。一般的に言って中間層９はドーピング濃度が
高ければ薄いもので充分であり、ドーピング濃度が低い
ときは比較的厚くする。
エピタキシャル層２のドープ密度の通常の値は１０　　
ｃｍ　　から１０　　ｃｍ　　程度である。ドープ密度
は降伏電圧の高さに関係する。降伏電圧が高い程エピタ
キシャル層のドープ度を低くし、それに応じてその厚さ
を厚くしなければならない。例えば５００Ｖの降伏電圧
とするためにはドープ密度は３×１０１４ｃｒｎ−３、
厚さは５０μｍとするのがよい。この場合中間層９はド
ープ密度３　Ｘ　１０１６ｃｒｎ−３、厚さ３μｍとす
ることができる。定格２００Ｖのトランジスタの場合エ
ピタキシャル層のドーピングは６　Ｘ　１０　”ｃｍ−
３、厚さは２０μｍとし、中間層はドープ密度３×１０
１５ｃｒｎ−３、厚さ６μｍとすることができる。
上記のような中間層９を設けることによりサイによって
同寸法のトランジスタ構成において、素子の破壊のおそ
れなしに降伏電圧を高くすることができる。
【図面の簡単な説明】
第１図は従来のｎドープ中間層を備えるバイポーラ・ト
ランジスタの断面図、第２図は同じ〈従来のｎドープ中
間層を備えるＭＯＳ　−ＦＥＴの断面図、第３図は本発
明によるエピタキシャルトランジスタの断面図を示す。 １・・・基板、２・・・エピタキシャル成長層、９・・
・ｎドープ中間層。

Claims (1)

  1. 【特許請求の範囲】 ■）高濃度にｎドープされた基板と、その上にエピタキ
    シャル成長した低濃度にｎドープされた第一領域と、こ
    の第一領域の上にｎドープされた第二領域と、更にその
    上にｎドープされた第三領域とを備え、基板とｎドープ
    された第一領域との間にｎドープされた中間層を設け、
    この中間層のドープ度を第一領域層のドープ度の２倍な
    いし１００倍にしたことを特徴とするエピタキシャルト
    ランジスタ。 ２、特許請求の範囲第１項記載のトランジスタにおいて
    、中間層がエピタキシャル成長したものであることを特
    徴とするエピタキシャルトランジスタ。 ３）特許請求の範囲第１項または第２項記載のトランジ
    スタにおいて、中間層の厚さが、工の間であることを特
    徴とするエピタキシャルトランジスタ。
JP13836382A 1981-08-10 1982-08-09 Ｍｏｓｆｅｔ Granted JPS5840857A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3131611.5 1981-08-10
DE19813131611 DE3131611A1 (de) 1981-08-10 1981-08-10 Epitaxialer transistor

Publications (2)

Publication Number Publication Date
JPS5840857A true JPS5840857A (ja) 1983-03-09
JPH0481343B2 JPH0481343B2 (ja) 1992-12-22

Family

ID=6139013

Family Applications (1)

Application Number Title Priority Date Filing Date
JP13836382A Granted JPS5840857A (ja) 1981-08-10 1982-08-09 Ｍｏｓｆｅｔ

Country Status (3)

Country Link
EP (1) EP0071915A3 (ja)
JP (1) JPS5840857A (ja)
DE (1) DE3131611A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009507378A (ja) * 2005-09-02 2009-02-19 インターシル アメリカズ インク 空乏可能コレクタ列を備えた改良されたｂｖｃｅｏ／ｒｃｓ相殺を有するバイポーラ構造

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2581252B1 (fr) * 1985-04-26 1988-06-10 Radiotechnique Compelec Composant semiconducteur du type planar a structure d'anneaux de garde, famille de tels composants et procede de realisation
JPH0691263B2 (ja) * 1988-10-19 1994-11-14 株式会社東芝 半導体装置の製造方法
EP0666600B1 (en) * 1994-02-02 1999-09-15 ROHM Co., Ltd. Power bipolar transistor

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4929980A (ja) * 1972-07-20 1974-03-16
JPS5311355A (en) * 1976-07-19 1978-02-01 Masao Moriyama Two spindle kneading device
JPS53106582A (en) * 1977-02-28 1978-09-16 Nec Corp Semiconductor device
JPS55101358A (en) * 1979-01-26 1980-08-02 Masami Okumura Grinding machine
JPS5617012A (en) * 1979-07-20 1981-02-18 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS5630757A (en) * 1979-08-22 1981-03-27 Nec Corp Semiconductor device
JPS5658267A (en) * 1979-10-17 1981-05-21 Nippon Telegr & Teleph Corp <Ntt> Insulated gate type field-effect transistor
JPS5743949U (ja) * 1980-08-20 1982-03-10

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51131400A (en) * 1975-05-10 1976-11-15 Toshiba Corp Vendor for railway party tickets

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4929980A (ja) * 1972-07-20 1974-03-16
JPS5311355A (en) * 1976-07-19 1978-02-01 Masao Moriyama Two spindle kneading device
JPS53106582A (en) * 1977-02-28 1978-09-16 Nec Corp Semiconductor device
JPS55101358A (en) * 1979-01-26 1980-08-02 Masami Okumura Grinding machine
JPS5617012A (en) * 1979-07-20 1981-02-18 Mitsubishi Electric Corp Manufacture of semiconductor device
JPS5630757A (en) * 1979-08-22 1981-03-27 Nec Corp Semiconductor device
JPS5658267A (en) * 1979-10-17 1981-05-21 Nippon Telegr & Teleph Corp <Ntt> Insulated gate type field-effect transistor
JPS5743949U (ja) * 1980-08-20 1982-03-10

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009507378A (ja) * 2005-09-02 2009-02-19 インターシル アメリカズ インク 空乏可能コレクタ列を備えた改良されたｂｖｃｅｏ／ｒｃｓ相殺を有するバイポーラ構造
USRE44140E1 (en) 2005-09-02 2013-04-09 Intersil Americas Inc. Bipolar method and structure having improved BVCEO/RCS trade-off made with depletable collector columns

Also Published As

Publication number Publication date
DE3131611A1 (de) 1983-02-24
EP0071915A3 (de) 1985-10-16
EP0071915A2 (de) 1983-02-16
JPH0481343B2 (ja) 1992-12-22

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