JPH0481343B2 - - Google Patents
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- JPH0481343B2 JPH0481343B2 JP57138363A JP13836382A JPH0481343B2 JP H0481343 B2 JPH0481343 B2 JP H0481343B2 JP 57138363 A JP57138363 A JP 57138363A JP 13836382 A JP13836382 A JP 13836382A JP H0481343 B2 JPH0481343 B2 JP H0481343B2
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- 239000000758 substrate Substances 0.000 claims description 23
- 230000015556 catabolic process Effects 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高濃度にｎドープされた基板、その上
にエピタキシヤル成長した低濃度にｎドープされ
た第一領域、第一領域の上にｐドープされた第二
領域、第二領域の上にｎドープされた第三領域を
備えるトランジスタに関するものである。
にエピタキシヤル成長した低濃度にｎドープされ
た第一領域、第一領域の上にｐドープされた第二
領域、第二領域の上にｎドープされた第三領域を
備えるトランジスタに関するものである。
この種のトランジスタは例えば雑誌
“Electronic Design”July5、1980、p.66にパワ
ーMOSトランジスタとして記載されている。バ
イポーラトランジスタにもこの特徴を備えたもの
がある。基板となる半導体板は融体から引き上げ
たものでｐドープ型の元素特にホウ素を不純物と
して含んでいることが多い。トランジスタを製作
する際低濃度にｎドープされたエピタキシヤル層
に1000℃から1200℃の間の温度においてドーパン
トが拡散侵入してMOS−FETのソース領域とチ
ヤネル区域又はバイポーラトランジスタのベース
領域とエミツタ領域を形成する。この温度におい
てはｐ型ドーパントが基板からエピタキシヤル層
に拡散侵入することが可能であり、それによつて
トランジスタの低濃度ｎドープ、エピタキシヤル
層と基板との間に反転ドーピングによつてｐドー
プ中間層が形成されるかあるいは打消しドーピン
グにより高抵抗中間層が形成される。この中間層
領域はサイリスタ効果を示し、トランジスタの場
合それを破壊し、MOSFETの場合そのバルク抵
抗を高くする。
“Electronic Design”July5、1980、p.66にパワ
ーMOSトランジスタとして記載されている。バ
イポーラトランジスタにもこの特徴を備えたもの
がある。基板となる半導体板は融体から引き上げ
たものでｐドープ型の元素特にホウ素を不純物と
して含んでいることが多い。トランジスタを製作
する際低濃度にｎドープされたエピタキシヤル層
に1000℃から1200℃の間の温度においてドーパン
トが拡散侵入してMOS−FETのソース領域とチ
ヤネル区域又はバイポーラトランジスタのベース
領域とエミツタ領域を形成する。この温度におい
てはｐ型ドーパントが基板からエピタキシヤル層
に拡散侵入することが可能であり、それによつて
トランジスタの低濃度ｎドープ、エピタキシヤル
層と基板との間に反転ドーピングによつてｐドー
プ中間層が形成されるかあるいは打消しドーピン
グにより高抵抗中間層が形成される。この中間層
領域はサイリスタ効果を示し、トランジスタの場
合それを破壊し、MOSFETの場合そのバルク抵
抗を高くする。
第２図に従来のバイポーラトランジスタの一例
の断面を示し、１は高濃度にｎドープされた基板
でありその上に本体のトランジスタが形成され
る。基板１の表面には低濃度にｎドープされたエ
ピタキシヤル層２がありバイポーラトランジスタ
のコレクタとなる。エピタキシヤル層２には第二
領域３がプレーナ形にはめ込まれ、この領域は高
濃度にｐドープされてベースを構成する。ペース
領域３には高濃度にｎドープされた第三領域４が
プレーナ形にはめ込まれトランジスタのエミツタ
を構成する。領域３と４はメサ形としてもよい。
領域２，３および４によつて構成されるトランジ
スタと基板の間には望ましくないｐ形の中間領域
５がある。
の断面を示し、１は高濃度にｎドープされた基板
でありその上に本体のトランジスタが形成され
る。基板１の表面には低濃度にｎドープされたエ
ピタキシヤル層２がありバイポーラトランジスタ
のコレクタとなる。エピタキシヤル層２には第二
領域３がプレーナ形にはめ込まれ、この領域は高
濃度にｐドープされてベースを構成する。ペース
領域３には高濃度にｎドープされた第三領域４が
プレーナ形にはめ込まれトランジスタのエミツタ
を構成する。領域３と４はメサ形としてもよい。
領域２，３および４によつて構成されるトランジ
スタと基板の間には望ましくないｐ形の中間領域
５がある。
第３図に示したMOSFETも高濃度にｎドープ
された基板１で形成され、エピタキシヤル成長層
としてのソール領域６があり、チヤネル領域７が
プレーナ形にはめ込まれている。このチヤネル領
域７はｐドープされている。チヤネル領域７に高
濃度にｎドープされたソール領域８がプレーナ形
にはめ込まれる。MOSFETと基板との間即ちソ
ール領域６と基板１との間にはここでも望ましく
ないｐドープ中間領域５がある。
された基板１で形成され、エピタキシヤル成長層
としてのソール領域６があり、チヤネル領域７が
プレーナ形にはめ込まれている。このチヤネル領
域７はｐドープされている。チヤネル領域７に高
濃度にｎドープされたソール領域８がプレーナ形
にはめ込まれる。MOSFETと基板との間即ちソ
ール領域６と基板１との間にはここでも望ましく
ないｐドープ中間領域５がある。
第２図と第３図のトランジスタの領域４，３，
２および５と８、７、６および５は望ましくない
npnp型サイリスタを構成する。いずれの場合に
も高濃度ドープの基板１は単にサイリスタの接触
層として作用するだけである。
２および５と８、７、６および５は望ましくない
npnp型サイリスタを構成する。いずれの場合に
も高濃度ドープの基板１は単にサイリスタの接触
層として作用するだけである。
本発明の目的は、冒頭に述べたようなトランジ
スタ、特にMOSFETにおいて、ｎドープされた
基板とその上に成長させた低濃度にｎドープされ
た第一領域との間に、ｎドープされた基板に含ま
れるｐドープ型の不純物元素が、第二、第三領域
の高温拡散形成と同時に第一領域に拡散して形成
される中間領域の形成を阻止することにある。
スタ、特にMOSFETにおいて、ｎドープされた
基板とその上に成長させた低濃度にｎドープされ
た第一領域との間に、ｎドープされた基板に含ま
れるｐドープ型の不純物元素が、第二、第三領域
の高温拡散形成と同時に第一領域に拡散して形成
される中間領域の形成を阻止することにある。
上述の目的を達成するため、本発明のMOSFT
においては、高濃度にｎドープされた基板と、そ
の上にエピタキシヤル成長した低濃度にｎドープ
された第一領域と、この第一領域の上にｐドープ
された第二領域と、更にその上にｎドープされた
第三領域とを備え、ｐドープ型の元素をを含むと
共に高濃度にｎドープされた基板と低濃度にｎド
ープされた第一領域との間にｎドープされた中間
層を設け、この中間層のドープ度を第一領域のド
ープ度の２〜100倍にするものである。
においては、高濃度にｎドープされた基板と、そ
の上にエピタキシヤル成長した低濃度にｎドープ
された第一領域と、この第一領域の上にｐドープ
された第二領域と、更にその上にｎドープされた
第三領域とを備え、ｐドープ型の元素をを含むと
共に高濃度にｎドープされた基板と低濃度にｎド
ープされた第一領域との間にｎドープされた中間
層を設け、この中間層のドープ度を第一領域のド
ープ度の２〜100倍にするものである。
本発明のMOSFETにおいては、ｐドープ型の
元素を含むと共に高濃度にｎドープされた基板か
ら拡散して来るｐドーパントにより第一領域のエ
ピタキシヤル層がｐ型に転化したり高抵抗化する
のを中間層が阻止する。
元素を含むと共に高濃度にｎドープされた基板か
ら拡散して来るｐドーパントにより第一領域のエ
ピタキシヤル層がｐ型に転化したり高抵抗化する
のを中間層が阻止する。
次に本発明の実施例を図面について説明する。
第１図は本発明によるMOSFETの断面を示す
もので、第３図に示したMOSFETと同等部分に
は同符号を付してある。すなわち、高濃度にｎド
ープされた基板１上には低濃度のｎ型のエピタキ
シヤル成長させたソース領域としての第一領域６
があり、その中にｐドープされたチヤネル領域と
しての第二領域７がプレーナ形にはめ込まれてい
る。第二領域７には高濃度にｎドープされたソー
ス領域としての第三領域８がプレーナ形にはめ込
まれている。さらに基板１と第一領域６との間に
ｎ型にドープされた中間層９が置かれており、そ
のドープ度は第一領域６のドープ度の２〜100倍
とされている。中間層９はエピタキシヤル成長さ
せると有利であり、それによつてｐドーパントに
よる汚染が充分阻止される。中間層９の厚さはエ
ピタキシヤル層全体の厚さ即ち第一領域６の厚さ
と層９の厚さの和の1/100から1/2の間にする。一
般的に言つて中間層９はドーピング濃度が高けれ
ば薄いもので充分であり、ドーピング濃度が低い
ときは比較的厚くする。
もので、第３図に示したMOSFETと同等部分に
は同符号を付してある。すなわち、高濃度にｎド
ープされた基板１上には低濃度のｎ型のエピタキ
シヤル成長させたソース領域としての第一領域６
があり、その中にｐドープされたチヤネル領域と
しての第二領域７がプレーナ形にはめ込まれてい
る。第二領域７には高濃度にｎドープされたソー
ス領域としての第三領域８がプレーナ形にはめ込
まれている。さらに基板１と第一領域６との間に
ｎ型にドープされた中間層９が置かれており、そ
のドープ度は第一領域６のドープ度の２〜100倍
とされている。中間層９はエピタキシヤル成長さ
せると有利であり、それによつてｐドーパントに
よる汚染が充分阻止される。中間層９の厚さはエ
ピタキシヤル層全体の厚さ即ち第一領域６の厚さ
と層９の厚さの和の1/100から1/2の間にする。一
般的に言つて中間層９はドーピング濃度が高けれ
ば薄いもので充分であり、ドーピング濃度が低い
ときは比較的厚くする。
第一領域６のドープ密度は通常の値は1013cm−
３から1016cm−３程度である。ドープ密度は降伏
電圧の高さに関係する。降伏電圧が高い程第一領
域のドープ度を低くし、それに応じてその厚さを
厚くしなければならない。例えば500Vの降伏電
圧とするためにはドープ密度は３×1014cm−３、
厚さは50μｍとするのがよい。この場合中間層９
はドープ密度３×1016cm-3、厚さ3μｍとすること
ができる。定格200Vのトランジスタの場合第一
領域のドーピングは６×1014cm-3、厚さは20μｍ
とし、中間層はドープ密度３×1015cm-3、厚さ6μ
ｍとすることができる。
３から1016cm−３程度である。ドープ密度は降伏
電圧の高さに関係する。降伏電圧が高い程第一領
域のドープ度を低くし、それに応じてその厚さを
厚くしなければならない。例えば500Vの降伏電
圧とするためにはドープ密度は３×1014cm−３、
厚さは50μｍとするのがよい。この場合中間層９
はドープ密度３×1016cm-3、厚さ3μｍとすること
ができる。定格200Vのトランジスタの場合第一
領域のドーピングは６×1014cm-3、厚さは20μｍ
とし、中間層はドープ密度３×1015cm-3、厚さ6μ
ｍとすることができる。
上記のような中間層９を設けることによりサイ
リスタ作用を完全に阻止することができる。これ
によつて同寸法のトランジスタ構成において、素
子の破壊のおそれなしに降伏電圧を高くすること
ができる。
リスタ作用を完全に阻止することができる。これ
によつて同寸法のトランジスタ構成において、素
子の破壊のおそれなしに降伏電圧を高くすること
ができる。
第１図は本発明の実施例の断面図、第２図は従
来のｐドープ中間層を備えるバイポーラトランジ
スタの断面図、第３図は同じく従来のｐドープ中
間層を備えるMOSFETの断面図である。 １……基板、６……第一領域、７……第二領
域、８……第三領域、９……中間層。
来のｐドープ中間層を備えるバイポーラトランジ
スタの断面図、第３図は同じく従来のｐドープ中
間層を備えるMOSFETの断面図である。 １……基板、６……第一領域、７……第二領
域、８……第三領域、９……中間層。
Claims (1)
- 【特許請求の範囲】 １ 高濃度にｎドープされた基板と、その上にエ
ピタキシヤル成長した低濃度にｎドープされた第
一領域と、この第一領域の上にｐドープされた第
二領域と、更にその上にｎドープされた第三領域
とを備え、ｐドープ型の元素を含むと共に高濃度
にｎドープされた基板と低濃度にｎドープされた
第一領域との間にｎドープされた中間層を設け、
この中間層のドープを第一領域のドープ度の２〜
100倍にしたことを特徴とするMOSFET。 ２ 特許請求の範囲第１項記載のMOSFETにお
いて、中間層がエピタキシヤル成長したものであ
ることを特徴とするMOSFET。 ３ 特許請求の範囲第１項または第２項記載の
MOSFETにおいて、中間層の厚さが、エピタキ
シヤル成長させた層全体の厚さの1/2から1/100の
間であることを特徴とするMOSFET。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813131611 DE3131611A1 (de) | 1981-08-10 | 1981-08-10 | Epitaxialer transistor |
| DE3131611.5 | 1981-08-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840857A JPS5840857A (ja) | 1983-03-09 |
| JPH0481343B2 true JPH0481343B2 (ja) | 1992-12-22 |
Family
ID=6139013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13836382A Granted JPS5840857A (ja) | 1981-08-10 | 1982-08-09 | Ｍｏｓｆｅｔ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0071915A3 (ja) |
| JP (1) | JPS5840857A (ja) |
| DE (1) | DE3131611A1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2581252B1 (fr) * | 1985-04-26 | 1988-06-10 | Radiotechnique Compelec | Composant semiconducteur du type planar a structure d'anneaux de garde, famille de tels composants et procede de realisation |
| JPH0691263B2 (ja) * | 1988-10-19 | 1994-11-14 | 株式会社東芝 | 半導体装置の製造方法 |
| DE69512101T2 (de) * | 1994-02-02 | 2000-04-27 | Rohm Co Ltd | Leistungs-Bipolartransistor |
| US7285469B2 (en) * | 2005-09-02 | 2007-10-23 | Intersil Americas | Bipolar method and structure having improved BVCEO/RCS trade-off made with depletable collector columns |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929980A (ja) * | 1972-07-20 | 1974-03-16 | ||
| JPS5311355A (en) * | 1976-07-19 | 1978-02-01 | Masao Moriyama | Two spindle kneading device |
| JPS53106582A (en) * | 1977-02-28 | 1978-09-16 | Nec Corp | Semiconductor device |
| JPS55101358A (en) * | 1979-01-26 | 1980-08-02 | Masami Okumura | Grinding machine |
| JPS5617012A (en) * | 1979-07-20 | 1981-02-18 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS5630757A (en) * | 1979-08-22 | 1981-03-27 | Nec Corp | Semiconductor device |
| JPS5658267A (en) * | 1979-10-17 | 1981-05-21 | Nippon Telegr & Teleph Corp <Ntt> | Insulated gate type field-effect transistor |
| JPS5743949B2 (ja) * | 1975-05-10 | 1982-09-18 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6040296Y2 (ja) * | 1980-08-20 | 1985-12-04 | 株式会社香東工業 | コンクリ−ト管の円形内面切削装置 |
-
1981
- 1981-08-10 DE DE19813131611 patent/DE3131611A1/de not_active Withdrawn
-
1982
- 1982-07-30 EP EP82106922A patent/EP0071915A3/de not_active Withdrawn
- 1982-08-09 JP JP13836382A patent/JPS5840857A/ja active Granted
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4929980A (ja) * | 1972-07-20 | 1974-03-16 | ||
| JPS5743949B2 (ja) * | 1975-05-10 | 1982-09-18 | ||
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| JPS55101358A (en) * | 1979-01-26 | 1980-08-02 | Masami Okumura | Grinding machine |
| JPS5617012A (en) * | 1979-07-20 | 1981-02-18 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS5630757A (en) * | 1979-08-22 | 1981-03-27 | Nec Corp | Semiconductor device |
| JPS5658267A (en) * | 1979-10-17 | 1981-05-21 | Nippon Telegr & Teleph Corp <Ntt> | Insulated gate type field-effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0071915A2 (de) | 1983-02-16 |
| EP0071915A3 (de) | 1985-10-16 |
| JPS5840857A (ja) | 1983-03-09 |
| DE3131611A1 (de) | 1983-02-24 |
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