JPH08288503A - プレーナ型高耐圧縦型素子を有する半導体装置およびその製造方法 - Google Patents

プレーナ型高耐圧縦型素子を有する半導体装置およびその製造方法

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JPH08288503A
JPH08288503A JP7085203A JP8520395A JPH08288503A JP H08288503 A JPH08288503 A JP H08288503A JP 7085203 A JP7085203 A JP 7085203A JP 8520395 A JP8520395 A JP 8520395A JP H08288503 A JPH08288503 A JP H08288503A
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type
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conductivity
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Kazuhisa Sakamoto
和久 坂本
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Rohm Co Ltd
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Abstract

(57)【要約】 【目的】 高耐圧でかつ消費電力が小さく、素子形成面
積の小さいＩＧＢＴを提供する。 【構成】 表面降伏を起こしやすい部分には、ｎ--型半
導体層３８を設け、その下部にｎ-型半導体層３６を設
ける。これによりｎ--型半導体層３８における理論耐圧
はｎ-型半導体層３６における理論耐圧よりも高くな
り、この分だけ、表面降伏電圧を高くできる。また、ｎ
--型半導体層３８の下には、より抵抗の低いｎ-型半導
体層３６がある。したがって、ＩＧＢＴの消費電力を決
定する領域は抵抗が低くなり、消費電力が小さくなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、プレーナ型高耐圧縦
型素子を有する半導体装置に関するものであり、特に、
高耐圧でかつ消費電力を小さくできる基板構造に関す
る。
【０００２】
【従来の技術】従来、プレーナ型高耐圧縦型素子を有す
る半導体装置として、図６に示す高耐圧ＩＧＢＴ８０
（Insulated Gate Bipolar Transistor）が知られてい
る。ＩＧＢＴ８０は、ＭＯＳＦＥＴの高入力インピーダ
ンス特性およびバイポーラトランジスタの低飽和電圧特
性を合せ持った半導体装置である。
【０００３】ＩＧＢＴ８０の半導体基板８２は、ｐ+型
半導体層８２ａ、ｎ+型層８２ｂ、およびｎ-型層８２ｃ
を備えている。ｎ-型層８２ｃには、ｐ型領域１０が形
成されており、ｐ型領域１０には、ｎ+型領域１１が形
成されている。ｎ-型半導体層８２ｃの表面は、ゲート
酸化膜１７で覆われている。
【０００４】ＩＧＢＴ８０は、ゲートエミッタ間電圧を
正バイアスにするとＭＯＳＦＥＴがオンとなり、ｐｎｐ
トランジスタのベース電流が供給され、全体としてオン
状態となる。
【０００５】ところで、ＩＧＢＴ８０においては、理論
耐圧以下でも基板表面付近で降伏がおこる。これは、基
板表面においては、酸化膜等の絶縁膜との界面における
電荷などの不純物により、バルク内に比べると空乏層が
薄いからである。
【０００６】このような表面付近の降伏を防止する為に
は、ｎ-型層８２ｃの不純物濃度を低くして、その分理
論耐圧を高くすることも考えられるが、これでは、ｎ-
型層８２ｃにおける抵抗がＲ0が大きくなり、消費電力
が大きくなる。このため、従来は、フィールドリミティ
ングリング（ＦＬＲ）８３やフィールドプレート（Ｆ
Ｐ）（図示せず）を用いて、高耐圧と消費電力の双方と
を満足できるようにしている。
【０００７】
【発明が解決しようとする課題】しかしながら、上記Ｉ
ＧＢＴ８０においては、次のような問題点があった。前
記フィールドリミティングリング（ＦＬＲ）やフィール
ドプレート（ＦＰ）を用いることは、その分素子形成部
が大きくなるので、半導体装置として大きくなる。
【０００８】このような問題は、前記ＩＧＢＴだけでな
く、プレーナ型高耐圧縦型素子を有する半導体装置全般
におこりうる。
【０００９】この発明は、上記のような問題点を解決
し、高耐圧でかつ消費電力が小さく、さらに素子形成面
積の小さいプレーナ型高耐圧縦型素子を有する半導体装
置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１のプレーナ型高
耐圧縦型素子を有する半導体装置においては、第１導電
型不純物層、前記第１導電型不純物層の上に形成され、
前記第１導電型不純物層より不純物濃度が低い第１導電
型極低濃度不純物層、前記第１導電型極低濃度不純物層
内に形成された第２導電型不純物領域、を備えたことを
特徴とする。
【００１１】請求項２のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第１導電型不純物層
は、第１導電型高濃度不純物層およびこの第１導電型高
濃度不純物層の上に形成された第１導電型低濃度不純物
層から構成されていることを特徴とする。
【００１２】請求項３のプレーナ型高耐圧縦型素子を有
する半導体装置においては、さらに、前記第１導電型高
濃度不純物層の下に形成された第２導電型高濃度不純物
層、前記第２導電型不純物領域内に形成された第１導電
型不純物領域、前記第２導電型不純物領域表面を覆うゲ
ート酸化膜、前記ゲート酸化膜の上に形成されるゲート
電極であって、しきい値を越える電圧が印加されると、
前記第２導電型高濃度不純物層表面に第１導電型電路を
形成し、前記第１導電型不純物領域と前記第１導電型極
低濃度不純物層とを導通状態とするゲート電極、を備え
たことを特徴とする。
【００１３】請求項４のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第２導電型不純物領域
の底面が、前記第１導電型不純物層にまで及んでいるこ
とを特徴とする。
【００１４】請求項５のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、第１導電型の不
純物が低濃度添加された半導体基板の表面に、第１導電
型の不純物を熱拡散させ、第１導電型高濃度不純物層を
形成し、前記第１導電型高濃度不純物層を形成したのと
は逆側の半導体基板表面に、エピタキシャル成長法を用
いて、前記半導体基板より不純物濃度の低い第１導電型
極低濃度不純物層を形成し、前記第１導電型極低濃度不
純物層内に第２導電型不純物領域を形成すること、を特
徴とする。
【００１５】請求項６のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、前記半導体基板
と隣接する面とは逆側の第１導電型高濃度不純物層表面
に、第２導電型の不純物を熱拡散させ、第２導電型高濃
度不純物層を形成し、前記第２導電型不純物領域内に第
１導電型不純物領域を形成し、前記第２導電型不純物領
域表面を覆うゲート酸化膜を形成し、しきい値を越える
電圧が印加されると、第２導電型高濃度不純物層表面に
第１導電型電路を形成され、これにより前記第１導電型
不純物領域と前記第１導電型極低濃度不純物層とを導通
状態とするゲート電極を、前記ゲート酸化膜の上に形成
すること、を特徴とする。
【００１６】
【作用】請求項１のプレーナ型高耐圧縦型素子を有する
半導体装置においては、前記第２導電型不純物領域は、
前記第１導電型極低濃度不純物層内に形成されており、
この第１導電型極低濃度不純物層は、前記第１導電型不
純物層より不純物濃度が低い。理論耐圧は、不純物濃度
と反比例の関係にあるので、前記第１導電型極低濃度不
純物層における理論耐圧は前記第１導電型不純物層にお
ける理論耐圧よりも高くなる。この高くなった理論耐圧
の分だけ、表面降伏電圧を高くすることができる。ま
た、前記表面降伏電圧を高くする為に表面付近に形成さ
れた第１導電型極低濃度不純物層の下は、この第１導電
型極低濃度不純物層よりも抵抗の低い前記第１導電型不
純物層である。したがって、前記第１導電型不純物層極
低濃度の下部に前記第１導電型不純物層を設けない場合
と比べて、消費電力を小さくすることができる。
【００１７】請求項２のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第１導電型不純物層
は、第１導電型高濃度不純物層およびこの第１導電型高
濃度不純物層の上に形成された第１導電型低濃度不純物
層から構成されている。このように、前記表面降伏電圧
を高くする為に表面付近に形成された第１導電型極低濃
度不純物層の下は、この第１導電型極低濃度不純物層よ
りも抵抗の低い第１導電型低濃度不純物層を設けること
により、耐圧を確保しつつ消費電力を小さくすることが
できる。
【００１８】請求項３のプレーナ型高耐圧縦型素子を有
する半導体装置においては、さらに、前記第１導電型高
濃度不純物層の下に形成された第２導電型高濃度不純物
層、前記第２導電型不純物領域内に形成された第１導電
型不純物領域、前記第２導電型不純物領域表面を覆うゲ
ート酸化膜、および前記ゲート酸化膜の上に形成される
前記ゲート電極を備えている。したがって、表面降伏電
圧が高く、かつ消費電力が小さいＩＧＢＴを得ることが
できる。
【００１９】請求項４のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第２導電型不純物領域
の底面が、前記第１導電型不純物層にまで及んでいる。
したがって、基板内部の抵抗を低くできるので、消費電
力をより小さくすることができる。
【００２０】請求項５のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、第１導電型不純
物が低濃度添加された半導体基板の表面に第１導電型の
不純物を熱拡散させて第１導電型高濃度不純物層を形成
し、前記第１導電型高濃度不純物層を形成したのとは逆
側の半導体基板表面にエピタキシャル成長法を用いて第
１導電型極低濃度不純物層を形成している。すなわち、
第１導電型高濃度不純物層を熱拡散にて形成しているの
で、前記半導体基板を形成するのに、エピタキシャル成
長工程が１回ですむ。したがって、前記半導体基板をす
べてエピタキシャル成長にて形成する場合と比べて、工
程を簡略化できる。
【００２１】また、このように熱拡散を用いて形成した
半導体基板においては、前記半導体基板と前記第１導電
型高濃度不純物層との不純物濃度の境界がなだらかにな
る。したがって、短パルスに対しても強く、安全動作領
域が広くなる。
【００２２】請求項６のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、前記半導体基板
と隣接する面とは逆側の第１導電型高濃度不純物層表面
に、第２導電型の不純物を熱拡散させ、第２導電型高濃
度不純物層を形成し、前記第２導電型不純物領域内に第
１導電型不純物領域を形成し、前記第２導電型不純物領
域表面を覆うゲート酸化膜を形成し、ゲート電極を前記
ゲート酸化膜の上に形成する。したがって、表面降伏電
圧が高くかつ消費電力を小さいＩＧＢＴを簡単な工程で
得ることができる。
【００２３】
【実施例】本発明の一実施例を図面に基づいて説明す
る。図２、図３に本発明の一実施例であるＩＧＢＴ１の
製造方法を示す。
【００２４】図２Ａに示すように、不純物濃度が３×１
０13／cm3〜５×１０14／cm3程度のｎ-型半導体基板３
６を準備する。つぎに図２Ｂに示すように、このｎ-型
半導体基板３６の表面にヒ素、リン、アンチモン等のｎ
型不純物を拡散させ、不純物濃度１×１０14〜１×１０
17／cm3程度のｎ+型半導体層３４を形成する。このｎ+
型半導体層３４の厚みは１０μｍ〜５０μｍが望まし
く、さらに好ましくは、約２０μｍである。
【００２５】つぎに、図２Ｃに示すように、このｎ+型
半導体層３４の上に、ホウ素等のｐ型不純物を拡散さ
せ、不純物濃度１×１０19／cm3程度のｐ+型半導体層３
３を形成する。このｐ+型半導体層３３の厚みについて
は、１０μｍ〜３０μｍ程度でよいが、薄すぎることが
なければ、その厚みは自由である。
【００２６】つぎに、図３Ａに示すように、ｎ-型半導
体基板３６のｎ+型半導体層３４とは逆側の表面に、エ
ピタキシャル成長法を用いてｎ--型半導体層３８を形成
する。ｎ--型半導体層３８の不純物濃度は、３×１０13
／cm3程度とｎ-型半導体基板３６よりさらに不純物濃度
を低くする。ｎ--型半導体層３８の厚みは１０μｍ〜５
０μｍが望ましく、さらに好ましくは、約２０μｍであ
る。厚すぎると抵抗が大きくなり、薄すぎると耐圧が低
くなるからである。
【００２７】このようにして、ｐ+型半導体層３３の上
に、ｎ+型半導体層３４、ｎ-型半導体層３６、およびｎ
--型半導体層３８を有する半導体基板２が形成される。
すなわち、本実施例においては、ｐ+型半導体層３３が
第２導電型高濃度不純物層を、ｎ+型半導体層３４が第
１導電型高濃度不純物層を、ｎ-型半導体層３６が第１
導電型低濃度不純物層を、ｎ--型半導体層３８が第１導
電型極低濃度不純物層を構成する。
【００２８】つぎに、図３Ｂに示すように、この半導体
基板２のｎ--型半導体層３８内に、ｐ型領域１０をイオ
ン注入または拡散法を用いて形成する。ｎ+型領域１１
についても同様である。すなわち、本実施例において
は、ｐ型領域１０が前記第２導電型不純物領域を、ｎ+
型領域１１が前記第１導電型不純物領域を構成する。
【００２９】その後、表面に、シリコン酸化膜１７を形
成し、ゲート電極１３およびエミッタ電極１２、コレク
タ電極１４を形成する。このようにして、図１に示すＩ
ＧＢＴ１が製造される。
【００３０】この様な製造方法により、従来必要であっ
たＩＧＢＴのベース領域のエピタキシャル成長工程が不
要となるので、製造時間が短縮化され、約６割のコスト
で製造可能となった。
【００３１】図１に示すＩＧＢＴ１は半導体基板２に形
成されている。半導体基板２においては、ｐ+型半導体
層３３の上に、ｎ+型半導体層３４、ｎ-型半導体層３
６、およびｎ--型半導体層３８が順次形成されている。
ｎ--型半導体層３８には、ｐ型領域１０が形成されてい
る。ｐ型領域１０には、ｎ+型領域１１が形成されてい
る。ｎ--型半導体層３８の表面は、ゲート酸化膜１７で
覆われている。ゲート酸化膜１７の上には、ゲート電極
１３およびエミッタ電極１２が設けられている。
【００３２】ゲート電極１３に、しきい値を越える電圧
を印加すると、第一導電型電路であるチャネル領域１６
がオン状態となり、コレクタ電極１４からエミッタ電極
１２に電流が流れる。
【００３３】なお、この実施例では第１導電型をｎ型と
し、第２導電型をｐ型とした。
【００３４】ＩＧＢＴ１の半導体基板２における各半導
体層の不純物濃度と層厚を以下に示す。
【００３５】1)ｎ--型半導体層３８ 不純物濃度：３×１０13／cm3程度 深さ：基板表面から約２０μｍ程度 2)ｎ-型半導体層３６ 不純物濃度：３×１０13／cm3〜５×１０14／cm3程度 深さ：基板表面から約１２０μｍ程度 3)ｎ+型半導体層３４ 不純物濃度：１×１０14〜１×１０17／cm3程度 深さ：厚み約２０μｍ程度 4)ｐ+型半導体層３３ 不純物濃度：１×１０19／cm3程度 深さ：基板表面から約２５０μｍ程度 各半導体層の深さと不純物濃度との関係を、図４に示
す。横軸Ｘが基板表面からの距離で、縦軸Ｙが不純物濃
度である。
【００３６】このように、ＩＧＢＴ１においては、高耐
圧素子のｐｎ接合面ｍ（図１参照）が形成されるｎ--型
半導体層３８は、ｎ-型半導体層３６よりも不純物濃度
が低い。理論耐圧は、不純物濃度と反比例の関係にあ
る。したがって、ｎ--型半導体層３８における理論耐圧
はｎ-型半導体層３６における理論耐圧よりも高くな
る。この高くなった理論耐圧の分だけ、表面降伏電圧を
高くすることができる。これにより、前記ＦＬＲ等を用
いることなく、表面降伏電圧を高くすることができる。
【００３７】一方、図１に示す様に、前記表面降伏電圧
を高くする為に表面付近に形成されたｎ--型半導体層３
８の下には、ｎ-型半導体層３６が形成されている。ｎ-
型半導体層３６は、ｎ--型半導体層３８よりも抵抗が低
いので、このｎ--型半導体層３８の下にｎ-型半導体層
３６を設けない場合と比べて、消費電力を小さくするこ
とができる。
【００３８】特に、ＩＧＢＴ１においては、消費電力
は、ｎ--型半導体層３８の抵抗Ｒ１とｎ-型半導体層３
６の抵抗Ｒ２との和（Ｒ１＋Ｒ２）によって決定され
る。ここで、ｎ--型半導体層３８の比抵抗は不純物濃度
の違いにより、ｎ-型半導体層３６の比抵抗の約２〜１
０倍と大きいが、ｎ--型半導体層３８における厚みＨ１
は、ｎ-型半導体層３６の厚みＨ２と比べて、非常に薄
く、抵抗値Ｒ１＋Ｒ２は、ほぼ抵抗Ｒ２によって決定さ
れる。
【００３９】なお、ｐ型領域１０の拡散深さを深くし
て、ｎ-型半導体層３６まで拡散することにより、抵抗
値Ｒ１を最小とすることができる。これにより、より消
費電力が小さいＩＧＢＴを得ることができる。
【００４０】なお、この場合、ｎ--型半導体層３８の深
さを浅くすることにより、ｐ型領域１０の拡散深さを浅
くすることができる。一般に、耐圧の為には、ｐ型領域
１０の厚みは厚い方がよい。しかし、この実施例では、
基板表面にｎ--型半導体層３８を形成し、このｎ--型半
導体層３８内にｐ型領域１０を拡散させることにより、
耐圧を高くしているので、ｐ型領域１０の厚みを薄くし
ても、充分な耐圧を得ることができる。この結果、ｐ型
領域１０の拡散時間を短くできるので、製造時間を短縮
化できる。
【００４１】このように基板表面にｎ--型半導体層３８
を形成することにより、消費電力をほとんど増大させる
ことなく、高耐圧でかつ小さな素子形成面積のＩＧＢＴ
を得ることができる。
【００４２】なお、図２Ａ〜図３Ｂに示す製造方法にお
いては、ｎ-型半導体基板３６の表面に、ｎ+型半導体層
３４およびｐ+型半導体層３３を熱拡散にて形成し、さ
らに、ｎ-型半導体基板３６のｎ+型半導体層３４とは逆
側の表面に、エピタキシャル成長法を用いてｎ--型半導
体層３８を形成している。すなわち、準備した半導体基
板にさらに、３層の半導体層を付加した半導体基板２を
形成するのに、エピタキシャル成長工程が１回で、他は
熱拡散にて形成している。したがって、前記３層全てを
エピタキシャル成長させる場合と比べて、工程が簡略化
できる。
【００４３】また、エピタキシャル成長にて形成される
ｎ--型半導体層３８は、ｎ-型半導体基板３６のｎ+型半
導体層３４とは逆側の表面に形成している。すなわち、
拡散形成した半導体層の上にｎ--型半導体層３８を形成
するものではないので、熱履歴による結晶欠陥の影響も
ほとんどない。
【００４４】また、このように熱拡散を用いた半導体基
板においては、ｎ-型半導体基板３６とｎ+型半導体層３
４との不純物濃度の境界がなだらかになる（図４のＳ参
照）。したがって、短パルスに対しても強く、安全動作
領域が広くなる。
【００４５】なお、ＩＧＢＴ１の半導体基板２の製造方
法については、通常の製造方法で製造してもよい。すな
わち、ｐ+型半導体基板の上に、ｎ+型半導体層、ｎ-型
半導体層、およびｎ--型半導体層を順次エピタキシャル
成長させて、半導体基板２を形成してもよい。この場
合、ｎ+型半導体層とｎ-型半導体層との不純物濃度の境
界が急峻となる。
【００４６】また、本実施例においては、プレーナ型高
耐圧縦型素子を有する半導体装置として、ＩＧＢＴを採
用した場合について説明したが、本発明をＩＧＢＴを有
する半導体装置として採用してもよい。
【００４７】なお、本発明は、プレーナ型高耐圧縦型素
子を有する半導体装置であれば、どのような半導体装
置、例えば、パワーＭＯＳＦＥＴ、ダイオード、サイリ
スタ等に応用することができる。上記実施例において
は、本発明をＩＧＢＴに採用した場合について説明した
ので、ｎ-型半導体基板３６の表面に、第１導電型高濃
度不純物層であるｎ+型半導体層３４の下に、第２導電
型高濃度不純物層であるｐ+型半導体層３３が形成され
ており、また、ｐ型領域１０内にｎ+型領域１１が形成
されており、さらに、ゲート酸化膜１７、およびゲート
電極１３が形成されている。しかし、ＩＧＢＴ以外のプ
レーナ型高耐圧縦型素子を有する半導体装置であれば、
前記ｐ+型半導体層３３、ｎ+型領域１１、ゲート酸化膜
１７、およびゲート電極１３がない他のプレーナ型高耐
圧縦型素子を有する半導体装置に応用することもでき
る。さらに、前記第１導電型高濃度不純物層が通常の第
１導電型不純物層であるプレーナ型高耐圧縦型素子を有
する半導体装置に応用することもできる。
【００４８】本発明をパワーＭＯＳＦＥＴに応用したプ
レーナ型高耐圧縦型素子を有する半導体装置を図５に示
す。
【００４９】図５に示すパワーＭＯＳＦＥＴは、半導体
基板４２をドレインとして用いる縦型のＦＥＴであり、
半導体基板４２は、ｎ+型半導体層４２ａ，ｎ-型半導体
層４２ｂおよびｎ--型半導体層４２ｃを有している。半
導体基板４２には、ソース４８、ソース電極４６、ゲー
トＰｏｌｙＳｉ層４７、およびゲート絶縁膜（ＳｉＯ
2）４３が形成されている。
【００５０】すなわち、本実施例においては、ｎ+型半
導体層４２ａが前記第１導電型高濃度不純物層を、ｎ-
型半導体層４２ｂが前記第１導電型低濃度不純物層を、
ｎ--型半導体層４２ｃが前記第１導電型極低濃度不純物
層を、ｐ型領域１０が前記第２導電型不純物領域を構成
する。
【００５１】このパワーＭＯＳＦＥＴは、ゲートＰｏｌ
ｙＳｉ層４７に、しきい値電圧を越える電圧を印加する
と、チャネル領域４４にチャネルが形成され、ドレイン
４２からソース４８に電流が流れる。
【００５２】これらの場合も、消費電力をほとんど増大
させることなく、高耐圧でかつ小さな素子形成面積の高
耐圧素子を得ることができる。
【００５３】また、その他、高耐圧ダイオード、サイリ
スタ（ＳＣＲ）、ＩＰＤ（インテリジェント・パワー・
デバイス），ＩＰＭ（インテリジェント・パワー・モジ
ュール），ＩＰＳ（インテリジェント・パワー・スイッ
チ）等に採用してもよい。
【００５４】なお、素子の大きさが大きくなっても、よ
り高耐圧の半導体装置を望む場合には、前記各実施例に
おいて、前記フィールドリミティングリングや前記フィ
ールドプレートを併用すればよい。これにより、消費電
力をほとんど増大させることなく、より高耐圧のプレー
ナ型高耐圧縦型素子を有する半導体装置を得ることがで
きる。
【００５５】
【発明の効果】請求項１のプレーナ型高耐圧縦型素子を
有する半導体装置においては、前記第２導電型不純物領
域は、前記第１導電型極低濃度不純物層内に形成されて
おり、この第１導電型極低濃度不純物層は、前記第１導
電型不純物層より不純物濃度が低い。したがって、表面
降伏電圧を高くすることができる。また、前記第１導電
型極低濃度不純物層の下は前記第１導電型不純物層であ
るので、消費電力を小さくすることができる。すなわ
ち、高耐圧でかつ消費電力が小さく、素子形成面積の小
さいプレーナ型高耐圧縦型素子を有する半導体装置を提
供することができる。
【００５６】請求項２のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第１導電型不純物層
は、第１導電型高濃度不純物層およびこの第１導電型高
濃度不純物層の上に形成された第１導電型低濃度不純物
層から構成されている。このように、前記表面降伏電圧
を高くする為に表面付近に形成された第１導電型極低濃
度不純物層の下は、この第１導電型極低濃度不純物層よ
りも抵抗の低い第１導電型低濃度不純物層を設けること
により、耐圧を確保しつつ消費電力を小さくすることが
できる。すなわち、より高耐圧でかつ消費電力が小さな
プレーナ型高耐圧縦型素子を有する半導体装置を提供す
ることができる。
【００５７】請求項３のプレーナ型高耐圧縦型素子を有
する半導体装置においては、さらに、前記第１導電型高
濃度不純物層の下に形成された第２導電型高濃度不純物
層、前記第２導電型不純物領域内に形成された第１導電
型不純物領域、前記第２導電型不純物領域表面を覆うゲ
ート酸化膜、および前記ゲート酸化膜の上に形成される
前記ゲート電極を備えている。したがって、表面降伏電
圧が高く、かつ消費電力が小さいＩＧＢＴを得ることが
できる。これにより、高耐圧でかつ消費電力が小さい、
素子形成面積の小さいＩＧＢＴを有する半導体装置を提
供することができる。
【００５８】請求項４のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第２導電型不純物領域
の底面が、前記第１導電型低濃度不純物層にまで及んで
いる。したがって、表面降伏電圧を高くしつつ、より消
費電力が小さなプレーナ型高耐圧縦型素子を有する半導
体装置を提供することができる。
【００５９】請求項５のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、第１導電型不純
物が低濃度添加された半導体基板の表面に第１導電型の
不純物を熱拡散させて第１導電型高濃度不純物層を形成
し、前記第１導電型高濃度不純物層を形成したのとは逆
側の半導体基板表面にエピタキシャル成長法を用いて第
１導電型極低濃度不純物層を形成している。したがっ
て、エピタキシャル成長工程が１回ですみ、工程を簡略
化できる。
【００６０】また、エピタキシャル成長にて形成される
第１導電型極低濃度不純物層は、前記半導体基板の第１
導電型極高濃度不純物層とは逆側の表面に形成している
ので、熱履歴による結晶欠陥の影響もほとんどない。
【００６１】また、前記半導体基板の表面に第１導電型
の不純物を熱拡散させて第１導電型高濃度不純物層を形
成しているので、前記半導体基板と前記第１導電型高濃
度不純物層との不純物濃度の境界がなだらかになる。し
たがって、短パルスに対しても強く、安全動作領域が広
くなる。
【００６２】すなわち、高耐圧で、安定動作領域が広く
かつ消費電力が小さく、素子形成面積の小さいプレーナ
型高耐圧縦型素子を有する半導体装置の製造方法を提供
することができる。
【００６３】請求項６のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、前記半導体基板
と隣接する面とは逆側の第１導電型高濃度不純物層表面
に、第２導電型の不純物を熱拡散させ、第２導電型高濃
度不純物層を形成し、前記第２導電型不純物領域内に第
１導電型不純物領域を形成し、前記第２導電型不純物領
域表面を覆うゲート酸化膜を形成し、ゲート電極を前記
ゲート酸化膜の上に形成する。したがって、表面降伏電
圧が高くかつ消費電力を小さいＩＧＢＴを簡単な工程で
得ることができる。これにより、高耐圧でかつ消費電力
が小さい、素子形成面積の小さいＩＧＢＴを有する半導
体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるＩＧＢＴ１の要部断面
図を示す図である。
【図２】本発明にかかるＩＧＢＴ１の製造方法を示す工
程図である。
【図３】本発明にかかるＩＧＢＴ１の製造方法を示す工
程図である。
【図４】本発明にかかるＩＧＢＴ１における半導体層表
面からの深さと不純物濃度との関係を示す図である。
【図５】本発明をパワーＭＯＳＦＥＴに応用した場合の
要部断面図である。
【図６】従来のＩＧＢＴ８０の要部断面図である。
【符号の説明】
２・・・・・・・・半導体基板 １０・・・・・・・ｐ型領域 １１・・・・・・・ｎ+型領域 １３・・・・・・・ゲート電極１３ １７・・・・・・・ゲート酸化膜 ３３・・・・・・・ｐ+型半導体層 ３４・・・・・・・ｎ+型半導体層 ３６・・・・・・・ｎ-型半導体層 ３８・・・・・・・ｎ--型半導体層
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年４月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】このような表面付近の降伏を防止する為に
は、ｎ-型層８２ｃの不純物濃度を低くして、その分理
論耐圧を高くすることも考えられるが、これでは、ｎ-
型層８２ｃにおける抵抗Ｒ0が大きくなり、消費電力が
大きくなる。このため、従来は、フィールドリミティン
グリング（ＦＬＲ）やフィールドプレート（ＦＰ）（図
示せず）を用いて、高耐圧と消費電力の双方とを満足で
きるようにしている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】請求項３のプレーナ型高耐圧縦型素子を有
する半導体装置においては、さらに、前記第１導電型高
濃度不純物層の下に形成された第２導電型高濃度不純物
層、前記第２導電型不純物領域内に形成された第１導電
型不純物領域、前記第２導電型不純物領域表面を覆うゲ
ート酸化膜、前記ゲート酸化膜の上に形成されるゲート
電極であって、しきい値を越える電圧が印加されると、
前記第２導電型高濃度不純物領域表面に第１導電型電路
を形成し、前記第１導電型不純物領域と前記第１導電型
極低濃度不純物層とを導通状態とするゲート電極、を備
えたことを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正内容】
【００１３】請求項４のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第２導電型不純物領域
の底面が、前記第１導電型低濃度不純物層にまで及んで
いることを特徴とする。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】請求項６のプレーナ型高耐圧縦型素子を有
する半導体装置の製造方法においては、前記半導体基板
と隣接する面とは逆側の第１導電型高濃度不純物層表面
に、第２導電型の不純物を熱拡散させ、第２導電型高濃
度不純物層を形成し、前記第２導電型不純物領域内に第
１導電型不純物領域を形成し、前記第２導電型不純物領
域表面を覆うゲート酸化膜を形成し、しきい値を越える
電圧が印加されると、第２導電型高濃度不純物領域表面
に第１導電型電路を形成され、これにより前記第１導電
型不純物領域と前記第１導電型極低濃度不純物層とを導
通状態とするゲート電極を、前記ゲート酸化膜の上に形
成すること、を特徴とする。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】請求項４のプレーナ型高耐圧縦型素子を有
する半導体装置においては、前記第２導電型不純物領域
の底面が、前記第１導電型低濃度不純物層にまで及んで
いる。したがって、基板内部の抵抗を低くできるので、
消費電力をより小さくすることができる。
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年５月２１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】プレーナ型高耐圧縦型素子を有する半導体
    装置において、 第１導電型不純物層、 前記第１導電型不純物層の上に形成され、前記第１導電
    型不純物層より不純物濃度が低い第１導電型極低濃度不
    純物層、 前記第１導電型極低濃度不純物層内に形成された第２導
    電型不純物領域、 を備えたことを特徴とするプレーナ型高耐圧縦型素子を
    有する半導体装置。
  2. 【請求項２】請求項１のプレーナ型高耐圧縦型素子を有
    する半導体装置において、 前記第１導電型不純物層は、第１導電型高濃度不純物層
    およびこの第１導電型高濃度不純物層の上に形成された
    第１導電型低濃度不純物層から構成されていること、 を特徴とするプレーナ型高耐圧縦型素子を有する半導体
    装置。
  3. 【請求項３】請求項２のプレーナ型高耐圧縦型素子を有
    する半導体装置において、 前記第１導電型高濃度不純物層の下に形成された第２導
    電型高濃度不純物層、 前記第２導電型不純物領域内に形成された第１導電型不
    純物領域、 前記第２導電型不純物領域表面を覆うゲート酸化膜、 前記ゲート酸化膜の上に形成されるゲート電極であっ
    て、しきい値を越える電圧が印加されると、前記第２導
    電型高濃度不純物層表面に第１導電型電路を形成し、前
    記第１導電型不純物領域と前記第１導電型極低濃度不純
    物層とを導通状態とするゲート電極、 を備えたことを特徴とするプレーナ型高耐圧縦型素子を
    有する半導体装置。
  4. 【請求項４】請求項１、請求項２または請求項３のプレ
    ーナ型高耐圧縦型素子を有する半導体装置において、 前記第２導電型不純物領域の底面が、前記第１導電型不
    純物層にまで及んでいること、 を特徴とするプレーナ型高耐圧縦型素子を有する半導体
    装置。
  5. 【請求項５】プレーナ型高耐圧縦型素子を有する半導体
    装置の製造方法において、 第１導電型の不純物が低濃度添加された半導体基板の表
    面に、第１導電型の不純物を熱拡散させ、第１導電型高
    濃度不純物層を形成し、 前記第１導電型高濃度不純物層を形成したのとは逆側の
    半導体基板表面に、エピタキシャル成長法を用いて、前
    記半導体基板より不純物濃度の低い第１導電型極低濃度
    不純物層を形成し、 前記第１導電型極低濃度不純物層内に第２導電型不純物
    領域を形成すること、 を特徴とするプレーナ型高耐圧縦型素子を有する半導体
    装置の製造方法。
  6. 【請求項６】請求項５のプレーナ型高耐圧縦型素子を有
    する半導体装置の製造方法において、 前記半導体基板と隣接する面とは逆側の第１導電型高濃
    度不純物層表面に、第２導電型の不純物を熱拡散させ、
    第２導電型高濃度不純物層を形成し、 前記第２導電型不純物領域内に第１導電型不純物領域を
    形成し、 前記第２導電型不純物領域表面を覆うゲート酸化膜を形
    成し、 しきい値を越える電圧が印加されると、第２導電型高濃
    度不純物層表面に第１導電型電路を形成され、これによ
    り前記第１導電型不純物領域と前記第１導電型極低濃度
    不純物層とを導通状態とするゲート電極を、前記ゲート
    酸化膜の上に形成すること、 を特徴とするプレーナ型高耐圧縦型素子を有する半導体
    装置の製造方法。
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