FR2533367A1 - Procede de fabrication d'un dispositif possedant un circuit a transistors a effet de champs a grille isolee complementaire et un circuit logique integre a injection sur le meme substrat semiconducteur - Google Patents

Abstract

L'INVENTION CONCERNE UN DISPOSITIF A CIRCUITS INTEGRES A SEMI-CONDUCTEURS ET SON PROCEDE DE FABRICATION. DANS CE DISPOSITIF UTILISE SUR UN SUBSTRAT SEMICONDUCTEUR 1 COMPORTANT DES PREMIERE ET SECONDE REGIONS SEMICONDUCTEUR 3, 4 SEPAREES L'UNE DE L'AUTRE, PLUSIEURS TROISIEME REGIONS SEMICONDUCTRICES 7, 8 CONSTITUANT LES ELEMENTS D'UN CIRCUIT IL FORMES DANS LA REGION SEMICONDUCTRICE 3 ET PLUSIEURS QUATRIEME REGIONS SEMICONDUCTRICES 9 CONSTITUANT LES ELEMENTS D'UN CIRCUIT MISFET FORME DANS LA SECONDE REGION SEMICONDUCTRICE 4, LA REGION 3 POSSEDE UNE CONCENTRATION EN IMPURETES QUI EST SUPERIEURE A CELLE DE LA SECONDE REGION SEMICONDUCTRICE 4. APPLICATION NOTAMMENT AUX CIRCUITS INTEGRES CMISFET-IL A HAUTE DENSITE D'INTEGRATION ET A VITESSE ELEVEE DE TRANSMISSION.

Description

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La présente invention concerne un dispositif

à circuits intégrés à semiconducteurs possédant un cir-

cuit à transistors à effet de champ à grille isolée complémentaires et un circuit logique intégré à injection situéssur le même substrat semiconducteur, ainsi qu'un

procédé de fabrication de ce dispositif.

Les dispositifs à circuits intégrés à semicon-

ducteurs (désignés ci-après sous le terme de circuits in-

tégrés CMISFET-I 2 L) possédant un circuit à transistors à effet de champ à grille isolée complémentaires (désignés ci-après sous le terme de CMISFET) et un circuit logique intégré à injection (désigné ci-après sous le terme de

circuit I 2 L) sur le même substrat conducteur, sont connus.

Par exemple un circuit CMISFET-I 1 L a été décrit dans le brevet déposé aux Etats Unis d'Amérique sous le N 4 122 481 ou dans la demande de brevet japonais déposée sous le N 52 482/1979 Comme cela est indiqué dans ces

publications, un circuit intégré CMISFET-I 2 L est fabri-

qué moyennant la mise en oeuvre d'un procédé complexe C'

est pourquoi on a essayé de réaliser des régions semicon-

ductrices constituant un circuit CMISFET et des régions semiconductrices constituant un circuit I 2 L en utilisant

les mêmes phases opératoires dans toute la mesure du pos-

sible Par exemple conformément à la demande de brevet ja-

ponais publiée sous le N 52 482/1979, la région de puits

pour un circuit I 2 L et la région de puits pour un transis-

tor MOSFET à canal N peuvent être réalisées simultanément.

Cependant, dans un circuit intégré CMISFET-I L

obtenu grâce au procédé mentionné ci-dessus, il faut re-

noncer auxpropriétéscaractéristiques soit du circuit CMIS-

FET, soit du circuit I L.

Conformément à une étude réalisée par les au-

teurs de la présente invention, en vue d'améliorer les ca-

ractéristiques électriques sans réduire le degré d'inté-

gration, il a été confirmé que la concentration d'impuretés joue un rôle très important dans la région de l'émetteur

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des transistors inverses qui fonctionnent en tant que tran-

sistors de commande ou d'attaque dans le circuit I 2 L, et dans la région semiconductrice (réaion de puits) o des

canaux sont formés dans le circuit MISFET entre les diver-

ses régions semiconductrices constituant le circuit inté- gré Ces transistors inverses possèdent une région de collecteur, une récion de base et une région d'émetteur qui sont formées dans le substrat semiconducteur dans cet ordre à partir de la surface principale en direction de l'intérieur du substrat Ainsi le transistor inverse est réalisé d'une façon opposée à un transistor ordinaire,et

c'est pourquoi il est appelé ainsi.

Lors de la formation simultanée des récions de l'émetteur et de puits, si l'on augmente la concentration des impuretés afin d'accroître le facteur d'amplification de courant Si des transistors inverses dans le circuit I L,

la fréquence de fonctionnement du circuit MISFET diminue.

C'est-à-dire que si la concentration des impuretés dans la région de puits est élevée, la couche d'appauvrissement s' étale moins aisément C'est pourquoi la capacité de la

jonction augmente de sorte que les opérations de commuta-

tion du circuit MISFET ne peuvent plus suivre les signaux

à haute fréquence Afin d'accroître la fréquence de fonc-

tionnement, il faut accroître la largeur de la grille des

transistors MISEET afin d'accroître la capacité en cou-

rant C'est pourquoi les transistors MISFET occupent une surface accrue et le degré d'intégration-diminue D'autre part si l'on rend faibles les concentrations des impuretés dans ces régions en prenant en considération la fréquence

de fonctionnement du circuit MISFET, le facteur d'amplifi-

cation de courant ei devient faible, la vitesse de fonc-

tionnement du circuit I 2 L diminue et la consommation de

puissance augmente.

Dans la demande de brevet japonais publiée sous le N O 52 782/1979, les régions de source et de drain des transistors MISFET sont en outre formées avant que ne soit

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effectuée la formation des électrodes de grille et ces régions

ne sont pas auto-alignées par rapport aux électrodes de gril-

le De façon similaire la réaion de puits situé dans le cir-

cuit I L et la région semiconductrice formée dans la-région de puits ne sont pas auto-aliqnées Par conséquent il faut- prévoir une marge de masquage suffisante C Iest pourquoi il

devient difficile de réaliser des circuits intégrés CMISTET-

I L sous une forme hautement intégrée.

En outre le bre Vet déposé aux Etats Unis d'Amé-

rique sous le No 4 122 481 ou la demande de brevet japonais publiée sous le 52 482/1979 ne s'intéresse pas beaucoup au

rapport des connexions entre le circuit CMISFET et le cir-

cuit 12 L. La présente invention a pour objet de résoudre

le problème inhérent auxcircuits intégrés CMISFET I L dlas-

siques mentionnés précédemment.

Le but de la présente invention est de fournir

un dispositif à circuits intégrés à semiconducteurs per-

fectionné qui fonctionne à des vitesses élevées, qui puis-

se être fortement intégré et qui ne consomme que de faibles quantités d'énergie électrique Un autre but de la présente invention est de

fournir unnouveau procédé de réalisation de ces disposi-

tifs à circuits intégrés à semiconducteurs.

Un autre but de la présente inventionest de

fournir un dispositif à circuits'intégrés à semiconduc-

teurs possédant de nouvelles connexions entre circuits.

Afin d'atteindre les buts mentionnés précédem-

ment, la présente invention a pour objet un dispositif à circuits intégrés à semiconducteurs comportant un substrat

semiconducteur, une première et une seconde régions semi-

conductrices qui sont réalisées dans le substrat conducteur séparément l'une de l'autre, plusieurs troisièmes régions semiconductrices constituant les éléments du circuit I L qui est formé dans la première régiori semiconductrice, et plusieurs quatrièmes régions semiconductrices constituant t les éléments des circuits MISFET qui sont formés dans la

seconde région semiconductrice, la première région semicon-

ductrice possédant une concentration en impuretés qui est

supérieure à celle de la seconde région semiconductrice.

Conformémént au dispositif à circuits intégrés à semiconducteurs conformément à la présente invention, une pellicule d'oxyde de champ d'un dispositif A circuits

intégrés à semiconducteurs est formée par oxydation sélec-

tive et les première et seconde rénions semiconductrices

sont formées avant la formation de la pellicule d'oxyde de champ.

Conformément au dispositif à circuits intégrés

à semiconducteurs de la présente invention la borne de sor-

tie du circuit MISFET est en outre raccordée électriquement à la borne d'entrée du circuit 1 L. D'autres caractéristiques et avantages de la

présente invention ressortiront de la description donnée

ci-après prise en référence aux dessins annexés, sur les-

quels: la figure 1 est une vue en coupe d'un circuit intégré réalisé selon une première forme de réalisation de la présente invention;

les figures 2 A à 2 H des vues en coupe du cir-

cuit intégré de la figure 1 au cours des différentes pha-

ses opératoires de sa réalisation,

la figure 3 est un montage illustrant schémati-

quement la première forme de réalisation de l'invention; la figure 4 est une vue en plan représentant

schématiquement l'agencement des connexions entre le cir-

cuit I et le circuit II de la figure 3;

la figure 5 est une vue en plan d'un transis-

tor de charge;

la figure 6 est un schéma illustrant une se-

conde forme de réalisation de la présente invention;

la figure 7 est un schéma illustrant une troi-

sième forme de réalisation de la présente invention; la figure 8 est une vue en coupe d'un circuit

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intégré selon une quatrième forme de réalisation de la pré-

sente invention; et

la figure 9 est un schéma illustrant une quatriè-

me forme de réalisation de l'invention.

On va décrire ci-après la présente invention de façon détaillée en référence à des formes de réalisation concrètes.

Les figures 1 à 5 représentent une première for-

me de réalisation de la présente invention.

La figure 1 est un schéma montrant la constitu-

tion d'un circuit intégré CMISFET I L selon la présente

invention et dans lequel la zone Xxciiontre la constitu-

tion des transistor MISFET complémentaire et la région

X 2 montre la constitution des éléments I L -

Comme cela est représenté sur la fiaure 1,

contrairement à la technique classique, le circuit inté-

gré de cette forme de réalisation utilise un substrat qui est préparé en faisant croître une couche épitaxiale de type p 2 possédant une faible concentration d'impuretés sur un substrat en silicium de type p 1 possédant une

faible concentration en impureté 5 La référence 16 dési-

gne une couche enterrdeou ensevelie de type N formée au-

dessous de la région de puits qui formera le circuit I 2 L tandis que la référence 3 désigne une première région de

puits de type N possédant une faible concentration et for-

mée dans la couche de type p 2, alors que la référence 4 désigne une seconde région de puits de type N possédant une concentration en impuretés plus faible que celle de la première région de puits de type N 3 Un circuit I 2 L est-constitué par une région d'injection de type p 5, une

région de base p 6 d'un transistor npn inverse, une ré-

gion de collecteur de type N du transistor npn inverse et une région 8 de contact d'émetteur de type N formée

dans la première région de puits de type N 3, et la pre-

mière région de puits de type N 3 pour la région d'émet-

teur du transistor npn inverse Un transistor MISFET a

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canal p est constitué par des régions de source et de drain de type p+ 9 forméesdans la seconde région de puits de type N 4, une pellicule d'isolant de grille 11 et une couche de silicium polycristallin 14 pour uneélectrode de grille Un transistor MISFET à canal N est constitué par des régions de source et de drain de type N 10 formées dans la couche de type p, aux endroits o aucune région de puits n'est formée, une pellicule d'isolant de grille 12 et une couche de silicium polycristallin 15 pour une

électrode degrille.

Les figures 2 A à 2 H sont des schémas illustrant le procédé de fabrication du circuit intégré de la figure 1 Des transistors MISFET complémentaires sont formés dans

la zone X et des éléments I 2 L sont formé dans la zone X 2.

1 2

En se référant tout d'abord à la figure 2 A, on voit que des impuretés de type N telles que des impuretés

d'arsenic sont introduites de façon sélective dans une par-

tie prédéterminée d'un substrat en silicium de type p 1 en

utilisant une technique de diffusion ou une technique d'im-

plantation d'ions, et du silicium dopé du type p est dépo-

sé sur le substrat par croissance épitaxiale de manière à former une couche de type p 2 (concentration en impuretés N: 1015 atomes/cm 3) Simultanément on forme également un couche ensevelie de type N 16 par suite de la diffusion des impuretés de type n Comme cela est représenté sur la figure 2 B une région de puits de type N 4 est formée de

façon sélective dans la couche de type p 2 en vue de réa-

liser des transistors MISFET à canal p Afin de former de façon sélective la région de puits de type N 4, on forme

tout d'abord une pellicule d'oxyde 30 possédant une épais-

seur de 50 nanomètres au moyen d'une oxydation thermique sur l'ensemble de la surface de la couche épitaxiale de couche p 2, et on forme sur la pellicule précédente une

pellicule de St 3 N 4 31 possédant une épaisseur de 150 nano-

mètres en utilisant le procédé de dépôt chimique en phase vapeur (également dénommé de façon abrégé sous le terme de

procédé CVD) Puis on élimine de façon sélective la pelli-

cule d'oxyde 30 sur la partieo la région de puits de ty-

pe N doit être formée, et la pellicule de Si 3 N 4 31 grâce à la mise en oeuvre d'une attaque plasmatique utilisant une pellicule-de résine photosensible (non représentée) en tant que masque de sorte que la surface de la couche épitaxiale de type p 2 est mise à nue Les masques pour la formation de toutes les régions de type N sont complétés au cours de cette phase opératoire de sorte que les positions de

-toutes les régions de puits sont déterminées par les mas-

ques Ensuite on recouvre la fenêtre servant à former les

régions de puits de type N destinées à constituer le cir-

cuit I L à faible concentration, avec un masque approprié tel qu'une pellicule de résine photosensible épaisse 32

comme cela est représenté sur la figure 2 B, et on implan-

te des impuretés de type n, telles que des ions-de phospho-

re (N = 1016 atomes/cm 3) de manière à réaliser la région de puits de type N 4-qui possède une faible concentration en impuretés Bien que la concentration en impuretesoit

faible, la région de puits 4 devrait être formede préfé-

rence en utilisant la méthode d'implantation ionique étant donné qu'il est possible de contrôlerde façon précise la concentration.

Ensuite on forme la réQion de type N 3 à fai-

ble concentration comme cela est représenté sur la figure

2 C Après élimination de la résine photosensible 32, on re-

couvre la région de puits de type N 4 par une pellicule de

résine photosensible épaisse 33 et l'on implante des impu-

retés de type n, telles que les ions de phosphore (N: 107 atomes/cm 3) en vue de former la région de type N 3 à faible concentration Il faudrait de préférence réaliser le région

de puits 3 en utilisation la technique d'implantation ioni-

que étant donné qu'il est possible de contrôler de façon

précise la concentration en impuretés,comme cela a-été men-

tionné ci-dessus.

On forme ensuite une pellicule d'oxyde de champs &

comme représenté sur la figure 2 D Après élimination suc-

cessive de la pellicule de résine photosensible 33, de la pellicule de Si 3 N 4 31 et la pellicule de Si O 2 30, on forme

par oxydation thermique une pellicule d'oxyde (pellicule-

de Si 02) 34 possédant une épaisseur de 50 nanomètres sur les surfaces à nu de la couche épitaxiale 2, puis on dépose une pellicule de Si 3 N 4 possédant une épaisseur de nanomètres en utilisant un procédé de dépôt chimique en phase vapeur On élimine ensuite de façon sélective la pellicule de Si 3 N 4 35 en mettant en oeuvre une attaque

plasmatique moyennant l'utilisation d'une pellicule de ré-

sine photosensible (non représentée) en tant que masque

de sorte que la pellicule de Si O 2 34 est partiellement mi-

se à nu Afin d'empêcher dans ces conditions la formation

d'une couche d'inversion au-dessous de la pellicule d'oxy-

de de champ, on implante des impuretésde type p telles que

des ions de bore alors que la pellicule de résine photosen-

sible est encore présente Puis on élimine la pellicule de résine photosensible et l'on forme une pellicule d'oxyde de champ (pellicule de Si O 2) 17 par oxydation thermique, sur une épaisseur de 900 nanomètres, en utilisant comme masque

la pellicule-de Si 3 N 4 35 qui n'est pas perméable à l'oxy-

gène.

Ensuite, comme cela est représenté sur la figu-

re 2 E, on forme les pelliculesd'isolant de grille et les

électrodes de grille des transistors MISFET Après élimi-

nation de la pellicule de Si O 2 34 et de la pellicule de Si N 35, on réalise une pellicule d'isolant de grille (pellicule de Si O 2) sur une épaisseur de 50 nanomètres au moyen d'une oxydation thermique pratiquée sur l'ensemble

de la surface de la couche épitaxiale 2 mise à nu On for-

me ensuite une pellicule de silicium polycristallin surune épaisseur de 350 nanomètres sur l'ensemble de la surface du substrat en utilisant le procédé de dépôt chimique en phase vapeur On introduit par diffusion des impuretés de

phosphore dans la couche de silicium polycrîstallin de ma-

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nière à réduire sa résistance de couche à un niveau tel que cette couche peut être utilisée pour constituer des électrodes de grille Afin d'achever les électrodes de

grille, on élimine de façon sélective la couche de sili-

cium polycristallin et la pellicule d'isolant de grille

par attaque plasmatique en utilisant une pellicule de ré-

sine photosensible en tant que masque, et les pellicules d'isolant de grille 11, 12 et les électrodes de grille

14,15 des transistors MISFET sont ainsi achevées Simulta-

nément la surface de la couche épitaxiale 2 sur le côté du circuit I 2 L est mise à nu Ensuite on forme une région semiconductrice de type p comme cela est représenté sur la figure 2 F Tout d'abord, afin d'empêcher toute contamination ou pollution de la couche épitaxiale nue 2, on forme une pellicule de

Si O 2 25 sur une épaisseur de 10 à 30 nanomètres par oxy-

dation thermique sur la surface de la couche épitaxiale 2 et également sur les surfaces des couches de silicium polycristallin 14,15 Puis on réalise une pellicule de Si O 2 3,6 sur une épaisseur de 150 nanomètres en utilisant le procédé de dépôt chimique en phase vapeur, on élimine de façon sélective la pellicule de Si O 2 36 en mettant en oeuvre une attaque plasmatique moyennant l'utilisation d' une pellicule de résine photosensible (non représentée)

en tant que masqueafin d'achever le masque pour la forma-

tion des régions de type p Lors de la réalisation du mas-

que 36, la procédure utilisant la résine photosensible ne

requiert pas une précision extrêmement élevée C'est-à-di-

re que le masque peut être légèrement décalé pourvu que

ses extrémités 36 a, 36 b et 36 c soient situées sur la pel-

licule d'oxyde de champ 17 Ensuite on implante (ou on fait diffuser des impuretés de type p telles que les ions de bore dans les surfaces des régions de puits de type n

3,4 non recouvertes par la couche de silicium polycristal-

lin 14, par la pellicule d'oxyde de champ 17 et par le mas-

que 36, de manière à former les régions de type p 5 et 6

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qui servent d'injecteur et de base ducircuit I 2 L, et pour former les réqions de source et de drain de type p 9 des transistors MISFET à canal p Comme cela apparaîtra à l'évidence sur la figure 2 F, la région 5 i type p est auto-alignée par la pellicule d'oxyde de champ 17, et les régions de source et de drain de type p sont auto-alignées

par la pellicule d'oxyde de champ 17 et par le silicium po-

lycristallin 14.

Ensuite, comme cela est représenté sur la fi-

gure 2 G, on forme de façon sélective des régions semicon-

ductrices de type N dans la couche épitaxiale 2 et dans la région de puits de type N 3 Tout d'abord on élimine la pellicule de Si O 2 36 et on forme une nouvelle pellicule

de Si O 2 37 sur une épaisseur de 150 nanomètres en utili-

sant le procédé de dépôt chimique en phase vapeur On éli-

mine ensuite de façon sélective la pellicule de Si O 2 37

par la mise en oeuvre d'une attaque plasmatique en utili-

sant une pellicule de résine photosensible (non représen-

tée) en tant que masque de manière à achever le masque pour la formation des régions de type n Lors de la formation du masque 37, la procédure utilisant la résine photosensible ne requiert une précision élevée comme c'est le cas lors

de la formation du masque 36 Ensuite on implante des im-

puretés de type ni telles que des ions de phosphore, dans la surface de la couche épitaxiale 2, dans laquelle la

couche de silicium polycristallin 15 et la pellicule d'oxy-

de de champ 17 n'ont pas été formées, et dans la surface de

la région de puits 3, dans laquelle le masque 37 et la pel-

licule d'oxyde de champs 17 n'ont pas été formés, ce qui entraîne la formation de la région 8 de contact d'émetteur du circuit I 2 Li et des régions de type N de source et de

drain des transistors MISFET à canal n.

On forme ensuite une région de collecteur de type n, comme cela est représenté sur la figure 2 A, c' est-à-dire qu'après élimination de la pellicule de Si O 2 37, on forme une nouvelle pellicule de Si O 2 38 sur une

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il

épaisseur de 150 nanomètres en utilisant le procédé de dé-

pôt chimique en phase vapeur On élimine ensuite de façon sélective la pellicule de Si O 2 38 en mettant en oeuvre une

attaque plasmatique moyennant l'utilisation d'une pellicu-

le de résine photosensible (non représentée) en tant que masque de manière à achever le masque pour la formation de la région de collecteur du type n Ensuite on introduit +

par implantation (ou diffusion) des impuretés de type n-

telles que des ions de phosphore de manière à former un

collecteur de type N 7.

Bien que ceci ne soit pas représenté, après

élimination de la pellicule de Si O 2 38, on forme une pel-

licule de Si O 2 18 sur l'ensemble de la surface du substrat,

sur une épaisseur de 150 nanomètres, pour servir de pelli-

cule d'isolant inter-couches par le procédé de dépôt chi-

mique en phase vapeur Après que des trous de contact aient été formés dans la pellicule de Si O 2 18, on dépose, sur cette pellicule, de l'aluminium sur une épaisseur de 800

nanomètres en utilisant le procédé d'évaporation sous vi-

de On structure la couche d'aluminium en lui donnant la

forme désirée de manière à former les électrodes d'alu-

* minium 17 à 24 qui sont en contact ohmique avecchaque ré-

gion Ainsi se trouve achevé le circuit intégré CMISFET

I 2 L possédant la constitution représentée sur la figure 1.

Conformément à cette constitution, on utilise unecouche de silicium de type p possédant une faible

concentration d'impuretés en tant que substrat, et l'on for-

me le circuit I 21 et les transistors MISFET à canal p

dans les régions de puits de type N qui sont formées sépa-

rément dans le substrat C'est pourquoi on ne peut pas contrôler la concentration en impuretés pour chacunedes

régions de puits En donnant à la concentration d'impure-

tésdans la région de puits N 3, sur le côté du circuit

I 2 L, une valeur supérieure à la concentration en impure-

tésde la région de puits 4, il est donc possible d'accroi-

tre le facteur d'amplification de courant ei des transis-

tors inverses situés dans le circuit I L de manière à réa-

liser un circuit I L fonctionnant à des vitesses élevées

et qui consomme une quantité réduite d'énergie électrique.

En outre, en donnant une faible valeur à la concentration en impuretésdans la région de puits de type N 4 sur le cô-

té des transistors MISFET à canal p, il est possible d'ob-

tenir un fonctionnement à grande vitesse même lorsque la largeur de grille du transistor MISFET est réduite Par conséquent la taille de la puce ou de la microplaquette

peut être réduite, mais le fonctionnement à grande vites-

se est conservé En outre, comme cela ressort de façon évidente de la mise en oeuvre du procédé de fabrication des circuits intégrés expliqués en liaison avec les figures 2 A à 2 H, on forme les régions de puits 3 et 4 dans la couche épitaxiale

2 avant de former la pellicule d'oxyde-de champ 17 en uti-

lisant la technique d'oxydation sélective C'est pourquoi, dans la région de puits 4 constituant le circuit I 2 L, il est possible de former une pellicule d'oxyde de chanpdans les éléments I 2 L de manière à empêcher la formation de transistors parasites La surface de la région de puits

3 au-dessous d'une telle pellicule d'oxyde de champs épais-

se est difficile à inverser- C'est pourquoi il est pos-

sible d'appliquer une gamme étendue de tensions d'alimen-

tation en énergie et que l'on a une grande liberté pour réaliser l'agencement du câblage En outre la surface de

la région de puits 4 est également difficile à inverser.

On obtient par conséquent les avantages mentionnés précé-

demment. En outre, lors de la formation des circuits CMISFET, l'utilisation de la technique de traitement des grilles en silicium rend possible l'obtention-d'un circuit

intégré CMISFET-I 2 L possédant une haute densité d'intégra-

tion. Afin d'obtenir un circuit CMISFET-I 2 L possédant

un circuit à transistors MISFET complémentaires fonction-

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nant à des vitesses élevées et qui possède une haute den-

sité d'intégration, et un circuit I 2 L qui fonctionne à des

vitesses élevées et qui consomme une quantité réduite d'éner-

gie, ces circuits étant formés dans le même substrat confor-

mément à la présente invention, ( 1) le circuit à transistors MISFET complémentaires, qui fonctionne à des vitesses plus

élevées que le circuit I 2 L, devrait être disposé dans l'éta-

ge d'entrée du circuit intégré et le circuit I 2 L devrait être disposé dans l'étage de sortie, et ( 2) la sortie du circuit à transistors MISFET complémentairesdevrait être raccordéedirectement à l'entrée du circuit I L sans aucun

circuit d'interface disposé entre eux.

La figure 3 est un schéma montrant les circuits d'un circuit intégré CMISFET-I 2 L, qui est réalisé enprenant

en considération les remarques mentionnées ci-dessus.

Sur la figure 3, le circuit I est un circuit à

grande vitesse constitué par un circuit à transitors MIS-

FET complémentaires,tandis que le circuit II fonctionnant à des vitesses inférieures au circuit I est constitué par

un circuit I 2 L et que le circuit III fonctionne de maniè-

re à polariser le circuit I 2 L Sur la figure 3, la réfé-

rence QM désigne des transistors MISFET et en particulier QM 11 et Q O M 21 dsignent des transistors MISFET à canal p

et QM 12 et QM 22 désignent des transistors MISFET à ca-

nal n Le symbole QI désigne des transistors qui consti-

tuent le circuit I 2 L En particulier Q 11 et QI 31 dési-

gnent des transistors latéraux et O 112 et PI 32 désignent

les transitors inverses.

Des signaux d'entrée VIN provenant d'une source extérieure sont tout d'abord reçus par le circuit I Le

circuit I est constitué par exemple par un circuit de pro-

tection d'entrée formé d'une résistance de protection d' entrée R et d'une diode de protection d'entrée D, par un

premier étage inverseur constitué par les transistors MIS-

FET QM 11 et Qi 12 ' par un circuit de traitement des si-

gnaux (non représenté)qui est raccordé à cet inverseur et par un étagefinal inverseur constitué par les transistors

M 1 ISFET QO et C' envoyant le signal de sortie du cir-

121 M 222

cuit de traitement des sianaux au circuit I L Par consé-

quent le signal d'entrée VIN traverse le circuit de protec-

tion d'entrée et le premier étage inverseur et est traité de façon appropriée à des vitesses élevées dans le circuit de traitement des signaux, et le signal résultant traité est délivré par l'étage inverseur final dans le circuit I. La borne de sortie de l'étage inverseur final est raccordée directement à la borne d'entrée du circuit

II, sans aucune interface C'est pourquoi le signal de sor-

tie du circuit à transistor MISFET complémentaire (circuit

1) est envoyé directement aux circuits I 2 L (circuit II).

Le circuit II est constitué par exemple d'un premier étage inverseur constitué par les transistors Q 11 et Q 112, par un circuit de traitement des signaux (non représenté) raccordé à cet inverseur, par un étage final inverseur constitué par les transistors QI 31 et

QI 32 envoyant le signal de sortie du circuit de traite-

ment des signaux à une unité extérieure, et un transis-

tor de charge QL' Par conséquent le signal de sortie pro-.

venant du circuit I traverse le premier étage inverseur du circuit II, est traité de façon appropriée dans le circuit de traitement des signaux, et le signal résultant

traité est envoyé à une unité extérieure par l'intermédiai-

re de l'étage inverseur final et du transistor de charge QL' La figure 4 est une vue en plan représentant

schématiquement l'agencement des connexions entre le cir-

cuit I et le circuit II de la figure 3 et dans lequel des coupes transversales prises suivant les lignes en trait mixte X, X 2 repèrent les mêmes zones que les zones X 1 et

X 2 de la figure 1 En outre les parties identiques à cel-

les de la figure 1 sont repérées par les mêmes chiffres

de référence.

Ainsi le circuit constitué des transistors MIS-

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FET complémentaire disposé sur le côté entrée du circuit intégré, et le circuit II comportant-le circuit I 2 L est

disposé sur le côté de sortie du circuit intégré, pour.

les raisons qui vont être mentionnées ci-après Le cir-

cuit à transistors MISFET complémentaires fonctionne à des vitesses plus élevées que le circuit I 2 L, etila-vitesse du circuit intégré peut être accrue dans son-ensemble s'il est placé sur le côté entrée En outre, conformément au circuit à transistor AMISFET complémentaires, lé circuit

I L peut être piloté ou commandé par le courant En pla-

çant le circuit 12 L sur le côté sortie, on accroît par

conséquent lé nombre correspondant au facteur de char-

ge de sortie, d'autres circuits intégrés peuvent être

commandés directement et le-fonctionnement du circuit in-

tégré peut être amélioré.

En-outre le circuit I est raccordé directe-

ment au circuit II sans aucun circuit d'interface, pour

les raisons mentionnées ci-après.

Lorsque la tension de la source d'alimentation en énergie Vc est égale à 5 V, le circuit à transistors MISFET complémentaires produit un courant de sortie se

situant dans une gamme allant de 10 à 50 i A et une ten-

sion de sortie se situant dans une aamme allant d'envi-

ron 0 V à environ 5 V D'autre part le circuit I L per-

met l'introduction d'un courant s'étendant dans une gam-

me de 10 -à 500 g A, et l'application d'une tension de 1

à 15 V Lorsque les deux circuits sont raccordés directe-

ment sans aucun circuit d'interface, le fonctionnement est resté celui décrit ci-après Lorsque le transistor MISFET QM 21 est conducteur et que le transistor MISFET

0 M 22 ne l'est pas, c'est-à-dire lorsqu'un signal à ni-

veau haut (environ 5 V) est appliqué au point G de rac-

cordement des grilles, un courant électrique circule

depuis la source d'alimentation en énergie Vc en direc-

2 c tion du circuit I L en traversant le transistor MISFET QM 21 ce qui a pour effet que le potentiel augmente sur

253336 ?

la base du transistor inverse QI 12 de sorte que ce der-

nier est placé à l'état passant ou conducteur Par consé-

quent le signal de sortie OUT du premier étage inverseur situé dans le circuit I 2 L passe à un niveau bas (environ O V) En effet le courant traverse les voies repéréespar

les flèches 1 Un potentiel approximativement égal à.

VCC est appliqué à l'émetteur du transistor Q 111 par 1 ' intermédiaire du circuit de polarisation III du circuit I 2 L Par conséquent, lorsque le transistor MISFET O M 21 est placé à l'état passant, le potentiel de la base du transistor Q augmente de façon instantanée et une i 12

partie du courant traversant le transistor DM 21 se di-

2 Q 2

rigeant vers le circuit I L circule également-depuis le

collecteur vers la base du transistor QI 11 i mais ne cir-

cule pas en directionde l'émetteur de ce transistor.

Le courant circulant dans l'autre direction est suffisam-

ment faible pour être négligé Ceci peut être attribué à la concentration élevée d'impuretés présente dans la région de puits 3 Lorsque le transistor MISFET QM 22

est conducteur (le transistor QM 21 est bloqué), c'est-

à dire lorsque le signal se trouve à un niveau bas (en-

viron OV) la base du transistor Q 112 passe approximati-

vement au potentiel de masse de sorte qu'il est bloqué,

et le signal de sortie du premier étage inverseur si-

tué dans le circuit I 2 L passe à un niveau de signal haut.

En effet le courant traverse les voies repérées par les flèches-2 Dans ce cas le courant prélevé par le circuit à transistors MISFET complémentaires dans le circuit I L

peut être absorbé moyennant un réglage approprié du rap-

port W/L de la largeur à la longueur de la grille du tran-

sistor MISFET QM 22 Pour des raisons, le circuit à tran-

sistors MISFET complémentaires peut être raccordé direc-

tement au circuit I 2 L sans utiliser un circuit d'interfa-

ce.

Conformément à la forme de réalisation mention-

née ci-dessus, il est possible d'obtenir les effets sui-

vants: ( 1) les éléments I 2 L et les transistors MISFET

à canal p sont formés respectivement dansdifférentes ré-

gions semiconductrices, c'est-à-dire dans différentes ré-

gions de puits formées au cours de phases opératoires dif- férentes Par conséquent la concentration en impuretés de

chaque région de puits peut être contrôlée de façon indé-

pendante Ceci permet d'accroître légèrement la concentra-

tion en impuretés dans la région de puits o le circuit I L est formé, et de réduire légèrement la concentration en impuretésdans larégion de puits o les transistors MISFET à canal p sont formés Par conséquent il est possible de réaliser un circuit I 2 L fonctionnant à des vitesses élevées

avec uneconsommation une quantité réduite d'énergie élec-

trique, et un circuit à transistors MISFET complémentaires, qui fonctionne à des vitesses plus rapideset qui possède

une haute densité d'intégration sur le même substrat semi-

conducteur Par conséquent on obtient un circuit intégré CMISFET I 2 L qui se caractérise par un fonctionnement à grande vitesse, une faible consommation d'énergie et un

degré élevé d'intégration.

( 2) La région de puits et le substrat semicon-

ducteur possèdentune relation polarisation inverse ou bien sont au même potentiel, de sorte qu'aucune région

isolante n'est nécessaire pour isoler et séparer ces ré-

gions Cela signifie que le degré d'intégration peut

accru de façon correspondante.

( 3) La région de puits de type N servant à former le circuit I 2 L, la couche épitaxiale de type p servant à former les transistors MISFET à canal N et le

substrat de type p peuvent être maintenus au même poten-

tiel (potentiel de masse) de manière à empêcher le déve-

loppement de transistors bipolaires parasites Par consé-

quent la fiabilité du circuit intégré peut être améliorée.

En outre, étant donné que la distance entre les régions

semiconductricesn'a pas besoin d'être accrue afin d'empe-

cher la formation de transistors bipolaires parasites, il -est possible de concevoir aisément le circuit intégré tout

en maintenant un degré accru d'intégration.

( 4) Etant donné que le circuit à transistors MISFET complémentaires est accouplé directement au cir- cuit I 2 L sans aucun circuit d'interface, il est possible de réduire la surface de la microplaquette de manière à

simplifier la conception.

( 5) Un circuit à transistors MISFET complémen-

taires fonctionne à une plus grande vitesse qu'un circuit

I L Donc en plaçant le circuit à transistors M 2 ISFET cor -

plémentairessur le côté entrée, il est possible d'accroi-

tre dans son ensemble la vitesse de fonctionnement du cir-

cuit intégré En plaçant le circuit I L sur le côté

sortie, il est en outre possible d'obtenir un facteur ac-

cru de charge de sortie, ce qui rend possible de piloter

ou de commander d'autres éléments.

( 6) Les caractéristiques de sortie du circuit intégré sont grandement améliorées par le fait d'équiper l'étage final du circuit I 2 L avec un transistor de charge QL équivalent à une résistance élévatrice ou de charge,

comme cela est représenté sur les figures 3 à 5 C'est-

à-dire que le fait de prévoir le transistor de charge QL

(a) supprime la nécessité de raccorder une résistance élé-

vatrice ou de charge externe pour le circuit intégré et par conséquent permet de raccorder directement le circuit

intégré à d'autres transistors et d'autres circuits inté-

grés, (b) rend plus facile l'accroissement de l'aptitude

à la commande d'autres circuits intégrés (facilite l'ac-

croissement du facteur de charge de sortie) et (c) rend plus facile la suppression de l'inconvénient selon lequel,

lorsque l'on utilise la résistance élévatrice ou de char-

ge externe, la résistance doit être accrue lorsaue la ten-

sion d'alimentation en énergie Vcc augmente ce oui entrai-

ne un accroissement de la consommation d'énergie électri-

que dans cette résistance.

253336 ?

En outre,comme le montre le schéma d'agence-

ment représenté sur la figure 5, le transistor de char-

ge QL est peut aisément formé en réalisant une région

de type p 40 en même temps que l'on forme l'autre ré-

gion de type p 6 dans la région de type N 3,1 dans la- quelle le circuit I 2 L est formé, c'est-à-dire que le transistor de charge QL peut être réalisé sous la forme d'un transistor latéral pnp qui se compose de la région

et de la région d'injection 5, sans aucune modifica-

tion des conditions ou du procédé de fabrication et sans

que cela nécessite aucune exigence particulière de con-

ception ou d'agencement.

( 7) Comme cela est représenté sur la figure 3, un courant accru peut être introduit dans le transistor

QI 12 du premier étage du circuit I 2 L (le courant cïrcu-

Q 12 le depuis les transistors MISFET QM 21 Ql comme cela est repéré par les flèches 1) de manière à accroître la

vitesse de fonctionnement du transistor QI 12 et à rédui-

re la perte de fréquence lorsque les signaux sont trans-

mis-depuis le circuit à transistors MISFET complémentaires en direction du circuit I L. Cependant la présente invention n'est en aucun

cas limitéeà la seule forme de réalisation mentionnée pré-

cédemment. La figure 6 est un schéma montrant une autre forme de réalisation de l'invention, dans laquelle les

parties identiques à celles de la première forme de réa-

lisation sont désignées par les mêmes chiffres de réfé-

rence. Cette forme de réalisation n'utilise pas le transistor latéral QI 11 (l'injecteur par rapport au transistor QI 12) situé dans le premier étage du circuit

I 2 L et qui a été utilisé dans la première forme de réali-

sation La constitution des autres parties est identique

à celle prévue dans la première forme de réalisation.

On va décrire ci-après le fonctionnement an-

térieur dans le cas o le circuit I à transistors MISFET complémentaires était raccordé au circuit I 2 L Il dans le

circuit intégré Lorsgue le transistor MISFET -1421 c ca-

nal p est conducteur (le transistor QM 22 à canal est bloqué), un courant circule depuis la source d'alimentation

en énergie Vcc en direction du circuit I L II par l'inter-

diaire du transistor MISFET QM 21 t de sorte que le poten-

tiel de base du transistor inverse Q,12 augmente Par

conséquent le transistor Q 112 est placé à l'état conduc-

teur et le premier étage inverseur constitué par le tran-

sistor QI 12 délivre un signal de sortie à niveau bas.

Le courant circule depuis la source d'alimentation en éner-

gie Vcc en direction de la masse par l'intermédiaire du transistor MISFET QM 21 et du transistor QI 12 Inversement,

lorsque le transistor MISFET QM est conducteur (le tran-

sistor MISFET QM 2 l est bloqué), un courant de décharge cir-

cule depuis la base du transistor QI 12 en direction de la masse par l'intermédiaire du transistor MISFET O M 22, et le potentiel présent sur la base du transistor QI 12 pren

approximativement la valeur du potentiel de masse Par con-

séquent le transistor Q 112 est bloqué et l'inverseur du

premier étage délivre un signal de sortie à niveau haut.

C'est pourquoi, dans ce cas, seul un courant de décharge

circule depuis le transistor Q I 12 en direction de la mas-

se par l'intermédiaire du transistor MISFET QM 22, et qu'

aucun courant d'état permanent ne circule.

Cette forme de réalisation permet d'obtenir les mêmes effets que les effets ( 1) à ( 6) obtenus à l'aide de la première forme de réalisation Lorsque le transistor MISFET QM 22 est conducteur, aucun courant d'état permanent ne circule à travers le premier étaae du circuit I L, ce qui permet une réduction supplémentaire de la consommation

en énergie.

La figure 7 est un schéma illustrant une autre

forme de réalisation selon la présente invention, dans la-

quelle les parties identiques à celles de la première for-

me de réalisation sont désignées par les mêmes chiffres

de référence.

Cette forme de réalisation n'utilise pas le tran-

sistor MISFET QM 21 à canal p dans l'inverseur de l'étage final du circuit à transistorg MISFET complémentaires, qui

était utilisé dans la première forme de réalisation men-

tionnée précédemment Cependant à tous les autres points

de vue la constitution de ce circuit est identique à ce-

* le de la première forme de réalisation On va maintenant expliciter le fonctionnement dans la partie, dans laquelle

le circuit I à transistors MISFET complémentaires est rac-

cordé au circuit I 2 L II dans le circuit intécré Lorsque le transistor MISFET O à canal p est bloqué, aucune -1 V 22 cnlpetbouacn voie de courant n'est formée depuis le transistor latéral

QI 11 jusqu'au circuit I à transistors MISFET complémentai-

res, et le transistor Q 11 est saturé Par conséquent le potentiel de base du transistor QI 12 augmente de sorte que ce transistor est placé à l'état conducteur et que premier étage inverseur délivre un signal à niveau bas Le 2 C courant circule depuis la source d'alimentation en énergie Vcc en direction de la masse par l'intermédiaire du circuit III de polarisation des circuits I L, et des transitors Q 11 et OI 122 Lorsque le transistor MISPET QM 22 à canal N est conducteur ou passant, le circuit agit de la même manière

que dans la première forme de réalisation Ceci rend pos-

sible d'obtenir les mêmes effets que les effets ( 1) à ( 6)

obtenus dans la première forme de réalisation.

On peut en outre modifier la présente invention de différentes manières, en plus des formes de réalisation mentionnées précédemment Par exemple, dans ces formes de réalisation mentionnées ci-dessus, la couche ensevelie de type N 16 peut être supprimée Dans ce cas on peut former les régions de type N 3 et 4 dans le substrat en silicium

du type p sans former la couche épitaxiale de type p 2.

En outre on peut réaliser de la manière indiquée ci-après

la région de puits de type N à concentration élevée d'im-

253336 ?

puretés, dans laquelle le circuit I 2 L sera formé On im-

plante des ions en même temps qu'est réalisée la région de puits de type N 4, dans laquelle les transistors MISFET à canal p sont f rmés, et l'on implanteà nouveau des ions dans la région de puits 3 tout en recouvrant la région de puits 4 par un masque Naturellement l'ordre mentionné précédemment peut être inversé En outre on peut inverser

les types de conductivité des régions semiconductrices.

La figure 8 montre un circuit intégré CMISFET-

I 2 L selon une autre forme de réalisation de la présente

invention Conformément à cette forme de réalisation,con-

traitement aux formes de réalisation mentionnées précédem-

ment, le circuit-I L est formé dans une couche épitaxiale que l'on fait croître sur le substrat et les transistors MISFET à canal N sont formés dans la couche épitaxiale en vue d'accroître la concentration locale en impuretés dans

la partie de cette couche épitaxiale o sera formé le cir-

cuit I 2 L C'est-à-d L e que l'on utilise des couches épita-

xiale qui sont isolées et séparées sous la forme de régions semiconductrices qui correspondent aux régions de puits dans les formes de réalisation mentionnées précédemment,

et on modifie les concentrations en impuretés.

Conformément à cette forme de réalisation repré-

sentée sur la figure 8, on fait croître une couche épitaxia-

le de type p 52 à faible concentration sur un substrat en silicium de type N 51 possédant une faible concentration en impuretés La couche épitaxiale de type p 52 est séparée par une couche isolante de type N 62 en une zone X 1 dans

laquelle les transistors MISFET complémentaires seront for-

més, et en une zone X 2 dans laquelle le circuit I L sera formé On implante des impuretés de type P telles que des ions de bore dans une partie 53 de la couche épitaxiale de type p 52 possédant une faible concentration en impuretés

dans la région X 2 en vue d'accroître la concentation en im-

puretés On forme une région d'injecteur de type N 58 et

un transistor inverse constitué d'une région de base de ty-

253336-7

pe N 59, d'une couche de tirage d'électrodes d'émetteur 201 et d'une région d'émetteur 52, dans la région 53, ce qui permet de réaliser un circuit I 2 L Les transistors MISFET à canal N constitués par des régions de source et de drain de type N 56, une pellicule d'isolant de grille 66 et une couche de silicium polycristallin 67, qui sert d'électrode de grille, et des transistors MISFET à canal

p constitués par des régions de source et de drain de ty-

pe p 57, une pellicule d'isolant de grille 63 et une cou-

che de silicium polycristallin 64 qui sert d'électrode de grille dans la région de puits-de type N 54 sont formés

dans la couche épitaxiale 52 à faible concentration d'impu-

retés, dans la zone X 1, de manière à former un circuit à

transistors MISFET complémentaires.

Conformément à cette forme de réalisation, il

est également possible de réaliser un circuit à transis-

tor MISFET complémentaires,qui fonctionne à des vitesses

élevées et qui peut être réalisé avec une haute densité.

d'intégration, et un circuit I 2 L qui fonctionne à des vi-

tesses élevées en consommant une quantité réduite d'éner-

gie électrique, sur le même substrat, tout comme dans le cas de la première forme de réalisation Afin d'obtenir ces avantages d'une manière suffisante, il faut réaliser

les branchements comme indiqué sur la figure 9.

Sur la figure 9, les références QI et Q It

désignent des transistors qui correspondent aux transis-

tors Q 11 de la figure 3 et qui possèdent des types de conductivité opposés Par conséquent lesrelationsdes

potentielssont inverses de celles de la fiaure 3 C'est-à-

dire que le collecteur (la couche épitaxiale 52) du tran-

sistor inverse QI 12 possède un potentiel de 0,7 V qui

est envoyé par l'intermédiaire du circuit III de polari-

sation du circuit I 2 L, etlabase du transistor latéral

QITT située dans la même région (dans la couche épita-

ITT

xiale 52) placée à un potentiel de 0,7 V qui est appli-

qué au'circuit III de polarisation de circuit I 2 L La ré-

253336 ?

gion d'injecteur, qui est l'émetteur du transistor laté-

ral OI TT a été mise à la masse Le potentiel de la cou-

che épitaxiale de type p dans la région X 1, dans laquelle le circuit à transistors MISFET complémentaires est formé, est au potentiel de masse Par conséquent la couche épita-

xiale de type p 52 est isolée par le substrat semiconduc-

teur du type N 51 et par la couche isolant de type N 62,

comme cela est représenté sur la figure 8.

On va maintenant décrire le fonctionnement de

la partie, dans laquelle le circuit I à transistors MIS-

FET complémentaires est raccordé au circuit I 2 L II situé dans le circuit intégré Lorsque le transistor MISFET QM 21 à canal p est conducteur (le transistor MISFET QM 22) est bloqué, le potentiel de base du transistor augmente en dépassant la valeur 0,7 V, le transistor Q% 2 est bloqué et le premier étage inverseur du circuit I L II délivre un signal de sortie à niveau haut Lorsque le transistor

M 4 ISFET Q O V 22 à canal N est conducteur (le transistor MIS-

FET Q 121 est à l'état bloqué), la base du transistor 1 QI 12 est écale approximativement au potentiel de masse, c'est-à-dire que le transistor QI 12 est placé à l'état conducteur et le premier étage inverseur délivre un signal à niveau bas Le courant circule depuis le circuit I 2 L II

ensdirection de la masse par l'intermédiaire des transis-

tors QI 12 ' QM 22 Cette forme de réalisation permet d'ob-

tenir les mêmes effets que les effets mentionnés aux para-

graphes repérés par ( 1),( 4),( 5) et ( 6).

Claims (2)

REVENDICATIONS

1 Procédé de fabrication de dispositifs à circuits intégrés à semiconducteurs caractérisé en ce qu'il comprend: a) Une phase opératoire de formation d'une cou-

che semiconductrice épitaxiale ( 2) sur un substrat ( 1).

b) Une phase opératoire de formation d'une pre-

mière région semiconductrice ( 3) dans une partie de ladite couche semiconductrice épitaxiale ( 2), c) une phase opératoire d'oxydation sélective de ladite couche semiconductrice épitaxiale ( 3) de manière à former une pellicule d'oxyde de champ ( 34) après que la phase opératoire (b) a été effectuée;

d) une phase opératoire de formation d'une plu-

ralité de secondes régions semiconductrices ( 7,8) dans la-

dite première région semiconductrice ( 3) de manière à for-

mer les éléments d'un circuit I 2 L, et

e) une phase opératoire de formation d'une plu-

ralité de troisième régions semiconductrices ( 9) dans l'au-

tre partie de ladite-couche semiconductrice épitaxiale ( 2)

de manière à former les éléments d'un circuit MISFET.

2 Procédé de fabrication d'un dispositif à

circuits intégrés à semiconducteurs selon la revezdica-

tion 1, caractérisé en ce qu'une partie de ladite pellicu-

le d'oxyde de champ ( 34) est formée dans ladite première

région semiconductrice ( 2).