FR2808122A1 - Dispositif a semiconducteurs et procede pour sa fabrication - Google Patents

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Abstract

L'invention concerne un dispositif à semiconducteurs et un procédé pour sa fabrication.Le dispositif à semiconducteurs comprend un substrat semiconducteur (SB; 1, 2, 3), une couche de protection (101) disposée dans une surface principale du substrat semiconducteur, un élément d'inductance (SI) situé au-dessus d'une région dans laquelle ladite couche de protection est formée, moyennant l'interposition d'un film isolant intercalaire (4), la couche de protection possédant au moins une partie conductrice raccordée au potentiel de masse et au moins une partie (11, 12) d'interruption du courant pour interrompre un trajet d'un courant de Foucault induit par l'élément d'inductance dans un plan de ladite partie conductrice.Application notamment aux dispositifs à semiconducteurs.

Description

DISPOSITIF A SEMICONDUCTEURS ET PROCEDE POUR SA FABRICATION La présente invention concerne un dispositif à semiconducteurs et un procédé pour fabriquer ce dispositif. Plus particulièrement, l'invention concerne un dispositif à semiconducteurs incluant un circuit à haute fréquence com portant une inductance.
En référence à la figure 68, annexée à la pré sente demande, on va décrire ci-après un exemple d'agen cements d'un dispositif à semiconducteurs comprenant un circuit à haute fréquence. La figure 68 est un schéma-bloc représentant l'agencement d'un dispositif à semiconducteurs 90 ayant pour fonction de recevoir un signal d'onde radio ayant une fréquence radio (10 kHz à 100 GHz) pour délivrer un signal audio.
Comme cela est représenté sur la figure 68, le dispositif à semiconducteurs 90 comprend une partie de circuit HF 91 servant à démoduler le signal d'onde radio, une partie logique 92 pour traiter le signal démodulé par la partie de circuit HF 91 pour convertir le signal traité en le signal audio, et une partie de cellule de mémoire 93 servant à mémoriser des données requises pour la partie de circuit HF 91 et la partie logique 92 pour effectuer le traitement du signal. Le dispositif à semiconducteurs 90 est connecté à un dispositif d'antenne 94 servant à détecter le signal d'onde radio, et à un dispositif de sortie audio 95 servant à délivrer le signal audio.
Le circuit dit à haute fréquence, qui inclut la partie de circuit HF 91, possède une inductance (élément d'inductance) en plus d'une résistance et d'un condensa teur. L'inductance, qui agit de manière à réaliser une avance de la phase d'un courant à haute fréquence peut être utilisée à l'opposé d'un condensateur qui agit de manière à retarder la phase du courant à haute fréquence, de manière à réaliser une adaptation du courant à haute fréquence.
Une inductance L1 située dans la partie de circuit HF 91 est représentée sur la figure 68. L'induc tance L1 possède une capacité parasite C1 connectée à la masse par l'intermédiaire d'une résistance R1. La résis tance R1 est une résistance d'un substrat semiconducteur qui forme la partie de circuit HF 91. Il ne se pose aucun problème lorsque la résistance R1 possède une valeur résis- tive extrêmement faible ou une valeur résistive extrêmement élevée. Cependant certains substrats possèdent une valeur résistive (par exemple d'environ 10 flcm) qui provoque une consommation de puissance en raison d'une dissipation de puissance induite par voie électrostatique.
La figure 69, annexée à la présente demande, représente un agencement servant à empêcher une telle dis sipation de puissance induite par voie électrostatique. Dans l'agencement représenté sur la figure 69, le condensa teur parasite C1 est raccordé à la masse non seulement par la résistance Rl, mais également par une résistance R2. La résistance R2 possède une valeur résistive nettement infé rieure à celle de la résistance R1. Le courant à haute fré quence circule d'une manière prépondérante en direction de la masse en passant par la résistance R2, en ne produisant aucune dissipation de puissance induite par voie électro statique.
L'inductance L1 est représentée comme possédant une extrémité A connectée au dispositif d'entrée 94 et une extrémité B connectée à une électrode de source/drain d'un transistor MOS Q1. C'est un exemple de connexions de l'inductance.
La résistance R2 est une plaque conductrice connue sous l'expression plaque de protection et est dispo sée dans une couche sous-jacente de l'inductance L1. La figure 70, annexée à la présente demande, représente une vue en perspective montrant l'agencement de l'inductance L1 et de la plaque de protection.
Comme cela est représenté sur la figure 70, l'inductance L1 est formée d'un fil bobiné sous une forme spiralée et par conséquent sera désignée ci-après comme étant une inductance en spirale SI. Le centre de la spi rale, qui est une première extrémité de l'inductance en spirale SI, est raccordé à une ligne d'interconnexion sous- jacente W1 par l'intermédiaire d'une partie de contact CP qui traverse un film isolant inter-couches, non représenté. La ligne d'interconnexion WL est disposée sur un film iso lant inter-couches SZ qui recouvre un substrat semiconduc teur SB. La ligne d'interconnexion WL correspond à l'extrémité B de l'inductance L1 représentée sur la figure 69, et l'extrémité A correspond à une seconde extrémité de l'inductance en spirale SI.
Le substrat semiconducteur SB est un substrat dit SOI (c'est-à-dire silicium-sur-isolant), qui est représenté sur la figure 70 comme comprenant une couche SOI SL et un film d'oxyde d'isolation FZ situé dans la couche SOI SL. Le film d'oxyde d'isolation FZ, une plaque de protection plane SP possédant une surface égale au moins à la surface occu pée par l'inductance en spirale SI, lorsqu'on regarde selon une vue en plan, est disposé dans une position correspon dant à une région dans laquelle l'inductance en spirale SI est formée.
La plaque de protection SP est réalisée en un conducteur de faible résistance similaire au matériau de la ligne d'interconnexion, et est connecté à la masse par l'intermédiaire d'une ligne d'interconnexion non représen tée de manière à ne produire aucune dissipation de puis sance induite par voie électrostatique. Cependant, le courant circulant dans l'inductance en spirale SI produit un courant de Foucault à l'intérieur de la plaque de protection SP, ce qui augmente la dissipa tion de puissance induite par voie électromagnétique, en posant un autre problème d'accroissement de la dissipation de puissance totale.
Pour résoudre ce problème, il a été proposé d'utiliser un écran de masse perforé (désigné ci-après sous l'expression écran PG) qui est une plaque de protection comportant des parties découpées de manière à interrompre le trajet du courant de Foucault.
La figure 71 annexée à la présente demande repré sente un exemple de l'écran PG. L'écran PG représenté sur la figure 71 comporte une pluralité de plaques PL isolées électriquement les unes des autres. Les plaques PL ont une configuration triangulaire dans le plan et sont disposées radialement de telle sorte que leurs sommets constituent une partie centrale de l'écran PG.
L'utilisation d'un tel agencement interrompt le trajet du courant de Foucault en réduisant la dissipation de puissance induite par voie électromagné tique.
Comme cela a été décrit précédemment, dans le dispositif à semiconducteurs de l'art antérieur, qui com porte l'inductance, on utilise l'écran PG pour réduire la dissipation de puissance induite par voie électrostatique et la dissipation de puissance induite par voie électroma gnétique. Cependant la formation de l'écran PG requiert de prévoir une couche conductrice supplémentaire, ce qui conduit à un accroissement de la complexité et de la struc ture et du nombre d'étapes de fabrication.
C'est pourquoi un but de la présente invention est de fournir un dispositif à semiconducteurs possédant une inductance qui est à même de réduire la dissipation de puissance induite par voie électrostatique et la dissipa- tion de puissance induite par voie électromagnétique, tout en empêchant une complication de la structure et des étapes de fabrication de cette structure.
Selon un premier aspect de l'invention, un dispo sitif à semiconducteurs comprend un substrat semiconduc teur; une couche de protection disposée sur une surface principale du substrat semiconducteur; et un élément d'inductance disposé au-dessus d'une région, dans laquelle la couche de protection est formée, moyennant l'interposition d'un film isolant inter-couches disposé entre l'élément d'inductance et la couche de protection, la couche de protection possédant au moins une partie conduc trice connectée à un potentiel de masse, et au moins une partie d'interruption de courant pour interrompre un trajet d'un courant de Foucault induit par l'élément d'inductance dans un plan de la ou des parties conductrices.
De préférence, selon un second aspect de la pré sente invention, dans le dispositif à semiconducteurs selon le premier aspect, le substrat semiconducteur est un subs trat dit SOI, c'est-à-dire silicium-sur-isolant comprenant une partie de substrat servant de base de support, un film d'oxyde enseveli disposé sur la partie de substrat et une couche SOI disposée sur le film d'oxyde enseveli. La ou les parties d'interruption de courant comprennent une pluralité de films d'oxyde d'isolation disposés de façon sélective et s'étendant à partir d'une surface de la couche SOI à travers la couche SOI jusqu'au film d'oxyde enseveli. La ou les parties conductrices comprennent une pluralité dé régions SOI isolées électriquement les unes des autres par les pluralités de films d'oxyde d'isolation.
De préférence, conformément à un troisième aspect de la présente invention, dans le dispositif à semiconduc teurs selon le second aspect, chacun des films d'oxyde d'isolation possède une largeur prédéterminée et s'étend essentiellement perpendiculairement à une surface du film d'oxyde enseveli.
De préférence, conformément à un quatrième aspect de la présente invention, dans le dispositif à semiconduc teurs selon le second aspect, chaque film de la pluralité de films d'oxyde d'isolation comprend une première partie possédant une première largeur et s'étendant essentielle ment perpendiculairement à une surface du film d'oxyde enseveli, et une seconde partie adjacente à et située au- dessous de la première partie, la seconde partie possédant une seconde largeur inférieure à la première largeur et s'étendant essentiellement perpendiculairement à la surface du film d'oxyde enseveli.
De préférence, conformément à un cinquième aspect de la présente invention, dans le dispositif à semiconduc teurs selon le premier aspect, le substrat semiconducteur est un substrat SOI comprenant une partie de substrat ser vant de base de support, un film d'oxyde enseveli disposé sur la partie de substrat et une couche SOI disposée sur le film d'oxyde enseveli. La ou les parties conductrices com prennent une pluralité de régions SOI obtenues par amincis sement de la couche SOI à une épaisseur prédéterminée. La ou les parties d'interruption du courant comprennent un film isolant disposé de manière à remplir au moins un espace entre la pluralité de régions SOI.
De préférence, selon un sixième aspect de la pré sente invention, dans le dispositif à semiconducteurs selon le cinquième aspect, chaque région de la pluralité, de régions SOI contient une impureté semiconductrice ayant une concentration relativement élevée.
De préférence, selon un septième aspect de la présente invention dans le dispositif à semiconducteurs selon le cinquième aspect, un film de siliciure est formé sur une surface supérieure de chaque région de la pluralité de régions SOI.
De préférence, selon un huitième aspect de la présente invention, dans le dispositif à semiconducteurs selon le premier aspect, le substrat semiconducteur est un substrat SOI comprenant une partie de substrat servant de support de base, un film d'oxyde enseveli disposé sur la partie de substrat et une couche SOI disposée sur le film d'oxyde enseveli. La couche de protection comprend un pre mier groupe de régions SOI possédant un premier type de conductivité, un second groupe de régions SOI possédant un second type de conductivité, le premier groupe de régions SOI et le second groupe de régions SOI étant combinés pour constituer une pluralité de diodes. La ou les parties d'interruption du courant comprennent au moins une diode polarisée en inverse, qui est au moins l'une de la plura lité de diodes, à laquelle une polarisation inverse est appliquée. La ou les parties conductrices incluent l'un des premier et second groupes connectés à un potentiel de masse.
De préférence, selon un neuvième aspect de la présente invention, dans le dispositif à semiconducteurs selon le huitième aspect, le premier groupe de régions SOI et le second groupe de régions SOI sont formés dans une région obtenue par amincissement de la couche SOI à une épaisseur prédéterminée. Le dispositif à semiconducteurs comporte en outre un film d'oxyde d'isolation destiné à recouvrir entièrement le premier groupe de régions SOI et le second groupe de régions SOI.
De préférence, selon un dixième aspect de la pré sente invention, dans le dispositif à semiconducteurs selon le huitième aspect, chaque région du premier groupe de régions SOI inclut une première région ayant une épaisseur approximativement égale à celle de la couche SOI, et une seconde région adjacente à la première région et obtenue par amincissement de la couche SOI. Chaque région du second groupe de régions SOI a une épaisseur approximativement égale à celle de la couche SOI. Le dispositif à semiconduc- teurs comporte en outre un film d'oxyde d'isolation destiné à recouvrir une surface supérieure de chacune des secondes régions.
De préférence, selon un onzième aspect de la présente invention, dans le dispositif à semiconducteurs selon le dixième aspect, un film de siliciure est formé sur une surface supérieure de chacune des premières régions du premier groupe de régions SOI et du second groupe de régions SOI.
De préférence, selon un douzième aspect de la présente invention, dans le dispositif à semiconducteurs selon le huitième aspect, chaque région du premier groupe de régions SOI est une région obtenue par amincissement de la couche SOI à une épaisseur prédéterminée. Chaque région du second groupe de régions SOI a une épaisseur approximativement égale à celle de la couche SOI. Le premier groupe de régions SOI et le second groupe de régions SOI sont adjacents réciproquement. Le dispositif à semiconducteurs comporte en outre une pellicule d'oxyde d'isolation destinée à recouvrir individuellement le premier groupe de régions SOI.
De préférence, selon un treizième aspect de la présente invention, dans le dispositif à semiconducteurs selon le douzième aspect, un film de siliciure est formé sur une surface supérieure de chaque région du second groupe de régions SOI.
De préférence, selon un quatorzième aspect de la présente invention dans le dispositif à semiconducteurs selon le douzième aspect, les régions du second groupe de régions SOI ont une configuration plane rectangulaire. La couche de protection possède une configuration plane dans laquelle le second groupe de régions SOI est disposé dans une matrice, moyennant l'interposition du film d'oxyde d'isolation entre ces régions.
De préférence, conformément à un quinzième aspect de la présente invention, dans le dispositif à semiconduc teurs selon le douzième aspect, les régions du second groupe de régions SOI sont connectées électriquement entre elles par une ligne d'interconnexion de grilles ayant un agencement similaire à une électrode de grille d'un transistor MOS.
De préférence, selon un seizième aspect de la présente invention, dans le dispositif à semiconducteurs selon le huitième aspect, les régions du premier groupe de régions SOI et les régions du second groupe de régions SOI sont disposées selon une disposition alternée. Une struc ture de grille d'un transistor MOS est disposée sur chaque région du premier groupe de régions SOI.
De préférence, selon un dix-septième aspect de la présente invention, dans le dispositif à semiconducteurs selon le huitième aspect, les régions du premier groupe de régions SOI et les régions du second groupe de régions SOI sont disposées selon une disposition alternée. Chaque région du premier groupe de régions SOI comprend une pre mière région et une seconde région adjacente à la première région. Une structure de grille d'un transistor MOS est disposée sur chacune des secondes régions.
De préférence, conformément à un dix-huitième aspect de la présente invention, dans le dispositif à semi conducteurs selon le seizième aspect, les régions du pre mier groupe de régions SOI et les régions du second groupe de régions SOI sont disposées selon une disposition alter née. Chaque région du premier groupe de régions SOI com prend une première région et une seconde région adjacente à la première région. Un film de siliciure est formé sélecti vement sur chaque région du second groupe de régions SOI et sur les premières régions, pour que ces régions ne soient pas en contact avec les secondes régions.
De préférence, selon un dix-neuvième aspect de la présente invention, dans le dispositif à semiconducteurs selon le huitième aspect, les régions du premier groupe de régions SOI et les régions du second groupe de régions SOI sont disposées selon une disposition alternée. Un film de siliciure est formé sélectivement sur chaque région du pre mier groupe de régions SOI, pour que les régions ne soientpas en contact avec le second groupe de régions SOI.
De préférence, selon un dix-neuvième aspect de la présente invention, dans le dispositif à semiconducteurs selon le premier aspect, le substrat semiconducteur est un substrat SOI comprenant une partie de substrat servant de base de support, un film d'oxyde enseveli disposé sur la partie de substrat et une couche SOI disposée sur le film d'oxyde enseveli. La partie de substrat comprend une partie de suppression du courant de Foucault pour supprimer la production du courant de Foucault induit par l'élément d'inductance, la partie de suppression du courant de Fou cault étant disposée dans une région correspondant à au moins une région dans laquelle l'élément d'inductance est formé, au moins une structure creuse étant formée dans la partie de suppression du courant de Foucault.
De préférence, conformément à un vingt-et-unième aspect de la présente invention, dans le dispositif à semi- conducteurs selon le vingtième aspect, la partie de sup pression du courant de Foucault comprend une cavité possé dant une profondeur qui est environ un à dix fois infé rieure à la longueur, vue en plan, de l'élément d'induc tance, la cavité s'étendant approximativement sur la même étendue, lorsqu'on regarde selon une vue en plan, qu'au moins la région dans laquelle l'élément d'inductance est formé.
De préférence selon un vingt-deuxième aspect de la présente invention, dans le dispositif à semiconducteurs selon le vingtième aspect, la partie de suppression du cou rant de Foucault comprend une couche poreuse possédant une profondeur qui est environ un à dix fois inférieure à la longueur, vue dans le plan, de !'élément d'inductance, la couche poreuse s'étendant approximativement sur la même étendue, lorsqu'on regarde selon une vue en plan, qu'au moins la région dans laquelle l'élément d'inductance est formé.
De préférence, conformément à un vingt-troisième aspect de la présente invention, dans le dispositif à semi conducteurs selon 1e premier aspect, le substrat semicon ducteur est un substrat SOI comprenant une partie de subs trat servant de base de support, un film d'oxyde enseveli disposé sur la partie de substrat, et une couche SOI dispo sée sur le film d'oxyde enseveli. La couche SOI comprend une couche poreuse possédant une profondeur qui est infé rieure d'un facteur d'environ un à environ dix, à la lon gueur, vue en plan, de l'élément d'inductance, la couche poreuse s'étendant approximativement sur la même étendue, lorsqu'on regarde selon une vue en plan, qu'avec au moins une région dans laquelle l'élément d'inductance est formé.
De préférence, conformément à un vingt-quatrième aspect de la présente invention, dans le dispositif à semi conducteurs selon le premier aspect, le substrat semicon ducteur comprend une couche poreuse disposée dans une région correspondant à une région dans laquelle l'élément d'inductance est formé, la couche poreuse possédant une profondeur inférieur d'un facteur compris entre environ un et environ dix à la longueur, vue en plan, de l'élément d'inductance, la couche poreuse s'étendant approximative ment sur la même étendue, lorsqu'on regarde selon une vue en plan, qu'au moins la région dans laquelle l'élément d'inductance est formé.
De préférence conformément à un vingt-cinquième aspect de la présente invention, dans le dispositif à semi conducteurs selon l'une quelconque des vingt-deuxième à vingt-quatrième aspects, la couche poreuse comprend une pluralité de trous ou de sillons qui sont formés par attaque chimique, ou une pluralité de trous formés au moyen d'un procédé d'anodisation.
De préférence, conformément à un vingt-sixième aspect de la présente invention, le dispositif à semicon ducteurs selon le second aspect comprend en outre une plu ralité de sillons disposés au-dessous de la pluralité de films d'oxyde d'isolation et s'étendant à travers le film d'oxyde enseveli pour pénétrer dans la partie de substrat.
De préférence, conformément à un vingt-septième aspect de la présente invention, le dispositif à semicon ducteurs selon le cinquième aspect comporte en outre une pluralité de sillons disposés au-dessous du film isolant situé entre la pluralité de régions SOI et s'étendant à travers le film d'oxyde enseveli pour pénétrer dans la par tie de substrat.
De préférence, conformément à un dix-huitième aspect de la présente invention, dans le dispositif à semi conducteurs selon le premier aspect, la ou les parties d'interruption de courant comprennent une pluralité de films d'oxyde d'isolation s'étendant depuis la surface du substrat semiconducteur sur une profondeur prédéterminée. Au moins une partie conductrice comprend une pluralité de régions de substrats séparées par la pluralité de films d'oxyde d'isolation. Le dispositif à semiconducteurs com porte en outre une pluralité de sillons s'étendant sur une profondeur prédéterminée dans le substrat semiconducteur.
De préférence conformément à un vingt-neuvième aspect de la présente invention, dans le dispositif à semi conducteurs selon le vingt-huitième aspect, la pluralité de trous ou de sillons sont remplis par un état de quasi-vide.
De préférence, conformément à un trentième aspect de la présente invention, dans le dispositif à semiconduc teurs selon l'un des vingt-sixième à vingt-huitième aspects, la pluralité de sillons sont remplis par un état de quasi-vide. Conformément à un trente-et-unième aspect de la présente invention, un dispositif à semiconducteurs com prend : un substrat semiconducteur et une couche de protec tion disposée dans une surface principale du substrat semi conducteur au-dessous et dans la direction longitudinale d'une couche d'interconnexion, la couche de protection incluant une pluralité de parties conductrices distantes les unes des autres dans la direction longitudinale de la couche d'interconnexion et connectées à un potentiel de masse, une pluralité de parties isolantes disposées entre la pluralité de parties conductrices.
De préférence, conformément à un trente-deuxième aspect de la présente invention, dans le dispositif à semi conducteurs selon le trente-et-unième aspect, chaque partie de la pluralité de parties conductrices comprend une plura lité de films conducteurs et une pluralité de films iso lants empilés selon une configuration alternée.
Un trente-troisième aspect de la présente inven tion concerne un procédé pour fabriquer un dispositif à semiconducteurs comportant un élément d'inductance. Confor mément à la présente invention, le procédé comprend les étapes consistant à : (a) préparer un substrat SOI incluant une partie de substrat servant de base de support, un film d'oxyde enseveli disposé sur la partie de substrat, et une couche SOI disposée sur le film d'oxyde enseveli; (b) for mer une ouverture traversant au moins la couche SOI et le film d'oxyde enseveli jusqu'à la partie de substrat; et (c) introduire une solution de KOH dans l'ouverture pour appli quer une attaque chimique à la partie de substrat, en for mant ainsi une cavité ayant une profondeur qui est infé rieure, d'un facteur compris entre environ un et environ dix, à la longueur, vue en plan, de l'élément d'inductance, la cavité s'étendant approximativement à la même étendue, lorsqu'on regarde selon une vue en plan, qu'au moins une région dans laquelle l'élément d'inductance doit être formé. Un trente-quatrième aspect de la présente inven tion concerne un procédé pour fabriquer un dispositif à semiconducteurs possédant un élément d'inductance. Confor mément à la présente invention, le procédé comprend les étapes consistant à : (a) préparer un premier substrat en silicium pour former une couche poreuse dans une surface principale du premier substrat en silicium, la couche poreuse possédant une profondeur qui est inférieure, d'un facteur compris entre environ un et environ dix, à la lon gueur, vue en plan, de l'élément d'inductance, la couche poreuse s'étendant approximativement sur la même étendue, lorsqu'on regarde selon une vue en plan, qu'au moins une région dans laquelle l'élément d'inductance doit être formé; (b) préparer un second substrat en silicium pour former un film d'oxyde de silicium sur une surface princi pale du second substrat en silicium; (c) fixer entre eux le premier substrat en silicium et le second substrat en sili cium de sorte que la surface principale du premier substrat en silicium, dans lequel la couche poreuse est formée, et le second film d'oxyde du second substrat en silicium sont disposés face-à-face, le premier substrat en silicium étant utilisé en tant que partie de substrat, le film d'oxyde de silicium étant utilisé en tant que film d'oxyde enseveli, puis amincir le second substrat en silicium pour l'amener à une épaisseur prédéterminée par polissage afin de former une couche SOI; et (d) former l'élément d'inductance au- dessus d'une région dans laquelle la couche poreuse est formée.
Un trente-cinquième aspect de la présente inven tion concerne un procédé pour fabriquer un dispositif à semiconducteurs possédant un élément d'inductance. Confor mément à la présente invention, le procédé comprend les étapes consistant à : (a) préparer un premier substrat en silicium pour former un film d'oxyde de silicium sur une surface principale du premier substrat en silicium; (b) préparer un second substrat en silicium pour former une couche poreuse dans une surface principale du second subs trat en silicium, la couche poreuse ayant une profondeur qui est inférieure, d'un facteur compris entre environ un et environ dix, à la longueur, vue en plan, de l'élément d'inductance, la couche poreuse s'étendant approximative ment sur la même étendue, vue en plan, qu'au moins une région dans laquelle l'élément d'inductance doit être formé; (c) fixer entre eux le premier substrat en silicium et le second substrat en silicium de telle sorte que le film d'oxyde de silicium du premier substrat en silicium et la surface principale du second substrat en silicium dans lequel la couche poreuse est formée, soit disposé en vis-à- vis, le premier substrat en silicium étant utilisé en tant que partie de substrat et le film d'oxyde de silicium étant utilisé en tant que film d'oxyde enseveli, puis amincir le second substrat en silicium pour l'amener à une épaisseur prédéterminée par polissage de manière à former une couche SOI en liaison avec la couche poreuse, et (d) former l'élément d'inductance sur une région dans laquelle la couche poreuse est formée.
De préférence, conformément à un trente-sixième aspect de la présente invention, dans le procédé selon le trente-quatrième ou le trente-cinquième aspect, l'étape (a) comprend les étapes consistant à : (a-1) former une plura lité de trous ou sillons dans la surface principale du pre mier substrat en silicium par attaque chimique pour former la couche poreuse, et (a-2) recouvrir une ouverture de cha cune de la pluralité de trous ou de sillons par un film isolant, l'intérieur de chaque trou ou sillon de la plura lité de trous ou de sillons étant agencé de manière à être creux.
De préférence, conformément à un trente-septième aspect de la présente invention, dans le procédé selon le trente-quatrième ou le trente-cinquième aspect, l'étape (a) comprend les étapes consistant à : (a-1) former une pluralité de trous ou de sillons dans la surface principale du premier substrat en silicium par attaque chimique pour former la couche poreuse: et (a-2) exécuter un recuit dans une atmosphère d'hydrogène pour éliminer une ouverture de chaque élément de la pluralité de trous de sillons par réduction, l'intérieur de chaque trou ou sillon de la plu ralité de trous ou sillons étant rendu creux.
De préférence, conformément à un trente-huitième aspect de la présente invention, dans le procédé selon le trente-quatrième ou le trente-cinquième aspect, l'étape (a) comprend les étapes consistant à : (a-1) former une plura lité de trous dans la surface principale du premier subs trat en silicium au moyen d'un processus d'anodisation pour former la couche poreuse: et (a-2) recouvrir une ouverture de chacun de la pluralité de trous avec un film isolant, l'intérieur de chaque trou de la pluralité de trous étant rendu creux.
De préférence, conformément à un trente-neuvième aspect de la présente invention, dans le procédé selon le trente-quatrième ou le trente-cinquième aspect, l'étape (a) comprend les étapes consistant à : (a-1) former une plura lité de trous dans la surface principale du premier subs trat en silicium au moyen d'un processus d'anodisation pour constituer la couche poreuse, et (a-2) appliquer un recuit dans une atmosphère d'hydrogène pour éliminer une ouverture de chacun de la pluralité de trous par réduction, l'intérieur de chaque trou de la pluralité de trous étant rendu creux.
Conformément au premier aspect de la présente invention, le dispositif semiconducteur comprend la couche de protection disposée dans la surface principale du subs trat semiconducteur, la couche de protection possédant la ou les parties conductrices connectées au potentiel de masse, et la ou les parties d'interruption du courant pour interrompre le trajet du courant de Foucault induit par l'élément d'inductance comme par exemple une inductance en spirale dans un plan de la ou des parties conductrices. Par conséquent le dispositif à semiconducteurs selon le premier aspect permet de réduire la dissipation de puissance induite par voie électrostatique, et d'interrompre le tra jet du courant de Foucault dans la couche de protection pour réduire la dissipation de puissance induite par voie électromagnétique. En outre, la couche de protection qui est formée dans le substrat semiconducteur peut être formée simultanément par exemple lors de l'étape de formation d'un transistor MOS. C'est pourquoi aucune couche conductrice supplémentaire n'est requise pour la formation de la couche de protection, et la structure du dispositif n'est pas com pliquée.
Dans le dispositif à semiconducteurs selon le second aspect de la présente invention, la ou les parties d'interruption du courant comprennent la pluralité de films formés d'oxyde d'isolation qui s'étendent jusqu'au film d'oxyde enseveli, et la ou les parties conductrices com prennent la pluralité de régions SOI isolées électriquement les unes des autres par la pluralité de films formés d'oxyde d'isolation. Le courant traverse la pluralité de régions SOI, ce qui a pour effet que la dissipation de puissance induite par voie électrostatique est réduite. Les films formés d'oxyde d'isolation interrompent le trajet du courant de Foucault de manière à éviter une dissipation de puissance induite par voie électromagnétique sous l'effet du courant de Foucault.
Dans le dispositif à semiconducteurs selon le troisième aspect de la présente invention, chaque film de la pluralité de film d'oxyde magnétique possède une largeur prédéterminée et est conformé de manière à s'étendre sensi blement perpendiculairement à la surface du film d'oxyde enseveli. Ce film est connu comme étant un film d'oxyde d'isolation complète. Par conséquent la pluralité de films d'oxyde d'isolation peuvent être formés simultanément avec l'isolant du dispositif dans une partie dans laquelle un transistor MOS est formé moyennant l'utilisation du film d'oxyde d'isolation complète, et un procédé de fabrication du dispositif à semiconducteurs n'est pas compliqué.
Dans le dispositif à semiconducteurs selon le quatrième aspect de la présente invention, chaque film de la pluralité de films d'oxyde d'isolation inclut la pre mière partie possédant la première largeur et s'étendant essentiellement perpendiculairement à la surface du film d'oxyde enseveli, et la seconde partie adjacente à et située au-dessous de la première partie, la seconde partie possédant la seconde largeur inférieure à la première lar geur et s'étendant essentiellement perpendiculairement à la surface du film d'oxyde enseveli. Par conséquent la plura lité de films d'oxyde d'isolation sont formés lors de l'étape de fabrication de ce qu'on appelle un film d'oxyde d'isolation partielle. C'est pourquoi on peut former la pluralité de films d'oxyde d'isolation en même temps que l'isolant du dispositif dans une partie dans laquelle un transistor MOS est formé moyennant l'utilisation du film d'oxyde d'isolation partielle, et un procédé de fabrication du dispositif à semiconducteurs n'est pas compliqué.
Dans le dispositif à semiconducteurs selon le cinquième aspect de la présente invention, la ou les par ties conductrices comprennent la pluralité de régions SOI obtenues par amincissement de la couche SOI à l'épaisseur prédéterminée, et la ou les parties d'interruption du cou rant comprennent le film isolant disposé de manière à rem plir au moins l'espace présent entre la pluralité de régions SOI. Le courant circule à travers la pluralité de régions SOI, ce qui a pour effet de réduire la dissipation de puissance induite par voie électrostatique. Le film isolant interrompt le trajet du courant de Foucault de manière à éviter une dissipation de puissance induite par voie électromagnétique, due au courant de Foucault. En outre, étant donné que la ou les parties conductrices sont formées par division de la couche SOI, il n'est pas nécessaire de former une couche conductrice supplémentaire pour former la couche de protection, et la structure du dispositif n'est pas compliquée.
Dans le dispositif à semiconducteurs selon le sixième aspect de la présente invention, chaque région de la pluralité de régions SOI contient l'impureté semiconduc trice avec une concentration élevée. Par conséquent on obtient les régions SOI présentant une faible valeur résis- tive.
Dans le dispositif à semiconducteurs selon le septième aspect de la présente invention, le film de sili ciure est formé sur la surface supérieure de chaque région de la pluralité de régions SOI. Par conséquent on obtient les régions SOI ayant une faible valeur résistive.
Dans le dispositif à semiconducteurs selon le huitième aspect de la présente invention, la ou les parties d'interruption du courant incluent au moins une diode pola risée en inverse, qui est au moins une diode faisant partie de la pluralité de diodes, auxquelles une polarisation inverse est appliquée, et la ou les parties conductrices incluent une région des premier et second groupes de régions SOI connectées au potentiel de masse. La présence d'au moins une diode polarisée en inverse empêche que les diodes soient polarisées dans le sens direct par une force contre-électromotrice qui produit le courant de Foucault, afin d'interrompre le courant de Foucault, ce qui évite la dissipation de puissance induite par voie électromagnétique résultant de ce courant de Foucault. En outre, étant donné que la ou les parties d'interruption du courant et la ou les parties conductrices sont formées par division de la couche SOI, aucune couche conductrice supplémentaire n'est nécessaire pour former la couche de protection, et la structure du dispositif n'est pas compliquée.
Dans le dispositif à semiconducteurs selon le neuvième aspect de la présente invention, le premier groupe de régions SOI, le second groupe de régions SOI et le film d'oxyde d'isolation situé sur ces groupes constituent ce qu'on appelle une structure d'isolation partielle, qui peut être formée en même temps que l'isolant du dispositif, par exemple dans une partie dans laquelle un transistor MOS est formé moyennant l'utilisation de l'isolation partielle, et un procédé pour fabriquer le dispositif à semiconducteurs n'est pas compliqué. En outre, lorsque l'isolant du dispo sitif est réalisé dans la partie dans laquelle le transis tor MOS est formé moyennant l'utilisation de l'isolation partielle, le potentiel d'une région de canal peut être fixé au moyen d'une région de puits au-dessous de films d'oxyde d'isolation partiels. Ceci permet d'éliminer différents problèmes résultant d'un effet de substrat flottant.
Dans le dispositif à semiconducteurs selon un dixième aspect de la présente invention, le film d'oxyde d'isolation, qui est formé uniquement sur les secondes régions, s'étend sur une petite surface, ce qui empêche la production d'une incurvation en creux pendant la fabrication.
Dans le dispositif à semiconducteurs selon le onzième aspect de la présente invention, le film de sili ciure est formé sur la surface supérieure de chacune des premières régions du premier groupe de régions SOI et du second groupe de régions SOI. C'est pourquoi on obtient les régions SOI ayant une faible valeur résistive.
Dans le dispositif à semiconducteurs selon la deuxième partie de la présente invention, le film d'oxyde d'isolation, qui est formé uniquement sur les secondes régions, possède une faible étendue, ce qui empêche l'apparition d'une incurvation en creux pendant la fabrication. En outre, les premier et second groupes de régions SOI, qui constituent des diodes, sont d'un agencement simple.
Dans le dispositif à semiconducteurs selon le treizième aspect de la présente invention, le film de sili ciure est formé sur la surface supérieure de chacune des régions du second groupe de régions SOI. Par conséquent on réalise les régions SOI ayant une faible valeur résistive.
Dans le dispositif à semiconducteurs selon le quatorzième aspect de la présente invention, les régions du second groupe de régions SOI sont disposées suivant une matrice, le film d'oxyde d'isolation étant intercalé entre ces régions. Par conséquent on obtient une modification substantielle du positionnement de la partie conductrice de la couche de protection en modifiant la configuration d'une ligne d'interconnexion servant à connecter le second groupe de régions SOI.
Dans le dispositif à semiconducteurs selon le quinzième aspect de la présente invention, les régions du second groupe de régions SOI sont connectées électriquement entre elles par la ligne d'interconnexion de grilles d'une manière similaire à l'agencement d'une électrode de grille d'un transistor MOS. Ceci simplifie l'étape de fabrication de la ligne interconnectée pour une connexion électrique entre les régions SOI.
Dans le dispositif à semiconducteurs selon le seizième aspect de la présente invention, la structure de grille du transistor MOS est disposée sur chaque région du premier groupe de régions SOI. Lorsqu'une partie formée par les premier et second groupes de régions SOI est considérée comme constituant un premier élément résistif, la structure de grille du transistor MOS est considérée comme un élément résistif disposé en parallèle avec le premier élément résistif. Ceci réduit de façon supplémentaire la valeur résistive de la couche de protection.
Dans le dispositif à semiconducteurs selon le dix-septième aspect de la présente invention, la structure de grille du transistor MOS est disposée sur chacune des secondes régions, et les régions SOI situées sur des côtés opposés de la structure de grille ont des types de conduc tivité différents. C'est pourquoi, si un potentiel de grille est appliqué à la structure de grille, la structure de grille ne fonctionne pas en tant que grille. Ceci permet une souplesse accrue de sélection de potentiels devant être appliqués à la structure de grille.
Dans le dispositif à semiconducteurs selon le dix-huitième aspect de la présente invention, le film de siliciure est formé sélectivement sur chaque région du second groupe de régions SOI et sur les premières régions, de manière à empêcher un contact avec les secondes régions. C'est pourquoi la valeur résistive de la couche de protec tion est réduite.
Dans le dispositif à semiconducteurs selon le dix-neuvième aspect de la présente invention, le film de siliciure est formé sélectivement sur chaque région du pre mier groupe de régions SOI, pour empêcher un contact avec le second groupe de régions SOI. C'est pourquoi la valeur résistive de la couche de protection est réduite.
Dans le dispositif à semiconducteurs selon le vingt-et-unième aspect de la présente invention, la partie du substrat SOI comprend une partie de suppression du cou rant de Foucault dans laquelle est formée au moins une structure creuse pour empêcher la production du courant de Foucault induit par l'élément d'inductance dans la partie de substrat, ce qui réduit la dissipation de puissance induite par voie électromagnétique.
Dans le dispositif à semiconducteurs selon le vingt-et-unième aspect de la présente invention, la partie de suppression du courant de Foucault comprend une cavité ayant une profondeur qui est réduite, d'un facteur compris entre environ un et environ dix, par rapport à la longueur, vue en plan, de l'élément d'inductance, la cavité s'éten dant approximativement, selon une vue en plan, sur la même étendue qu'au moins la région dans laquelle l'élément d'inductance est formé. C'est pourquoi la cavité empêche que le courant de Foucault soit induit par l'élément d'inductance dans la partie de substrat.
Dans le dispositif à semiconducteurs selon le vingt-deuxième aspect de la présente invention, la partie de suppression du courant de Foucault comprend la couche poreuse possédant une profondeur inférieure, d'un facteur compris entre environ un et environ dix, à la longueur, selon une vue en plan, de l'élément d'inductance, la couche poreuse s'étendant approximativement sur la même étendue, lorsqu'on regarde selon une vue en plan, qu'au moins la région dans laquelle l'élément d'inductance est formé. Par conséquent la couche poreuse interrompt le trajet du cou rant de Foucault induit par l'élément d'inductance dans la partie de substrat, ce qui évite la dissipation de puis sance induite par voie électromagnétique, due au courant de Foucault.
Dans le dispositif à semiconducteurs selon le vingt-troisième aspect de la présente invention, la couche SOI comprend la couche poreuse possédant une largeur qui est réduite, d'un facteur compris entre environ un et envi ron dix, par rapport à la longueur, considérée selon une vue en plan, de l'élément d'inductance, la couche poreuse s'étendant approximativement sur la même étendue, lorsqu'on regarde selon une vue en plan, qu'au moins la région dans laquelle l'élément d'inductance est formé. C'est pourquoi la couche poreuse interrompt le trajet du courant de Fou cault induit par l'élément d'inductance dans la couche SOI, en évitant ainsi la dissipation de puissance induite par voie électromagnétique sous l'effet du courant de Foucault. Dans le dispositif à semiconducteurs selon le vingt-quatrième aspect de la présente invention, le subs trat semiconducteur comprend la couche poreuse possédant une profondeur inférieure, d'un facteur compris entre envi ron un et environ dix, à la longueur, vue dans le plan, de l'élément d'inductance, la couche poreuse s'étendant approximativement sur la même étendue, lorsque l'on regarde selon une vue en plan, qu'au moins la région dans laquelle l'élément d'inductance est formée. Par conséquent la couche poreuse interrompt le trajet de courant de Foucault induit par l'élément d'inductance dans le substrat semiconducteur, ce qui évite la dissipation de puissance induite par voie électromagnétique sous l'effet du courant de Foucault.
Le dispositif à semiconducteurs selon le vingt- cinquième aspect de la présente invention possède un agen cement, dans lequel la couche poreuse peut être réalisée.
Le dispositif à semiconducteurs selon les vingt- sixième et vingt-septième aspects de la présente invention permet de réduire la dissipation de puissance induite par voie électrostatique au moyen de la couche de protection, et interrompt le trajet du courant de Foucault dans la couche de protection, ce qui réduit la dissipation de puis sance induite par voie électromagnétique. En plus, le dis positif à semiconducteurs comprend en outre la pluralité de sillons qui s'étendent à travers le film d'oxyde enseveli pour pénétrer dans la partie de substrat. La pluralité de sillons interrompent le trajet du courant de Foucault induit par l'élément d'inductance dans le film d'oxyde en seveli et la partie de substrat, ce qui évite la dissipa tion de puissance induite par voie électromagnétique sous l'effet du courant de Foucault.
Le dispositif à semiconducteurs selon le vingt- huitième aspect de la présente invention permet de réduire la dissipation de puissance induite par voie électrosta- tique au moyen de la couche de protection formée dans ce qu'on appelle un substrat massif, et interrompt le trajet du courant de Foucault dans la couche de protection, de manière à réduire la dissipation de puissance induite par voie électromagnétique. De plus, le dispositif à semicon ducteurs comprend en outre la pluralité de sillons qui s'étendent dans le substrat. La pluralité de sillons inter rompent le trajet du courant de Foucault induit par l'élément d'inductance dans le film d'oxyde enseveli et la partie de substrat, ce qui évite la dissipation de puis sance induite par voie électromagnétique sous l'effet du courant de Foucault.
Dans le dispositif à semiconducteurs selon le vingt-neuvième aspect de la présente invention, la plura lité de trous ou de sillons sont remplis par un état de quasi-vide, qui interrompt le trajet du courant de Foucault induit par l'élément d'inductance et réduit la dissipation de puissance induite par voie électrostatique.
Dans le dispositif à semiconducteurs selon le trente-et-unième aspect de la présente invention, la plura lité de sillons sont remplis par un état de quasi-vide, ce qui interrompt le trajet du courant de Foucault induit par l'élément d'inductance et réduit la dissipation de puis sance induite par voie électrostatique.
Dans le dispositif à semiconducteurs selon le trente-et-unième aspect de la présente invention comprend la couche de protection disposée dans la surface principale du substrat semiconducteur au-dessous et dans la direction longitudinale de la couche d'interconnexion, ce qui réduit la dissipation de puissance produite par voie électrosta tique qui résulte de la couche d'interconnexion.
Dans le dispositif à semiconducteur selon le trente-deuxième aspect de la présente invention, chaque partie de la pluralité de parties conductrices comprend la pluralité de films conducteurs et la pluralité de films isolants empilés selon une disposition alternée, ce qui empêche le courant, qui passe dans la couche d'intercon nexion, de produire le courant de Foucault dans un plan perpendiculaire au substrat semiconducteur dans les parties conductrices, ce qui évite la dissipation de puissance induite par voie électromagnétique qui résulte du courant de Foucault.
Dans le procédé selon le trente-troisième aspect de la présente invention, la cavité servant à supprimer la production du courant de Foucault induit par l'élément d'inductance est formée d'une manière efficace dans la région dans laquelle l'élément d'inductance, par exemple une inductance en spirale, de la partie du substrat SOI doit être formé.
Dans le procédé selon le trente-quatrième aspect de la présente invention, la couche poreuse servant à sup primer la production du courant de Foucault induit par l'élément d'inductance est formée d'une manière efficace dans la région dans laquelle l'élément d'inductance, par exemple une inductance en spirale, de la partie de substrat du substrat SOI doit être formé.
Conformément au procédé selon le trente-cinquième aspect de la présente invention, la couche poreuse servant à supprimer la production du courant de Foucault induit par l'élément d'inductance est formée de façon efficace dans la région dans laquelle l'élément d'inductance, par exemple une inductance en spirale, de la couche SOI du substrat SOI doit être formé.
Dans le procédé selon les trente-sixième et trente-septième aspects de la présente invention, il est prévu un procédé spécifique pour rendre creux l'intérieur de la couche poreuse formée par attaque chimique.
Dans le cas du procédé selon les trente-huitième et trente-neuvième aspects de la présente invention, il est prévu un procédé spécifique servant à rendre creux l'intérieur de la couche poreuse formée au moyen du proces sus d'anodisation.
C'est pourquoi un but de la présente invention est de fournir un dispositif à semiconducteurs possédant une inductance qui est à même de réduire la dissipation de puissance induite par voie électrostatique et la dissipa tion de puissance induite par voie électromagnétique, tout en empêchant une complication de la structure et des étapes de fabrication de cette structure.
D'autres caractéristiques et avantages de la pré sente invention ressortiront de la description donnée ci- après prise en référence aux dessins annexés, sur les quels - la figure 1 es tune vue en coupe transversale représentant un agencement d'un dispositif à semiconduc teurs selon une première forme de réalisation préférée de la présente invention; - la figure 2 représente une configuration dans le plan d'un écran PG du dispositif à semiconducteur selon la première forme de réalisation de la présente invention; - les figures 3 à 7 représentent d'autres confi gurations planes de l'écran PG; - la figure 8 est une vue en coupe transversale représentant un agencement du dispositif à semiconducteurs selon une seconde forme de réalisation préférée de la pré sente invention; - les figures 9 à 11 sont des vues en coupe transversale illustrant les étapes de fabrication du dispo sitif à semiconducteurs selon la seconde forme de réalisa tion préférée de la présente invention; - les figures 12 et 13 sont des vues en coupe transversale représentant des agencements du dispositif à semiconducteurs selon une troisième forme de réalisation préférée de la présente invention; - la figure 14 est une vue en coupe transversale représentant un agencement d'une variante du dispositif à semiconducteurs conformément à la troisième forme de réali sation de la présente invention; - la figure 15 est une vue en coupe transversale montrant un agencement du dispositif à semiconducteurs selon une quatrième forme de réalisation préférée de la présente invention; - la figure 16 représente une configuration, dans le plan, de l'écran PG du dispositif à semiconducteurs selon la quatrième forme de réalisation préférée de la présente invention; - la figure 17 est une vue en coupe transversale représentant un agencement d'une variante du dispositif à semiconducteurs selon la quatrième forme de réalisation préférée de la présente invention; - la figure 18 est une vue en coupe transversale représentant un agencement du dispositif à semiconducteurs selon une cinquième forme de réalisation préférée de la présente invention; - la figure 19 illustre l'incurvation en creux; - la figure 20 est une vue en coupe transversale représentant un agencement du dispositif à semiconducteurs selon une sixième forme de réalisation préférée de la présente invention; - la figure 21 représente une vue en plan de l'écran PG du dispositif à semiconducteurs selon la sixième forme de réalisation préférée de la présente invention; - la figure 22 est une vue en coupe transversale représentant un agencement d'une variante du dispositif à semiconducteurs conformément à la sixième forme de réalisa tion préférée de la présente invention; - la figure 23 représente une configuration dans le plan de l'écran PG de la variante du dispositif à semi conducteurs selon la sixième forme de réalisation préférée de la présente invention; - la figure 24 est une vue en coupe transversale représentant un agencement du dispositif à semiconducteurs selon une septième forme de réalisation préférée de la pré sente invention; - la figure 25 représente une configuration dans le plan de l'écran PG du dispositif à semiconducteurs selon la septième forme de réalisation préférée de la présente invention; - les figures 26 à 28 représentent des vues en coupe transversale représentant des agencements de variantes du dispositif à semiconducteurs selon la septième forme de réalisation préférée de la présente invention; - la figure 29 est une vue en coupe transversale représentant un agencement du dispositif à semiconducteurs selon une huitième forme de réalisation préférée de la pré sente invention; - la figure 30 représente une configuration en plan de l'écran PG du dispositif à semiconducteurs confor mément à la huitième forme de réalisation préférée de la présente invention; - la figure 31 est une vue en coupe transversale montrant un agencement d'une variante du dispositif à semi conducteurs conformément à la huitième forme de réalisation préférée de la présente invention; - la figure 32 représente une configuration dans le plan de l'écran PG de la variante du dispositif à semi conducteurs selon la huitième forme de réalisation préférée de la présente invention; - la figure 33 est une vue en coupe transversale représentant un agencement du dispositif à semiconducteurs conformément à une neuvième forme de réalisation préférée de la présente invention; - la figure 34 est une vue en coupe transversale illustrant une étape de fabrication du dispositif à semi conducteurs conformément à la neuvième forme de réalisation préférée de la présente invention; - la figure 35 représente une configuration dans le plan de l'écran PG du dispositif à semiconducteurs conformément à la neuvième forme de réalisation de la pré sente invention; - la figure 36 est une vue en coupe transversale représentant un agencement d'une variante du dispositif à semiconducteurs conformément à la neuvième forme de réali sation préférée de la présente invention; - la figure 37 est une vue en perspective mon trant un agencement du dispositif à semiconducteurs selon une dixième forme de réalisation préférée de la présente invention; - la figure 38 est une vue en coupe transversale représentant l'agencement du dispositif à semiconducteurs conformément à la dixième forme de réalisation de la pré sente invention; - la figure 39 est une vue en coupe transversale représentant un agencement d'une variante du dispositif à semiconducteurs selon la dixième forme de réalisation pré férée de la présente invention - la figure 40 est une vue en coupe transversale représentant un agencement du dispositif à semiconducteurs selon une onzième forme de réalisation de la présente invention; - la figure 41 est une vue en coupe transversale représentant un agencement du dispositif à semiconducteurs conformément à une douzième forme de réalisation de la pré sente invention; - la figure 42 est une vue en coupe transversale représentant un agencement du dispositif à semiconducteurs selon une treizième forme de réalisation préférée de la présente invention; - les figures 43 à 46 sont des vues en coupe transversale représentant des étapes de fabrication du dis- positif à semiconducteurs selon la treizième forme de réa lisation préférée de la présente invention; - les figures 47 à 49 sont des vues en coupe transversale illustrant les étapes consistant à former des cavités dans une couche poreuse au moyen d'un recuit en présence d'hydrogène; - les figures 50 à 53 sont des vues en coupe transversale illustrant les étapes de formation de la couche poreuse au moyen d'un processus d'anodisation; - la figure 54 est une vue en coupe transversale illustrant un autre procédé de formation de la couche poreuse au moyen du processus d'anodisation; - la figure 55 est une vue en coupe transversale représentant un agencement du dispositif à semiconducteurs selon une quatorzième forme de réalisation préférée de la présente invention; - les figures 56 à 59 sont des vues en coupe transversale représentant les étapes de fabrication du dis positif à semiconducteurs selon la quatorzième forme de réalisation préférée de la présente invention; - la figure 60 est une vue en coupe transversale représentant l'agencement du dispositif à semiconducteurs conformément à une quinzième forme de réalisation préférée de la présente invention; - la figure 61 est une vue en coupe transversale représentant l'agencement du dispositif à semiconducteurs conformément à une seizième forme de réalisation préférée de la présente invention; - les figures 62 à 64 sont des vues en coupe transversale représentant des étapes de fabrication du dis positif à semiconducteurs conformément à la seizième forme de réalisation préférée de la présente invention; - les figures 65 à 67 sont des vues en coupe transversale représentant des agencements de variantes du dispositif à semiconducteurs conformément à la seizième forme de réalisation préférée de la présente invention; - la figure 68, dont il a déjà été fait mention, est un schéma-bloc représentant un agencement d'un disposi tif à semiconducteurs possédant un circuit à haute fré quence; - la figure 69, dont il a déjà été fait mention, représente la dissipation de puissance induite par voie électrostatique et due à une inductance; - la figure 70, dont il a déjà été fait mention, est une vue en perspective représentant l'agencement d'une inductance en spirale et d'une plaque de protection; et - la figure 71, dont il a déjà été fait mention, représente l'agencement d'un écran perforé.
On va décrire ci-après les formes de réalisation préférées de l'invention.
A. Première forme de réalisation préférée A-1. Agencement du dispositif La figure 1 représente un agencement d'un dispo sitif à semiconducteurs 100 conformément à la première forme de réalisation préférée de la présente invention.
Le dispositif à semiconducteurs 100 comprend une partie de circuit HF RP, comme représenté sur la figure 1, qui correspond à la partie du circuit HF 91 par exemple du dispositif à semiconducteurs 90 illustré en référence à la figure 68.
En référence à la figure 1, la partie de circuit HF RP est disposée sur un substrat SOI SB comprenant un substrat en silicium 1, un film d'oxyde enseveli 2 disposé sur le substrat en silicium 1 et une couche SOI 3 disposée sur le film d'oxyde enseveli 2.
Dans la partie de circuit HF RP, une région de la couche SOI 3, qui correspond à une région dans laquelle est prévue une inductance en spirale SI (dont la configuration dans le plan est représenté sur la figure 70), est divisée en une pluralité de régions SOI 21, par une pluralité de films d'oxyde d'isolation 11 placés dans des sillons. Les films d'oxyde d'isolation 11 placés dans des sillons sont formés par remplissage de sillons qui s'étendent depuis la surface de la couche SOI 3 jusqu'à la surface du film d'oxyde enseveli 2, par un film d'oxyde de silicium, et isolent complètement du point de vue électrique les régions SOI 21 les unes des autres. Les films d'oxyde d'isolation 11 placés dans des sillons possèdent une largeur prédéterminée et sont conformés de manière à s'étendre essentiellement perpendiculairement à la surface du film d'oxyde enseveli 2. Un film de siliciure 31 est disposé sur chacune des régions SOI 21. La pluralité des films d'oxyde d'isolation 11 formés dans des sillons, les régions SOI 21 et les films de siliciure 31 constituent un écran PG 101 (couche de protection).
Un film d'oxyde d'isolation, tel que les films d'oxyde d'isolation 11 formés dans des sillons, qui définit des régions SOI complètement isolées du point de vue élec trique, est désigné comme étant un film d'oxyde d'isolation complète.
Une région, dans laquelle l'écran PG 101 est formé est définie par un film d'oxyde d'isolation 12 intro duit dans des sillons. A l'extérieur de cette région, la couche SOI 3 est divisée en régions SOI 51 et 52 par un autre film d'oxyde d'isolation 12 formé dans des sillons. Les films d'oxyde d'isolation 12 formés dans des sillons sont des films d'oxyde d'isolation complété, et isolent complètement, du point de vue électrique, les régions SOI 51 et 52 l'une de l'autre.
Des transistors MOS Q11 et Q12 sont formés dans les régions respectives SOI 51 et 52. Les transistors MOS Q11 et Q12 possèdent un film isolant de grille GZ disposé sur les régions SOI 51 et 52, une électrode de grille GT disposée sur le film d'isolant de grille GZ, un film de si liciure GS disposé sur l'électrode de grille GT et des films isolants de paroi latérale GW disposés de manière à recouvrir les surfaces latérales de la pellicule d'isolant de grille GZ, l'électrode de grille GT et le film de sili ciure GS. Les transistors MOS Q11 et Q12 sont des transis tors MOS communs et ne présentent aucune caractéristique particulière du point de vue structure et procédé de fabri cation.
Les films de siliciure SS et les régions de sour- ce/drain SD du transistor MOS Q11 sont représentés comme étant disposés dans la surface de la région SOI 51 à l'extérieur des films isolants de paroi latérale GW. I1 va sans dire que le transistor MOS Q12 possède un agencement similaire. Les films de siliciure SS et les régions de source/drain SD du transistor MOS Q12 ne sont pas représen tés sur la figure 1 uniquement parce qu'on a représenté la configuration en coupe transversale du transistor MOS Q12 prise suivant l'étendue en longueur de l'électrode de grille GT.
Un film isolant inter-couches 4, qui est formé par exemple d'oxyde de silicium, recouvre l'ensemble de la surface supérieure du substrat SOI SB. Une ligne d'inter connexion WL servant à connecter électriquement l'induc tance en spirale SI au transistor MOS Q11 est disposée sur le film isolant inter-couches 4. Une première extrémité de la ligne d'interconnexion WL est connectée à une partie de contact CP1 qui s'étend à travers le film isolant inter- couches 4 jusqu'à l'un des films de siliciure SS du tran sistor MOS Q11. La partie de contact CP1 est formée par remplissage d'un trou de contact traversant le film isolant inter-couches 4 par un conducteur.
Un film isolant inter-couches 5 formé par exemple d'oxyde de silicium recouvre la surface supérieure du film isolant inter-couches 4. L'inductance en spirale SI est disposé sur le film isolant inter-couches 5. Une première extrémité de l'inductance en spirale SI est connectée à la ligne d'interconnexion WL par l'intermédiaire d'une partie de contact CP s'étendant à travers le film isolant inter- couches 5 jusqu'à la ligne d'interconnexion WL.
La figure 2 représente une configuration dans le plan de l'écran PG 101. Comme cela est représenté sur la figure 2, les régions SOI 21 constituant l'écran PG 101 sont chacune réalisées essentiellement en forme de L dans la configuration dans le plan et sont disposées selon une configuration symétrique.
La pluralité des régions SOI 21 sont classées en deux types ayant des dimensions différentes et une forme similaire du point de vue géométrique : une région SOI 21L et une région SOI 21S. La région SOI 21S est prévue dans une région (désignée ci-après comme étant une région inté rieure) définie par deux bras orthogonaux de la région SOI 21L et disposée d'une manière similaire à la région SOI 21L.
Lorsque le couple de régions SOI désignées par 21L et 21S sur la figure 2 sont définis sous la forme d'une première unité, une seconde unité est disposée de telle sorte que la première et la seconde unité ont une configu ration à symétrie de lignes et les troisième et quatrième unités sont disposées de telle sorte que les première et seconde unités et les troisième et quatrième unités possè dent une configuration à symétrie de lignes. Par conséquent l'écran PG 101 possède quatre régions SOI 21S et quatre régions SOI 21L.
Etant donné que l'un des deux bras de chacune des quatre régions SOI 21L est situé à l'opposé de l'un des deux autres bras d'une autre des régions SOI, la pellicule d'oxyde d'isolation 11 formée dans un sillon, qui est défi nie par les quatre régions SOI 21L, possède une configura tion plane cruciforme.
L'agencement de l'écran PG 101 de la figure 1 correspond par exemple à la coupe transversale prise sui- vaut la ligne X-X sur la figure 2. Chacune des régions SOI 21 est connectée électriquement à une ligne d'inter connexion prédéterminée (non représentée) par l'intermé diaire d'une partie de contact (non représentée) qui s'étend à travers le film isolant inter-couches 4 de la figure 1 jusqu'à l'un correspondant des films de siliciure 31 et est connectée à la masse par la ligne d'inter connexion.
A-2. Fonctionnement et effet Comme cela a été décrit précédemment, l'écran PG 1o1 possède une pluralité de structures à couches multiples comprenant chacune la région SOI 22 et le film de siliciure 31 et qui sont isolées électriquement les unes des autres par des films d'oxyde d'isolation 11 situés dans des sil lons. Les structures à couches multiples possèdent une valeur résistive relativement faible en raison de la pré sence des films de siliciure 31 pour réduire la dissipation de puissance induite par voie électrostatique. En outre, les films d'oxyde d'isolation 11 formés dans des sillons interrompent le trajet du courant de Foucault, ce qui évite l'apparition d'une dissipation de puissance induite par voie électromagnétique sous l'effet du courant de Foucault.
L'accroissement de la dissipation de puissance induite par voie électrostatique et de la dissipation de puissance induite par voie électromagnétique réduit un fac teur Q (énergie stockée dans l'inductance, divisée par dif férents types de dissipation de puissance) indiquant une performance de l'inductance. Par conséquent la réduction de la dissipation de puissance induite par voie électrosta tique et de la dissipation de puissance induite par voie électromagnétique contribue à améliorer le facteur Q.
Les films d'oxyde d'isolation 11 disposés dans des sillons sont formés par exemple par structuration simultanée de la couche SOI 3 moyennant l'utilisation d'un masque de resist usuel lors de l'étape de formation des films d'oxyde d'isolation 12 placés dans des sillons, dans une région du dispositif dans laquelle les transistors MOS Q11, Q12 et analogues doivent être formés. Les films de siliciure 31 sont formés en même temps que les films de siliciure GS et SS des transistors MOS Q11 et Q12. Par conséquent aucune étape supplémentaire n'est requise pour former l'écran PG 101, et le procédé de fabrication n'est pas compliqué. En outre, étant donné que l'écran PG 101 est formé dans la couche SOI 3, aucune couche conductrice sup plémentaire n'est nécessaire pour former l'écran PG 101, et la structure du dispositif n'est pas compliquée.
Bien que l'isolation par des sillons soit utili sée, dans la description précédente, pour isoler les dispo sitifs les uns des autres, on peut naturellement utiliser d'autres techniques d'isolation, comme par exemple l'isolation LOCOS (oxyde local de silicium) et l'isolation mesa, même dans les deuxième à sixième formes de réalisa tion préférées de la présente invention qui sont décrites plus loin, hormis celles visant à résoudre un problème d'incurvation en creux spécifique à l'isolation par des sillons.
A-3. Variante La configuration dans le plan de l'écran PG n'est pas limitée à celle représentée sur la figure 2, mais peut être agencée de manière à comporter une découpe servant à interrompre le trajet du courant de Foucault.
Les figures 3 à 7 montrent d'autres exemples de la configuration, dans le plan, de l'écran PG.
L'écran PG représenté sur la figure 3 comprend une première unité comportant un couple de régions SOI 21A ayant une configuration triangulaire dans le plan et qui sont disposées avec leurs bases opposées entre elles, une seconde unité disposée de telle sorte que la première unité et la seconde unité présentent une configuration à symétrie de lignes et des troisième et quatrième unités disposées de telle sorte que les première et seconde unités et les troi sième et quatrième unités possèdent une configuration à symétrie de lignes. Par conséquent l'écran PG de la figure 3 comporte huit régions SOI 21A. Les films d'oxyde d'isolation 11 placés dans des sillons sont disposés entre les régions SOI 21A.
L'écran PG représenté sur la figure 4 comprend une région SOI 21B ayant une configuration rectangulaire dans le plan, la région SOI 21B ayant des dimensions iden tiques à l'ensemble de l'écran PG et possédant une partie découpée NP qui s'étend jusqu'en son centre. Le film d'oxyde d'isolation 11 placé dans un sillon est disposé dans la partie découpée NP, qui interrompt le courant de Foucault.
L'écran PG représenté sur la figure 5 comprend quatre régions SOI rectangulaires 21C disposées suivant une matrice 2x2. Les films d'oxyde d'isolation 11 placés dans des sillons sont disposés entre les régions SOI 21C.
L'écran PG représenté sur la figure 6 comprend quatre régions SOI allongées 21D disposées suivant une colonne avec leurs côtés longitudinaux parallèles entre eux. Les films d'oxyde d'isolation 11 placés dans des sil lons sont disposés entre les régions SOI 21D.
L'écran PG représenté sur la figure 7 comprend trois régions SOI en forme de L 21L, 21M, 21S qui ont des géométries similaires et possèdent respectivement une grande taille, une taille moyenne et une petite taille, et une région SOI rectangulaire 21E. La région SOI 21M est prévue dans une région intérieure définie par deux bras orthogonaux de la région SOI 21L et est disposée d'une manière similaire à la région SOI 21L. La région SOI 21S comporte une région intérieure définie par deux bras ortho gonaux de la région SOI 21M et est disposée de façon simi laire à la région SOI 21M. La région SOI 21E est prévue dans une région intérieure définie par deux bras orthogo- naux de la région SOI 21S. Les films d'oxyde d'isolation 11 placés dans des sillons sont disposés entre les régions SOI 21L, 21M, 21S et 21E.
Les configurations dans le plan de l'écran PG représentées sur les figures 2-7 sont uniquement des exemples, et la présente invention n'est pas limitée à la configuration dans le plan de l'écran PG. Comme film de siliciure, on peut utiliser du TiSi2, du NiSi2, du COSi2, etc. En particulier le NiSi2 et le COSi2, qui incluent des matériaux ferromagnétiques tels que Ni et Co sont préfé rables, étant donné que des matériaux ferromagnétiques em pêchent la force magnétique de pénétrer dans le substrat.
B. Seconde forme de réalisation préférée B-1. Agencement du dispositif La figure 8 représente un agencement du disposi tif à semiconducteurs 200 selon une seconde forme de réali sation préférée de la présente invention.
Le dispositif à semiconducteurs 200 comprend la partie de circuit HF RP et une partie logique LP, comme représenté sur la figure 8, qui correspondent à des por tions de la partie de circuit HF 91 et de la partie logique 92 par exemple du dispositif à semiconducteurs 90 désigné par la référence 68.
En se référant à la figure 8, la partie de cir cuit HF RP et la partie logique LP sont disposées sur le substrat SOI SB incluant le substrat en silicium 1, la couche d'oxyde enseveli 2 disposée sur le substrat en sili cium 1, et la couche SOI 3 disposée sur le film d'oxyde enseveli 2.
Dans la partie de circuit HF RP, une région dans la couche SOI 3, qui correspond à la région dans laquelle l'inductance en spirale SI (dont la configuration dans le plan est représentée sur la figure 70) est prévue, et divi sion d'une pluralité de régions SOI 22 par une pluralité de films d'oxyde d'isolation 13 placés dans des sillons. Les films d'oxyde d'isolation 13 placés dans des sillons sont formés par remplissage de sillons s'étendant depuis la sur face de la couche SOI 3 jusqu'à la surface du film d'oxyde enseveli 2, avec un film d'oxyde de silicium, et isolent complètement, du point de vue électrique, les régions SOI 22 les unes par rapport aux autres.
Un film de siliciure 32 est disposé sur chacune des régions SOI 22. La pluralité de films d'oxyde d'isolation 13 placés dans des sillons, les régions SOI 22 et les films de siliciure 32 constituent un écran PG 102 (couche de protection).
Chacun des films d'oxyde d'isolation 13 placés dans des sillons inclut une première partie possédant une première largeur et s'étendant essentiellement perpendicu lairement à la surface du film d'oxyde enseveli 2, une seconde partie adjacente de la première partie et possédant une seconde largeur inférieure à la première largeur, la seconde partie s'étendant essentiellement perpendiculaire ment à la surface du film d'oxyde enseveli 2.
La configuration dans le plan de l'écran PG 102 peut être par exemple la configuration représentée en réfé rence à la figure 2 ou n'importe laquelle des configura tions représentées en référence aux figures 3 à 7.
Un film d'oxyde d'isolation 14 placé dans un sil lon isole électriquement la partie de circuit HF RP et la partie logique LP l'une vis-à-vis de l'autre. Dans la par tie logique LP, la couche SOI 3 est divisée en régions SI 61 et 62 par un film d'oxyde d'isolation 15 placé dans des sillons.
Un film d'oxyde d'isolation, tel que les films d'oxyde d'isolation 15 placés dans des sillons, qui n'isole pas complètement, du point de vue électrique, les régions SOI en raison de la présence de la couche SOI 3 en tant que région de puits WR au-dessous de cette région, sera désigné comme un film d'oxyde d'isolation partielle. B-1-1. Film d'oxyde d'isolation partielle on va décrire ci-après de façon résumée le film d'oxyde d'isolation partielle. En principe, un verrouillage ne se produit pas entre un transistor MOS complètement isolé du point de vue électrique vis-à-vis d'autres dispo sitifs par le film d'oxyde d'isolation complète, et d'autres transistors MOS.
Par conséquent, l'utilisation du film d'oxyde d'isolation complète lors de la fabrication de dispositifs SOI comportant un transistor CMOS est avantageuse en ce que l'on peut utiliser une largeur d'isolation minimale déter minée par micro-lithographie pour réduire la surface d'une plaquette. Cependant l'utilisation du film d'oxyde d'isola tion complète empêche des inconvénients dûs à ce qu'on appelle un effet de substrat flottant, tel qu'un effet de coude de la caractéristique courant-tension, qui est provo qué par des porteurs (trous pour un transistor NMOS) pro duit par une ionisation par impacts et stockés dans une région de canal (région de corps), l'altération de la ten sion de claquage de fonctionnement et de la dépendance, vis-à-vis de la fréquence, du temps de retard dû à un potentiel électrique non stabilisé de la région de canal.
De telles variations du potentiel de la région de canal sont décrits de façon spécifique dans IEEE TRANSAC TIONS ON ELECTRON DEVICES, VOL. 45, N'7, JUILLET 1998, pp. 1479-1484, "Analysis of Delay Time Instability According to the Operating Frequency in Field Shield Isolated SOI Cir cuits", S. Maeda et al. (Document 1). Une variation transi toire du potentiel de la région de corps provoque par conséquent une variation transitoire des caractéristiques de transistors, ce qui conduit à une instabilité du fonc tionnement du circuit (voir figure 7 du document 1).
On vérifie également que la dépendance vis-à-vis de la fréquence apparaît dans le temps de retard comme représenté sur la figure 5 du document 1. Pour résoudre ces problèmes, on a prévu le film d'oxyde d'isolation partielle connu également en tant qu'isolation partielle de sillon. Dans l'agencement de la figure 8 à titre d'exemple, des porteurs peuvent traverser la région de puits WR au-dessous du film d'oxyde d'isolation 15 placé dans un sillon et par conséquent ne peuvent pas être stockés dans la région de canal. En outre le potentiel de la région de canal peut être fixé au moyen de la région de puits WR. Par conséquent différents pro blèmes résultant de l'effet de substrat flottant ne se pro duisent pas.
L'agencement, dans lequel le film d'oxyde d'isolation partielle et le film d'oxyde d'isolation com plète sont utilisés en combinaison, est représenté sur la figure 8. Un exemple de l'utilisation des films d'oxyde d'isolation partielle et d'isolation complète en combinai son et leur procédé de fabrication sont décrits sur les figures 4 à 7 et sur les figures 8 à 27 de la demande de brevet japonais N'11-177091 (1999).
Pour l'utilisation des films d'oxyde d'isolation partielle et d'isolation complète en combinaison, on uti lise quelquefois un film d'oxyde d'isolation combiné, qui possède la configuration du film d'oxyde d'isolation com plète d'un côté et la configuration du film d'oxyde d'iso lation partielle de l'autre côté. L'agencement du film d'oxyde d'isolation combiné et son procédé de fabrication sont décrits sur les figures 1 à 38 de la demande de brevet japonais N'2000-39484.
La configuration en coupe transversale du film d'oxyde d'isolation partielle est représentée sur une pho tographie SEM de la figure 2 de la IEEE International SOI Conference, Octobre 1999, pp. 131-132, "Bulk-Layout-Compa- tible 0,18 mm SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation (PIT)", Y. Hirano et al. (Document 2).
En se référant à nouveau à la figure 8, les tran- sistors MOS Q21 et Q22 sont formés respectivement dans les régions SOI 61 et 62, dans la partie logique LP de la figure 8.
Les transistors MOS Q21 et Q22 sont des transis tors MOS usuels et sont des constituants de base similaires aux transistors MOS Q11 et Q12 représentés sur la figure 1. Les constituants des transistors MOS Q21 et Q22 similaires à ceux des transistors MOS Q11 et Q12 sont désignés par les mêmes chiffres de référence et ne seront pas décrits d'une manière particulière.
Les constituants du dispositif à semiconducteurs 200, qui sont similaires à ceux du dispositif à semiconduc teurs 100 de la figure 1, sont désignés par les mêmes chiffres de référence et ne seront pas décrits d'une manière particulière.
B-2. Procédé de fabrication on va décrire un procédé de fabrication du dispo sitif à semiconducteurs 200 en référence aux figures 9 à 11, qui illustrent des étapes de fabrication dans cet ordre.
Tout d'abord on prépare le substrat SOI SB. Lors de l'étape représentée sur la figure 9, on forme un film d'oxyde de silicium OX possédant une épaisseur d'environ 20 nm sur la couche SOI 3, et on forme un film de nitrure de silicium SN possédant une épaisseur d'environ 200 nm sur le film d'oxyde de silicium OX. Ensuite on utilise un masque en resist structuré RM1 pour appliquer une attaque chimique à un film à couches multiples constitué par le film d'oxyde de silicium OX, le film de nitrure de silicium SN et la couche SOI 3 de manière à laisser subsister une partie inférieure de la couche SOI 3, ce qui permet de for mer des sillons TR131, TR141 et TR15 dans des régions dans lesquelles les films d'oxyde d'isolation 13, 14 et 15 pla cés dans des sillons doivent être formés.
Ci-après, lors de l'étape illustrée sur la figure 10, on utilise un masque de resist RM2, qui recouvre par tiellement les sillons TR131 et TR141 et recouvre complète ment le sillon TR15, pour en outre réaliser une attaque chimique de parties des sillons TR131 et TR141, qui ne sont pas recouverts par le masque de resist RM2, en formant ainsi des sillons TR13 et TR14 qui s'étendent à travers la couche SIO 3.
Après le retrait du masque de resist RM2, on forme sur l'ensemble de la surface supérieure d'une struc ture résultante un film d'oxyde de silicium possédant une épaisseur d'environ 500 nm de manière à remplir des sillons TR13, TR14 et TR15. On met en oeuvre un processus CMP (pro cessus de polissage chimico-mécanique) jusqu'à ce que le film de nitrure de silicium SN soit partiellement éliminé par polissage. Ensuite, on élimine le film de nitrure de silicium SN et le film d'oxyde de silicium OX. Ceci conduit à l'obtention des films d'oxyde d'isolation 13 à 15 placés dans des sillons, comme cela est représenté sur la figure 11.
Ensuite, on met en oeuvre les étapes existantes de fabrication d'un transistor MOS (y compris l'étape exis- tante de formation d'un siliciure), de fabrication d'un film isolant inter-couches, de fabrication d'une couche d'interconnexion et de fabrication d'une inductance en spi rale, pour former le dispositif à semiconducteurs 200.
B-3. Fonctionnement et effet Comme cela a été décrit précédemment, l'écran PG 102 possède une pluralité de structures à couches multiples dont chacune comprend la région SOI 22 et le film de sili ciure 32 et qui sont isolées électriquement les unes des autres par les films d'oxyde d'isolation 13 placés dans des sillons. Les structures à couches multiples possèdent une valeur résistive relativement faible en raison de la pré sence des fils de siliciure 32, ce qui réduit la dissipa tion de puissance induite par voie électrostatique. En outre les films d'oxyde d'isolation 13 placés dans des sil lons interrompent le trajet du courant de Foucault en évi tant l'apparition de la dissipation de puissance induite par voie électromagnétique qui est due au courant de Fou cault.
Les films d'oxyde d'isolation 13 placés dans des sillons sont formés moyennant l'utilisation des masques de resist communs RM1 et RM2 lors des étapes de formation du film d'oxyde d'isolation 14 placé dans un sillon au niveau de la limite entre la partie logique LP et la partie de circuit HF RP, et le film d'oxyde d'isolation 15 placé dans un sillon pour réaliser l'isolation entre les transistors MOSFET Q21 et Q22 dans la partie logique LP. Les films de siliciure 32 sont formés en même temps que les films de siliciure GS et SS des transistors MOS Q21 et Q22. Par conséquent aucune étape additionnelle n'est nécessaire pour former l'écran PG 102, et le procédé de fabrication n'est pas compliqué.
Une autre caractéristique de ce procédé de fabri cation est que les bords supérieurs des films d'oxyde d'isolation 13 placés dans des sillons possèdent la même configuration que celle des films d'oxyde d'isolation 14 et 15 placés dans les sillons.
En outre, étant donné que l'écran PG 102 est formé dans la couche SOI 3, aucune couche conductrice addi tionnelle n'est nécessaire pour la formation de l'écran PG 102, et la structure du dispositif n'est pas compliquée.
En outre étant donné que le film d'oxyde d'isola tion 15 placé dans un sillon, qui est le film d'oxyde d'isolation partielle isole les dispositifs les uns des autres dans la partie logique LP, le potentiel de la région de canal (région de corps) est fixé par la région de puits WR au-dessous du film d'oxyde d'isolation 15 placé dans un sillon. Ceci empêche différents problèmes résultant de l'effet de substrat flottant. B-4. Variante Dans l'écran PG 102, les films d'oxyde d'isola tion 13 placés dans des sillons sont représentés comme étant formés en utilisant les masques de resist communs RM1 et RM2 lors des étapes de formation des films d'oxyde d'isolation 14 et 15 placés dans des sillons. Cependant, si une légère complexité est permise dans les étapes de fabri cation, les films d'oxyde d'isolation 13 placés dans des sillons peuvent avoir une configuration en coupe transver sale telle que celle des films d'oxyde d'isolation 11 pla cés dans des sillons du dispositif à semiconducteurs 100 décrit en référence à la figure 1.
C. Troisième forme de réalisation préférée C-1. Agencement du dispositif La figure 12 représente un agencement d'un dispo sitif à semiconducteurs 300 conformément â une troisième forme de réalisation préférée de la présente invention.
Le dispositif à semiconducteurs 300 de la figure 12 est similaire au dispositif à semiconducteurs 200 de la figure 8 en ce qu'il comprend la partie de circuit HF RP et la partie logique LP disposée sur le substrat SOI SB.
Dans la partie de circuit HF RP, une pluralité de régions SOI indépendantes 23 sont formées sur le film d'oxyde enseveli 2 dans une relation de correspondance avec la région dans laquelle l'inductance en spirale SI (dont la configuration dans le plan est représentée sur la figure 70) est prévue, pour constituer un écran PG 103 (couche de protection). L'écran PG 103 est entièrement recouvert par un film d'oxyde d'isolation 13 placé dans un sillon.
La configuration dans le plan de l'écran PG 103 peut être par exemple la configuration représentée en réfé rence à la figure 2 ou n'importe laquelle des configura tions représentées en référence aux figures 3 â 7.
Dans la partie logique LP, la couche SOI 3 est divisée en régions SOI 71 et 72 par le film d'oxyde d'iso- lation 15 disposé dans un sillon, qui est le film d'oxyde d'isolation partielle. Les transistors MOS Q31 et Q32 sont formés respectivement dans les régions SOI 71 et 72.
Les transistors MOS Q31 et Q32 sont des transis tors MOS usuels et ont des constituants de base similaires à ceux des transistors MOS Q11 et Q12 représentés sur la figure 1. Les constituants des transistors MOS Q31 et Q32 similaires à ceux des transistors MOS Q11 et Q12 sont dési gnés par les mêmes chiffres de référence et ne seront pas décrits d'une manière particulière.
Les constituants du dispositif à semiconducteurs 300, qui sont similaires à ceux du dispositif à semiconduc teurs 100 de la figure 1 sont désignés par les mêmes chiffres de référence et ne seront pas décrits d'une manière particulière.
Les régions SOI 23 sont décrites en référence à la figure 10, qui illustre le procédé de fabrication du dispositif à semiconducteurs 200. Dans la partie de circuits HF RP, une partie du sillon TR141, qui n'est pas recouvert par le masque de resist RM2, est soumis en outre à une attaque chimique servant à former le sillon TR14 qui traverse la couche SOI 3. Après retrait du masque de resist RM2, on élimine complètement le film d'oxyde de silicium OX et le film de nitrure de silicium SN, et on élimine par tiellement la couche SOI 3. Ceci conduit à la formation des régions SOI 23. Lors de l'étape ci-dessus, le film d'oxyde de silicium OX et le film de nitrure de silicium SN dans la partie logique LP sont recouverts par un masque de resist de manière à ne pas être éliminés.
Une fois que les régions SOI 23 sont formées, le masque de resist situé dans la partie logique LP est éliminé, et un film d'oxyde de silicium est formé sur l'ensemble de la surface supérieure d'une structure résul tante de manière à remplir le sillon TR15 et les sillons résultant de la formation des régions SOI 23. On met en oeuvre un processus CMP jusqu'à ce que le film de nitrure de silicium SN, qui subsiste sur la partie logique LP, soit partiellement éliminé par polissage. Ensuite, on élimine le film de nitrure de silicium SN et le film d'oxyde de sili cium OX. Ceci fournit les films d'oxyde d'isolation 16 et 15 placés dans des sillons.
Les régions SOI 23 correspondent à une partie de base de la région de corps et ont une épaisseur égale à celle de la région de puits WR au-dessous du film d'oxyde d'isolation 15 placé dans un sillon.
C-2. Fonctionnement et effet Comme cela a été décrit précédemment, l'écran PG 103 comprend la pluralité de régions SOI indépendantes 23 recouvertes par le film d'oxyde d'isolation 16 placé dans un sillon, ce qui réduit la dissipation de puissance induite par voie électrostatique. En outre le film d'oxyde d'isolation 16 placé dans un sillon interrompt le trajet du courant de Foucault en évitant l'apparition d'une dissipa tion de puissance induite par voie électromagnétique, due à l'action du courant de Foucault.
En outre, étant donné que l'écran PG 103 est formé par division de la couche SOI 3, aucune couche conductrice additionnelle n'est nécessaire pour former l'écran PG 103, et la structure du dispositif n'est pas compliquée.
En outre, étant donné que le film d'oxyde d'iso lation 15 placé dans un sillon, qui est le film d'oxyde d'isolation partielle, isole les dispositifs les uns des autres dans la partie logique LP, le potentiel de la région de canal (région de corps) est fixé au moyen de la région de puits WR au-dessous du film d'oxyde d'isolation 15 placé dans un sillon. Ceci empêche différents problèmes résultant de l'effet de substrat flottant.
C-3. Première variante L'écran PG 103 décrit précédemment comprend la pluralité de régions SOI indépendantes 23. Le système uti lise les régions SOI 23 en tant que conducteur étant donné que la couche SOI 3 soumise à un processus d'implantation de puits (ou ce qui sera désigné comme étant une implanta tion de canal) possède une valeur résistive inférieure à celle du substrat en silicium 1. Pour réduire plus encore la valeur résistive, on peut implanter une impureté ayant une concentration relativement élevée dans les régions SOI 23. La figure 13 représente un exemple d'une telle étape d'implantation.
Comme cela est représenté sur la figure 13, le substrat SOI SB est préparé avant au moins le film d'oxyde d'isolation 16 placé dans un sillon, qui est formé (avec les transistors MOS Q31 et Q32 formés dans la représenta tion de la figure 13) et incluant un tel film d'oxyde. Un masque de resist RM3 est formé sur la partie logique LP et une portion de la partie de circuit HF RP, qui ne doit pas être soumise à l'implantation d'une impureté, et une impu reté est implantée à travers le film d'oxyde d'isolation 16 placé dans un sillon, au moyen d'un processus d'implantation ionique effectué avec une dose comprise entre 1 x 1014 et 1 x 1016 /cm2 .
L'implantation de l'impureté n'est pas limitée au processus mentionné précédemment. Par exemple l'implanta tion de l'impureté peut être exécutée après la formation de l'écran PG 103 et avant la formation du film d'oxyde d'iso lation 16 placé dans un sillon. D'autre part, l'implanta tion de l'impureté peut être exécutée alors que les régions SOI 23 sont exposées, sous l'effet du retrait d'une partie du film d'oxyde d'isolation 16 placé dans un sillon, qui recouvre l'écran PG 103.
C-4. Deuxième variante En référence à la figure 14, on peut utiliser l'écran PG 103A (couche de protection) comme dans un dispo sitif à semiconducteurs 300A, qui comprend un film de sili- cium 33 formé sur chacune des régions SOI 23.
L'écran PG 103 est fabriqué au moyen d'un procédé qui va être décrit ci-après. Après la formation de l'écran PG 103 illustré sur la figure 12, on recouvre<B>l'écran</B> PG 103 avec le film d'oxyde d'isolation 16 placé dans un sil lon. Ensuite, on élimine une partie du film d'oxyde d'iso lation 16 placé dans un sillon, qui recouvre l'écran PG 103, pour former une ouverture 161, ce qui permet de mettre à nu les régions SOI 23. Lors de l'étape ultérieure d'application d'un siliciure pour la formation des transis tors MOS Q31 et Q32 dans la partie logique LP, on forme des films de siliciure 33 simultanément respectivement sur les régions SOI 23 exposées. On remplit ensuite l'ouverture 131 du film d'oxyde d'isolation 16 situé dans un sillon, avec un film d'isolation inter-couches.
L'écran PG 103a qui comprend les films de sili ciure 33 situés sur les régions SOI 23 respectives, possède une valeur résistive inférieure à celle de l'écran PG 103, ce qui amplifie l'effet empêchant une dissipation de puis sance induite par voie électrostatique.
D. Quatrième forme de réalisation préférée D-1. Agencement du dispositif La figure 15 représente un agencement d'un dispo sitif à semiconducteurs 400 conformément à une quatrième forme de réalisation préférée de la présente invention.
Le dispositif à semiconducteurs 400 de la figure 15 est similaire au dispositif à semiconducteurs 300 de la figure 12 en ce qu'il comprend la partie de circuit HF RP et la partie logique LP disposée sur le substrat SOI SP.
Dans la partie de circuit HF RP, un écran PG 104 (couche de protection) comprenant des régions SOI 241 à 249 qui sont disposées en contact intime, est formé dans la couche SOI 3 dans une relation de correspondance avec la région dans laquelle est prévue l'inductance en spirale SI (dont la configuration dans le plan est représentée sur la figure 70).
Un film d'oxyde d'isolation 15 placé dans un sil lon, qui est le film d'oxyde d'isolation partielle, est disposé entre la partie de circuit HF RP et la partie logique LP. Dans la partie logique LP, la couche SOI 3 est divisée en les régions SOI 71 et 72 par un autre film d'oxyde d'isolation 15 placé dans un sillon. Les transis tors MOS Q31 et Q32 sont formés respectivement dans les régions SOI 71 et 72.
Les constituants du dispositif à semiconducteurs 400, similaires à ceux du dispositif à semiconducteurs 300 de la figure 12, sont désignés par les mêmes chiffres de référence et ne seront pas décrits d'une manière particu lière.
Dans des régions adjacentes parmi les régions SOI 241 à 249 constituant l'écran PG 104, la concentration de l'impureté ou le type de conductivité de l'impureté est différent, de sorte que des jonctions PN interrompent le courant de Foucault.
Les régions SOI 241 à 249 représentées sur la figure 15 sont les suivantes : une région de type P- (contenant une impureté de type P présente en une faible concentration), une région de type P+ (contenant une impu reté de type P possédant une concentration élevée), une région de type P-, une région de type e (contenant une impureté de type N ayant une concentration élevée), une région de type P-, une région de type P+, une région de type P-, une région de type N+ et une région de type P- respectivement.
La figure 16 représente une configuration dans le plan de l'écran PG 104. La configuration dans le plan de l'écran PG 104 est similaire à celle de l'écran PG 101 décrit en référence à la figure 2 et ne sera pas décrite d'une manière particulière. L'écran PG 104 diffère forte ment de l'écran PG 101 en ce que les régions SOI remplacent les films d'oxyde d'isolation 11 placés dans les sillons de l'écran PG 101 et en ce que les films de siliciure 31 sont supprimés. Une coupe transversale prise suivant la ligne X- X sur la figure 16 correspond à la coupe transversale de l'écran PG 104 représenté sur la figure 15.
Contrairement à l'écran PG 101, dans lequel toutes les régions SOI sont mises à la masse, l'écran PG 104 est agencé de telle sorte que certaines des régions SOI sont connectées à un potentiel (Vcc) d'une source d'alimen tation pour l'application d'une polarisation inverse à des diodes formées par les jonctions PN pour interrompre le courant de Foucault.
Comme cela est représenté sur la figure 16 par exemple, les régions SOI 242 et 246 sont connectées au po tentiel de masse, et les régions SOI 244 et 248 sont connectées au potentiel de la source d'alimentation. Les régions SOI 241, 243, 245, 247 et 249 sont connectées à la masse par l'intermédiaire de leurs régions de type P+ adja centes. Les régions SOI 244 et 248 sont connectées au po tentiel de la source d'alimentation, dans la description donnée précédemment. Bien qu'il contienne les constituants connectés de cette manière au potentiel d'alimentation de la source d'alimentation, l'écran PG (écran de masse per foré) sera désigné de cette manière à titre de simplifi cation, même dans d'autres formes de réalisation préférées de la présente invention qui seront décrites plus loin.
D-2. Fonctionnement et effet Les connexions décrites précédemment provoquent l'application d'une polarisation inverse aux diodes formées par les régions SOI 242, 243, 244, les régions SOI 244, 245, 246 et les régions SOI 246, 247, 248, de manière à empêcher que les diodes soient polarisées dans le sens direct par une force contre-électromotrice qui produit le courant de Foucault. Ceci réduit la dissipation de puis sance induite par voie électrostatique, sans apparition d'une dissipation de puissance induite par voie électroma gnétique, qui résulte du courant de Foucault.
L'écran PG 104, dans lequel un courant induit par voie électrostatique traverse les régions de type P+ mises à la masse (régions de faible valeur résistive), peut natu rellement réduire la dissipation de puissance induite par voie électrostatique. En outre, étant donné que l'écran PG 104 est formé dans la couche SOI 3, aucune couche conduc trice additionnelle n'est nécessaire pour former l'écran PG 104, et la structure du dispositif n'est pas compliquée.
En outre, étant donné que le film d'oxyde d'iso lation 15 placé dans un sillon, et le film d'oxyde d'isola tion partielle, isole les dispositifs entre eux dans la partie logique LP, le potentiel de la région de canal (région du coeur) est fixé par la région de puits WR au- dessous du film d'oxyde d'isolation 15 placé dans un sil lon. Ceci empêche différents problèmes qui résultent de l'effet de substrat flottant.
D-3. Première variante Bien que la configuration dans le plan de l'écran PG 104 soit similaire à celle de l'écran PG 101 décrit en référence â la figure 2 dans la description précédente, on peut utiliser n'importe laquelle des configurations décrites en référence aux figures 3 à 7, auquel cas des implantations différentes d'impuretés sont effectuées dans les régions SOI.
Dans la configuration représentée sur la figure 3 par exemple, en supposant que la région SOI 21A située dans la position la plus élevée à droite de la figure 3 est une région de type P+, une région entre la région de type P+ et la région SOI 21A, qui est adjacente, lorsqu'on regarde dans le sens des aiguilles d'une montre (région représentée en tant que film d'oxyde d'isolation 11 placé dans un sil lon, sur la figure 3) est une région de type P-. La région de type P- est suivie par une région de type N+, une région de type P-, une région de type P+ et une région de type P- dans l'ordre indiqué lorsqu'on regarde dans le sens des aiguilles d'une montre. La région de type N+ est connectée au potentiel de la source d'alimentation et la région de type P+ est connectée à la masse, ce qui a pour effet que les diodes sont polarisées en inverse.
Dans la configuration représentée sur la figure 5 par exemple, en supposant que la région SOI 21C située dans la position la plus élevée à droite de la figure 5 est une région de type P+, une région entre la région de type P@ et la région SOI 21C qui est adjacente, lorsqu'on regarde dans le sens des aiguilles d'une montre, est une région de type P-. La région de type P- est suivie par une région de type N+, une région de type P-, une région de type P+ et une région de type Pr dans l'ordre indiqué lorsqu'on regarde dans le sens des aiguilles d'une montre. La région de type N+ est connectée au potentiel de la source d'alimentation et la région de type P+ est connectée à la masse, ce qui a pour effet que les diodes sont polarisées en inverse.
Dans la configuration représentée sur la figure 6 par exemple, en supposant que la région SOI 21D située dans la position la plus élevée est une région de type P+, une région entre la région de type P+ et la région SOI 21D située directement au-dessous d'elle, est une région de type P-. La région de type P' est suivie par une région de type N+ ou une région de type P- , une région de type P+ et une région de type P- dans l'ordre indiqué. La région de type N+ est connectée au potentiel de la source d'alimenta tion et la région de type P+ est raccordée à la masse, ce qui a pour effet que les diodes sont polarisées en inverse.
Dans la configuration représentée sur la figure 7 par exemple, en supposant que la région SOI 21E est une région de type P+, une région située entre la région de type P+ et la région SOI 21S est une région de type P+. La région SOI 21S est une région de type N+: une région située entre les régions SOI 21S et 21M est une région de type P+; la région SOI 21M est une région de type P+; une région entre les régions SOI 21M et 21L est une région de type P-, et la région SOI 21L est une région de type N+. Les régions de type N+ sont connectées au potentiel de la source d'alimentation et la région de type P+ est connectée à la masse, ce qui a pour effet que les diodes sont polarisées en inverse.
Les configurations dans le plan de l'écran PG représenté sur les figures 2-7 sont uniquement des exemples et la présente invention n'est pas limitée à la configura tion en plan de l'écran PG.
D-4. Seconde variante Dans le cadre PG 104 représenté sur la figure 15, les régions SOI situées sur les côtés opposés (gauche et droite) d'une région faiblement dopée (région de type P-) sont des régions de type P+ et N+. Au lieu de cela, les régions SOI situées sur les côtés opposés de la région fai blement dopée peuvent avoir le même type de conductivité.
De façon plus spécifique, comme cela est repré senté sur la figure 17, qui illustre partiellement l'écran PG 104, les régions SOI 242, 244, 246 et 248 peuvent être des régions de type N+, et les autres régions SOI peuvent être des régions de type P+.
Les régions SOI 243 et 247 sont connectées au potentiel de la source d'alimentation et les régions SOI 241, 245 et 249 sont connectées à la masse. Ceci applique une polarisation inverse à une diode formée par les régions SOI 241 et 242, à une diode formée par les régions SOI 248 et 249, à une diode formée par les régions SOI 245 et 246 et à une diode formée par les régions SOI 244 et 245, de manière à empêcher que les diodes soient polarisées dans le sens direct par une force contre-électromotrice qui produit le courant de Foucault. Ceci réduit la dissipation de puis sance induite par voie électrostatique sans apparition d'une dissipation de puissance induite par voie électroma gnétique sous l'effet du courant de Foucault.
Cette variante requiert seulement deux types de régions SOI, ce qui réduit le nombre d'alignements des masques d'implantation lors de l'étape d'implantation et par conséquent réduit la marge requise pour l'alignement des masques, ce qui a pour effet que la configuration des régions SOI devient plus microscopique.
Bien que les deux types de régions SOI soient des régions de type N' et P+ dans la description précédente, on peut naturellement utiliser, à la place, des régions de type P- et de type N-.
E. Cinquième forme de réalisation préférée E-1. Agencement du dispositif La figure 18 représente un agencement d'un dispo sitif à semiconducteurs 500 conformément à une cinquième forme de réalisation préférée de la présente invention.
Le dispositif à semiconducteurs 500 de la figure 18 est similaire au dispositif à semiconducteurs 300 de la figure 12, en ce qu'il comprend la partie de circuit HF RP et la partie logique LP disposée sur le substrat SOI SB.
Dans la partie de circuit HF RP, un écran PG 105 (couche de protection) comprenant des régions SOI 261 à 269 disposées selon une relation de contact intime, est formé dans la couche SOI 3 dans une relation de correspondance avec la région dans laquelle l'inductance en spirale SI (dont la configuration dans le plan est représentée sur la figure 70) est prévue. La surface supérieure de l'écran PG 105 est recouverte d'un film d'oxyde d'isolation 17 disposé dans un sillon, qui est le film d'oxyde d'isolation par tielle.
Le film d'oxyde d'isolation 17 placé dans un sil lon s'étend jusqu'à la partie logique LP. Dans la partie logique LP, la couche SOI 3 est divisée en les régions SOI 71 et 72 par le film d'oxyde d'isolation 15 formé dans un sillon. Les transistors MOS Q31 et Q32 sont formés respec tivement dans les régions SOI 71 et 72.
Les constituants du dispositif à semiconducteurs 500, qui sont similaires à ceux du dispositif à semiconduc teurs 300 de la figure 12, sont désignés par les mêmes chiffres de référence et ne seront pas décrits d'une manière particulière.
Les concentrations en impuretés ou les types de conductivité d'impuretés sont différents dans des régions adjacentes faisant partie des régions SOI 261 à 269, qui constituent l'écran PG 105, de sorte que des jonctions PN interrompent le courant de Foucault.
Les régions SOI 261 à 269 représentées sur la figure 18 sont les suivantes : une région de type P-, une région de type P+, une région de type P-, une région de type N+, une région de type P-, une région de type P+, une région de type P-, une région de type N+ et une région de type P- respectivement. Les régions SOI 261 à 269 de l'écran PG 105 sont similaires dans une configuration dans le plan, en ce qui concerne les connexions avec le poten tiel de la source d'alimentation et le potentiel de masse et en ce qui concerne le fonctionnement, avec des régions SOI de l'écran PG 104 décrit en référence à la figure 15.
Les connexions avec le potentiel de la source d'alimentation et le potentiel de masse peuvent être établies par exemple comme représenté sur la figure 18 de sorte qu'une partie de contact CP2, qui traverse le film d'isolation inter-couches 4 et le film d'oxyde d'isolation 17 qui est placé dans un sillon, jusqu'à la région SOI 268 (région de type N+) est formée et connectée à une ligne d'interconnexion WL1 qui est connectée au potentiel de la source d'alimentation ou au potentiel de masse.
E-2. Fonctionnement et effet Dans le dispositif à semiconducteurs 500 décrit précédemment, comme dans le dispositif à semiconducteurs 400 décrit en référence à la figure 15, l'écran PG 105 interrompt le courant de Foucault afin d'éviter l'appari tion de la dissipation de puissance induite par voie élec tromagnétique, sous l'effet du courant de Foucault.
L'écran PG 105, dans lequel un courant induit par voie électrostatique traverse les régions de type P+ connectées à la masse (régions de faible valeur résistive), permet naturellement de réduire la dissipation de puissance induite par voie électrostatique. En outre, étant donné que l'écran PG 105 est formé dans la couche SOI 3, aucune couche conductrice supplémentaire n'est requise pour former l'écran PG 105, et la structure du dispositif n'est pas compliquée.
Le film d'oxyde d'isolation 17 placé dans un sil lon peut être formé en même temps que l'étape de formation du film d'oxyde isolant 15 placé dans un sillon, dans la partie logique LP. Les impuretés sont aisément implantées dans les régions SOI. Ceci empêche d'avoir des étapes de fabrication compliquées.
De façon plus spécifique, après la formation des films d'oxyde d'isolation 15 et 17 placés dans des sillons, selon des étapes similaires à celles décrites en référence aux figures 9 à 11, on implante sélectivement des ions d'impuretés de type P et de type N dans les couches SOI qui sont situées au-dessous du film d'oxyde d'isolation 17 placé dans un sillon, et ce à partir du dessus du film d'oxyde d'isolation 17 placé dans un sillon, comme lors de l'étape décrite en référence à la figure 13, pour la forma tion de l'écran PG 105.
En outre, étant donné que le film d'oxyde d'iso lation 15 placé dans un sillon, qui est le film d'oxyde d'isolation partielle, isole les dispositifs les uns des autres dans la partie logique LP, le potentiel de la région de canal (région de corps) est fixé par la région de puits WR située au-dessous du film d'oxyde d'isolation 15 placé dans un sillon. Ceci supprime différents problèmes résul tant de l'effet de substrat flottant.
*F. Sixième forme de réalisation préférée Dans le dispositif à semiconducteurs 500 de la cinquième forme de réalisation préférée, la surface supé rieure de l'écran PG 105 est recouverte par le film d'oxyde d'isolation 17 placé dans un sillon, qui est le film d'oxyde d'isolation partielle. Etant donné que l'écran PG possède une surface égale au moins à la surface occupée par l'inductance en spirale SI, vue dans le plan, il est néces saire de prévoir le film d'oxyde d'isolation 17 placé dans un sillon, sur une zone étendue.
Le procédé de formation du film d'oxyde d'isola tion placé dans un sillon inclut le remplissage d'un sillon avec un film d'oxyde, puis le retrait d'une partie inutile du film d'oxyde au moyen d'un procédé CMP. Cependant, la formation du film d'oxyde d'isolation placé dans un sillon au-dessus d'une zone étendue est susceptible d'entrainer une "incurvation en creux", c'est-à-dire un phénomène selon lequel le film d'oxyde d'isolation placé dans un sillon est déformé ou est mis en renfoncement avec une forme analogue à celle d'une assiette.
La figure 19 illustre le voilement. Comme cela est représenté sur la figure 19, une surface d'un film d'oxyde d'isolation 17A placé dans un sillon et possédant une surface étendue, est mise en renfoncement sous la forme d'une assiette, alors que le film d'oxyde d'isolation 15 situé dans un sillon et possédant une faible surface est formé normalement.
La forme d'un bord supérieur du film d'oxyde d'isolation placé dans un sillon, qui est "placé en renfon cement" diffère de celle d'un bord supérieur du film normal d'oxyde d'isolation placé dans un sillon, dans lequel il peut affecter les caractéristiques de transistors MOS.
Une sixième forme de réalisation préférée de la présente invention a trait à un dispositif à semiconduc teurs agencé pour empêcher l'apparition d'une telle incurvation en creux.
F-1. Agencement du dispositif La figure 20 représente l'agencement d'un dispo sitif à semiconducteurs 600 conformément à la sixième forme de réalisation préférée de la présente invention.
Le dispositif à semiconducteurs 600 de la figure 20 est similaire au dispositif à semiconducteurs 300 de la figure 12 en ce qu'il comprend la partie de circuit HF RP et la partie logique LP disposée sur le substrat SOI SB.
Dans la partie de circuit HF RP, un écran PG 106 (couche de protection) comprenant des régions SOI 271 à 279 qui sont dans une relation de contact intime, et des films de siliciure 34 formés sur les régions SOI 272, 274, 276 et 278 est formé dans la couche SOI 3 dans une relation de correspondance avec la région dans laquelle l'inductance en spirale SI (dont la configuration dans le plan est repré sentée sur la figure 70) est prévue.
Les régions SOI 271, 273, 275, 277 et 279 sont plus minces que les autres régions SOI, et des films d'oxyde d'isolation 18 placés dans des sillons et qui sont des films d'oxyde d'isolation partielle sont formés sur les régions SOI 271, 273, 275, 277 et 279. Le film d'oxyde d'isolation placé dans un sillon sur la région SOI 271 s'étend jusqu'à la partie logique LP.
Dans la partie logique LP, la couche SOI 3 est divisée en les régions SOI 71 et 72 par le film d'oxyde d'isolation 15 placé dans un sillon. Les transistors MOS Q31 et Q32 sont formés respectivement dans les régions SOI 71 et 72.
Les constituants du dispositif à semiconducteurs 600, qui sont similaires à ceux du dispositif à semiconduc teurs 300 de la figure 12, sont désignés par les mêmes chiffres de référence et ne sont pas décrits de façon par- ticulière. Les concentrations d'impuretés ou les types de conductivité des impuretés sont différents dans des régions adjacentes parmi les régions SOI 271 à 279 constituant l'écran PG 106, de sorte que des jonctions PN interrompent le courant de Foucault.
Les régions SOI 271 à 279 représentées sur la figure 20 sont les suivantes : respectivement une région de type P-, une région de type N+, une région de type P-, une région de type P+, une région de type P-, une région de type N+, une région de type P-, une région de type P+ et une région de type P-. Les films d'oxyde d'isolation 18 placés dans des sillons sont formés dans les régions res pectives de type P-. La figure 21 représente une configura tion dans le plan de l'écran PG 106. La configuration dans le plan de l'écran PG 106 est similaire à celle de l'écran PG 101 décrite en référence à la figure 2, et ne sera pas décrite de façon particulière. Une coupe transversale prise suivant la ligne X-X sur la figure 21 correspond à la coupe transversale de l'écran PG 106 représenté sur la figure 20.
En référence à la figure 21, une polarisation inverse est appliquée à des diodes formées par les jonc tions PN pour interrompre le courant de Foucault. Par conséquent les régions SOI 272 et 276 sont connectées au potentiel (Vcc) de la source d'alimentation et les régions SOI 274 et 278 sont connectées à la masse.
F-2. Fonctionnement et effet Le dispositif à semiconducteurs 600 décrit précé demment, dans lequel les films d'oxyde d'isolation 18 pla cés dans des sillons, possédant une faible surface, sont formés dans la région dans laquelle l'écran PG 106 est formé, permet d'empêcher l'apparition de l'incurvation en creux.
Comme pour le dispositif à semiconducteurs 400 décrit en référence à la figure 15, le dispositif à semi- conducteurs 600 possède l'écran PG 106, qui permet de réduire la dissipation de puissance induite par voie élec tromagnétique sous l'effet du courant de Foucault.
L'écran PG 106, dans lequel un courant induit par voie électrostatique traverse les régions de type P+ mises à la masse (régions possédant une valeur résistive élevée), permet naturellement réduire la dissipation de puissance induite par voie électrostatique. En outre, étant donné que l'écran PG 106 est formé dans la couche SOI 3, aucune couche conductrice additionnelle n'est nécessaire pour for mer l'écran PG 106, et la structure du dispositif n'est pas compliquée.
Les films d'oxyde d'isolation 18 placés dans des sillons peuvent être formés en même temps que s'effectue la formation du film d'oxyde d'isolation 15 placé dans un sil lon, dans la partie logique LP. Les fils de siliciure 34 sont aisément formés et des impuretés sont facilement implantées dans les régions SOI. Cela empêche une complica tion des étapes de fabrication.
De façon plus spécifique, après la formation des films d'oxyde d'isolation 15 et 18 situés dans des sillons lors d'étapes similaires à celles décrites en référence aux figures 9 à 11, les films de siliciure 34 sont formés sur les régions SOI mises à nu, en même temps que s'effectue l'étape de dépôt de siliciure pour la formation des tran sistors Q31 et Q32 dans la partie logique LP. Dans la région, dans laquelle l'écran PG 106 est formé, les ions d'impuretés de type P et de type N sont implantés sélecti vement de manière à former l'écran PG 106.
En outre, étant donné que 1 e film d'oxyde d'iso lation 15 placé dans un sillon, qui est le film d'oxyde d'isolation partielle, isole les dispositifs les uns des autres dans la partie logique LP, le potentiel de la région de canal (région de corps) est fixé par la région de puits WR située au-dessous du film d'oxyde d'isolation 19 placé dans le sillon. Cela empêche l'apparition de différents problèmes résultant de l'effet de substrat flottant.
La configuration dans le plan de l'écran PG expliqué précédemment n'est qu'un exemple et la présente invention n'est pas limitée à la configuration dans le plan de l'écran PG.
F-3. Variante Dans l'écran PG 106 du dispositif à semiconduc teurs 600 représenté sur la figure 20, les régions SOI situées sur les côtés opposés (de droite et de gauche) d'une région faiblement dopée (région de type P-) sont les régions de type P+ et de type N+. Au lieu de cela, les régions SOI situées sur les côtés opposés de la région légèrement dopée peuvent posséder le même type de conducti vité.
La figure 22 représente un dispositif à semicon ducteurs 600A qui est une variante du dispositif à semicon ducteurs 600. Dans un écran PG 106A (couche de protection) représenté sur la figure 22, les régions SOI 271, 273, 275, 277 et 279 sont des régions de type N-, et les autres régions SOI sont des régions de type P+.
La figure 23 représente une configuration dans le plan de l'écran PG 106A. La configuration dans le plan de l'écran PG 106A est similaire à celle de l'écran PG 106 décrit en référence â la figure 2 et n'est pas décrite de façon particulière. Une coupe transversale prise suivant la ligne X-X de la figure 23 correspond à la coupe transver sale de l'écran PG 36A représenté sur la figure 22.
En référence à la figure 23, une polarisation inverse est appliquée à des diodes formées par la jonction PN pour interrompre le courant de Foucault. Par conséquent les régions SOI 272 et 276 sont connectées au potentiel (Vcc) de la source d'alimentation, et les régions SOI 274 et 278 sont connectées à la masse.
Les connexions décrites précédemment ont pour effet qu'une polarisation inverse est appliquée à une diode formée par les régions SOI 273 et 274, à une diode formée par les régions SOI 274 et 275 et à une diode formée par les régions SOI 277 et 278, pour empêcher que les diodes soient polarisées dans le sens direct par une force contre- électromotrice qui produit le courant de Foucault. Ceci réduit la dissipation de puissance induite par voie élec trostatique, sans l'apparition de la dissipation de puis sance induite par voie électromagnétique, qui est due au courant de Foucault.
Cette variante requiert seulement deux types de régions SOI pour réduire le nombre d'alignements des masques d'implantation lors de l'étape d'implantation, et par conséquent réduire la marge requise pour l'alignement des masques, ce qui a pour effet que la configuration des régions SOI devient plus microscopique.
Bien que les deux types de régions SOI soient des régions de type N- et de type P+ dans la description précé dente, naturellement on peut utiliser, à la place, des régions de type P- et de type N+.
G. Septième forme de réalisation préférée Bien que l'agencement servant à empêcher l'incurvation en creux du film d'oxyde d'isolation placé dans un sillon, dans la région dans laquelle l'écran PG est formé, est représenté dans la sixième forme de réalisation préféré, on peut utiliser, à la place de cela, un agencement conformément à une septième forme de réalisation préférée de la présente invention, qui va être décrite ci- après.
G-1. Agencement du dispositif La figure 24 représente un agencement d'un dispo sitif à semiconducteurs 700 conformément à la septième forme de réalisation préférée de la présente invention. A titre de simplification, sur la figure 24 on a représenté uniquement l'agencement de la partie de circuit HF RP. Dans la partie de circuit HF RP, comme représenté sur la figure 24, un écran PG 107 (couche de protection) comprenant des régions SOI 281 à 287 placées selon une relation de contact intime et des films de siliciure 35 formés sur des régions SOI 282, 284 et 286 sont formés dans la couche SOI 3 selon une relation de correspondance avec la région dans laquelle l'inductance en spirale SI (dont la configuration en plan est représentée sur la figure 70) est prévue.
Les régions SOI 281, 283, 285 et 287 sont plus minces que les autres régions SOI, et les films d'oxyde d'isolation 19 placés dans des sillons, qui sont les films d'oxyde d'isolation partielle, sont formés sur les régions SOI 281, 283, 285 et 287. Les films d'oxyde d'isolation 19 situés dans des sillons, dans les régions SOI 281 et 287, sont plus larges que les autres films d'oxyde d'isolation 19 placés dans des sillons.
Des parties de contact CP3 qui s'étendent à travers la couche d'isolation inter-couches 4, sont connec tées aux films de siliciure 35 sur les régions SOI 282, 284 et 286 et sont également connectées à une ligne d'interconnexion WL2 disposée sur le film d'isolation inter-couches 4 et sont connectées à la masse. Les consti tuants du dispositif à semiconducteurs 700, qui sont simi laires à ceux des dispositifs à semiconducteurs 300 de la figure 12, sont désignés par les mêmes chiffres de réfé rence et ne seront pas décrits d'une manière particulière.
Les régions SOI 283 à 287 constituant l'écran PG 107 sont les suivantes : les régions SOI 282, 284 et 286 sont des régions de type P+, et les régions SOI 281, 283, 285 et 287 sont des régions de type N-, de sorte que des jonctions PN interrompent le courant de Foucault.
La figure 25 représente la configuration dans le plan de l'écran PG 107. L'écran PG 107 dans la configura tion dans le plan inclut des régions SOI rectangulaires 28 (désignation générique des régions SOI 282, 284 et 286) avec les films respectifs de siliciure, qui sont disposés selon une matrice en étant distants, et ce en étant séparés par les films d'oxyde d'isolation 19 placés dans des sil lons.
Une coupe transversale prise suivant la ligne X-Y sur la figure 25 correspond à la coupe transversale de l'écran PG 107 représenté sur la figure 24. La ligne d'interconnexion WL2 possède une configuration en forme de L de telle sorte qu'elle s'étend le long des régions SOI 282, 284 et 286 disposées en étant espacées d'une manière discrète les unes des autres.
Des lignes d'interconnexion sont également prévues sur d'autres régions SOI 28 comportant les films respectifs de siliciure. Les trajets des lignes d'intercon nexion possèdent la configuration en forme de L mentionnée ci-dessus hormis au-dessus des régions SOI 28 positionnées au niveau des quatre coins. Le potentiel de masse et le potentiel de la source d'alimentation sont appliqués alter nativement aux lignes d'interconnexion.
Une région de contact CR servant à connecter les régions légèrement dopées au potentiel de la source d'ali mentation est disposée dans une position distante de l'écran PG 107.
G-2. Fonctionnement et effet Les connexions décrites précédemment ont pour effet qu'une polarisation inverse est appliquée à l'ensem ble des diodes dont chacune est constituée par une région SOI légèrement dopée et une région SOI fortement dopée, ce qui empêche que les diodes soient polarisées dans le sens passant par une force contre-électromotrice qui produit le courant de Foucault. Ceci réduit la dissipation de puis sance induite par voie électrostatique, sans qu'apparaisse la dissipation de puissance induite par voie électromagné tique sous l'effet du courant de Foucault. L'écran PG 107, dans lequel un courant induit par voie électrostatique traverse des régions de type P+ mises à la masse (régions de forte valeur résistive), permet naturellement de réduire la dissipation de puissance induite par voie électrostatique. En outre, étant donné que l'écran PG 107 est formé dans la couche SOI 3, aucune couche conductrice supplémentaire n'est requise pour former l'écran PG 107, bien que l'étape de formation de la ligne d'interconnexion WL2 soit requise, et la structure du dis positif n'est pas compliquée.
G-3. Première variante Bien que la ligne d'interconnexion WL2 établisse une connexion électrique entre la région SOI de l'écran PG 107 dans le dispositif à semiconducteurs 400 mentionné pré- cédemment, une ligne d'interconnexion de grilles dans un dispositif à semiconducteurs 700A représenté sur la figure 26 peut être utilisée à la place de la ligne d'intercon nexion WL2.
Dans un écran PG 107A (couche de protection) du dispositif à semiconducteurs 700A représenté sur la figure 26, les films de siliciure ne sont pas formés sur les régions SOI 282, 284 et 286, les lignes d'interconnexion de grilles continue GTL formées lors de l'étape de formation des électrodes de grille des transistors MOS sont en contact direct avec les régions SOI 282, 284 et 286.
Des films d'isolation GZL formés lors de l'étape de formation des films d'isolation de grille des transis tors MOS sont disposés sur les films d'oxyde d'isolation 19 placés dans des sillons. Un film de siliciure GSL, qui est formé lors de l'étape de formation des films de siliciure des transistors MOS, est disposé sur la ligne d'interconnexion de grilles GTL.
La ligne d'interconnexion de grilles GTL possède une configuration dans le plan en forme de L similaire à celle de la ligne d'interconnexion WL2 décrite en référence à la figure 25.
Un tel agencement simplifie les étapes de fabri cation d'une ligne d'interconnexion pour la liaison élec trique entre les régions SOI.
G-4. Seconde variante Dans le dispositif à semiconducteurs 700, le cou rant de Foucault est interrompu par les jonctions PN entre les régions SOI recouvertes par les films d'oxyde d'isolation 19 placés dans des sillons, qui sont le film d'oxyde d'isolation partielle et les autres régions SOI. A la place des films d'oxyde d'isolation 19 placés dans des sillons, on peut utiliser des films d'oxyde d'isolation complète pour isoler complètement, du point de vue élec trique, les régions SOI les unes vis-à-vis des autres comme dans des dispositifs à semiconducteurs 700B et 700C repré sentés sur les figures 27 et 28.
Un écran PG 107B (couche de protection) du dispo sitif à semiconducteurs 700B représenté sur la figure 27 possède des films d'oxyde d'isolation 191 placés dans des sillons, qui sont le film d'oxyde d'isolation complète fournissant une isolation complète du point de vue élec trique entre les régions SOI.
Un film PG 107C (couche de protection) du dispo sitif à semiconducteurs 700C représenté sur la figure 28 comporte des films d'oxyde d'isolation 192 placés dans des sillons, qui constituent le film d'oxyde d'isolation com plète établissant une isolation électrique complète entre les régions SOI.
Les écrans PG 107B et 107C sont semblables l'un à l'autre en ce qu'ils réalisent une isolation complète entre les régions SOI.
Les films d'oxyde d'isolation 192 placés dans des sillons peuvent cependant être formés moyennant l'utilisa tion d'un masque commun de resist lors de l'étape d'établissement d'une isolation partielle entre les tran- sistors MOS situés dans la partie logique non représentée. Ceci simplifie le procédé de fabrication sans nécessiter d'étapes additionnelles.
H. Huitième forme de réalisation préférée H-1. Agencement du dispositif La figure 29 représente un agencement d'un dispo sitif à semiconducteurs 800 selon une huitième forme de réalisation préférée de la présente invention. A titre de simplification, seul est représenté sur la figure 29 l'agencement de la partie de circuit HF RP du dispositif à semiconducteurs 800.
Dans la partie de circuit HF RP, comme représenté sur la figure 29, un écran PG 108 (couche de protection) comprenant des régions SOI 291 à 299 selon une relation de contact intime et des films de siliciure 36 formés sur les régions SOI 291, 293, 295, 297 et 299 est formé dans la couche SOI 3 dans une relation de correspondance avec la région dans laquelle l'inductance en spirale SI (dont la configuration dans le plan est représentée sur la figure 70) est prévue.
Une électrode de grille factice MD1 dont la structure en coupe transversale est similaire à celle des électrodes de grille des transistors MOS, est disposée sur chacune des régions SOI 292, 294, 296 et 298. L'électrode de grille factice MD1 est similaire aux transistors MOS non représentés, en ce qu'elle possède un film d'isolation de grille DGZ, une électrode de grille DGT, un film de sili ciure DGS et des films d'isolation de parois latérales DGW.
Les films de siliciure 36 sont disposés sur les régions SOI 291, 293, 295, 297 et 299 â l'extérieur des films d'isolation de parois latérales TGW des électrodes de grille factice MD1.
Les régions SOI 291, 293, 295, 297 et 299 sont des régions de type N+, et les régions SOI 292, 294, 296 et 298 sont des régions de type P+. Les films de siliciure 36 sur les régions SOI 293 et 297 sont connectés au potentiel (Vcc) de la source d'alimentation, et les films de sili ciure 36 dans les régions SOI 291, 295 et 299 et les films de siliciure DGS sur les électrodes de grille factices MD1 sont connectés à la masse.
Les constituants du dispositif à semiconducteurs 800, qui sont similaires à ceux du dispositif à semiconduc teurs 300 de la figure 12, sont désignés par les mêmes chiffres de référence et on ne les décrira pas d'une manière particulière.
La figure 30 est une configuration selon une vue en plan de l'écran PG 108. La configuration dans le plan de l'écran PG 108 est similaire à celle de l'écran PG 101 décrite en référence â la figure 2 et on ne la décrira pas de façon particulière. L'écran PG 108 diffère fortement de l'écran PG 101 en ce que les électrodes de grille factices MD1 remplacent les films d'oxyde d'isolation 11 placés dans des sillons, de l'écran PG 101. Une coupe transversale prise suivant la ligne X-X sur la figure 30 correspond à la coupe transversale de l'écran PG 108 représenté sur la figure 29.
Dans l'écran PG 108, une polarisation inverse est appliquée à des diodes formées par des jonctions PN pour interrompre le courant de Foucault. Par conséquent les régions SOI 293 et 297 sont connectées au potentiel de la source d'alimentation et les régions 291, 295 et 299 sont connectées à la masse.
Bien que la région de type P-, qui est située au- dessous de l'électrode de grille DGT de l'électrode de grille factice MD1, et les régions de type N+ situées sur le côté opposé de la région de type P- fournissent l'agencement de ce qu'on appelle un transistor MOS à canal N, il va sans dire que les types de conductivité peuvent être permutés de manière à réaliser la configuration d'un transistor MOS à canal P, auquel cas les interconnexions avec le potentiel de la source d'alimentation et le poten tiel de masse représenté sur la figure 30 sont également permutés.
H-2. Fonctionnement et effet Une polarisation inverse est appliquée à une diode formée par les régions SOI 292 et 293, à une diode formée par les régions SOI 293 et 294, à une diode formée par les régions SOI 296 et 297 et à une diode formée par les régions SOI 297 et 298, de manière à empêcher que les diodes soient polarisées dans le sens passant par une force contre-électromotrice qui produit le courant de Foucault. Ceci réduit la dissipation de puissance induite par voie électrostatique sans apparition d'une dissipation de puis sance induite par voie électromagnétique sous l'effet du courant de Foucault.
L'écran PG 108 est divisé en un premier écran PG comprenant les régions SOI 291 à 299 et les films de sili ciure 36, qui sont formés dans la région SOI 3, et un second écran PG comprenant des électrodes de grille fac tices MD1. Si on suppose que les premier et second écrans PG sont des éléments résistifs respectifs, ils sont bran chés en parallèle entre un condensateur parasite et le potentiel de masse. Ceci réduit de façon supplémentaire la valeur résistive de l'écran PG.
La configuration dans le plan de l'écran PG, expliquée précédemment, n'est qu'un exemple et la présente invention n'est pas limitée par la configuration dans le plan de l'écran PG.
H-3. Variante Dans l'écran PG 108 du dispositif à semiconduc teurs 800 mentionné précédemment, la région P- située au- dessous de l'électrode grille DGT et les régions de type N+ situées sur le côté opposé de la région de type P- forment l'agencement d'un transistor MOS à canal N. Dans ce cas, étant donné que la connexion du potentiel de la source d'alimentation à l'électrode de grille DGT a pour effet que la région de type P+ et la région de type N+ fonctionnent en tant que transistor MOS, l'électrode de grille DGT est connectée au potentiel de masse. Cependant, l'électrode de grille factice MD1 n'est pas destinée à être utilisée en tant qu'électrode de grille du transistor MOS. Par consé quent, la configuration d'impuretés des régions SOI dans la couche SOI 3 n'est pas limitée à cela.
Par exemple, on peut utiliser un écran PG 108A (couche de protection) d'un dispositif à semiconducteurs 800A représenté sur la figure 31, dans lequel les régions SOI 291, 295, 299 sont des régions de type P+, les régions SOI 292, 294, 296 et 298 sont des régions de type P-, et les régions SOI 293 et 297 sont des régions de type N+.
Alors on connecte les régions SOI 293 et 297 au potentiel (Vcc) de la source d'alimentation, et on connecte à la masse les régions SOI 291, 295 et 299, alors que l'on connecte les films de siliciure DGS des électrodes de grille factices MD1 à un potentiel de grille VGT.
Les connexions décrites précédemment provoquent l'application d'une polarisation inverse aux diodes formées par les jonctions PN, ce qui empêche que les diodes soient polarisées dans le sens direct par une force contre-élec tromotrice qui produit le courant de Foucault, ce qui interrompt le courant de Foucault. En outre les connexions décrites précédemment empêchent le fonctionnement en tant que transistor MOS même dans le cas de l'application du potentiel de grille VGT de l'électrode de grille DGT de l'électrode de grille factice MD1, ce qui fournit une sou plesse accrue de sélection du potentiel de l'électrode de grille DGT de l'électrode de grille factice MD1.
La figure 32 représente une configuration dans le plan de l'écran PG 108A. La configuration dans le plan de l'écran PG 108A est similaire à celle de l'écran PG 101 décrit en référence à la figure 2 et ne sera pas décrite de façon particulière. On ne va pas à nouveau décrire l'agencement possible décrit en référence à la figure 31. Une coupe transversale prise suivant la ligne X-X sur la figure 32 correspond à la coupe transversale de l'écran PG 108A représenté sur la figure 31.
I. Neuvième forme de réalisation préférée I-1. Agencement du dispositif La figure 33 représente un agencement d'un dispo sitif à semiconducteurs 900 conformément à une neuvième forme de réalisation préférée de la présente invention. A titre de simplification, seul l'agencement de la partie de circuit HF RP du dispositif à semiconducteurs 900 est représenté sur la figure 33.
Dans la partie de circuit HF RP, comme représenté sur la figure 33, un écran PG 109 (couche de protection) comprenant les régions SOI 291 à 299 selon une relation de contact intime et les films de siliciure 36 formés sélecti vement sur les régions SOI 291, 293, 295, 297 et 299 est formé dans la couche SOI 3 selon une relation de correspon dance avec la région dans laquelle est prévue l'inductance en spirale SI (dont la configuration dans le plan est représentée sur la figure 70).
Les régions SOI 291, 295, 299 sont des régions de type P+, les régions SOI 292, 294, 296 et 298 sont des régions de type P+ et les régions SOI 293 et 297 sont des régions de type N-. Les régions SOI 293 et 297 sont connec tées par l'intermédiaire des films de siliciure 36 au potentiel (Vcc) de la source d'alimentation, et les régions SOI 291, 295 et 299 sont connectées à la masse par l'inter médiaire des films de siliciure 36.
Dans l'écran PG 109, une polarisation inverse est appliquée aux diodes formées par les jonctions PN pour interrompre le courant de Foucault. Par conséquent, les régions SOI 293 et 297 sont connectées au potentiel de la source d'alimentation, et les régions SOI 291, 295 et 299 sont connectées à la masse.
La figure 35 représente une configuration dans le plan d'un écran PG 109. La configuration dans le plan de l'écran PG 109 est similaire à celle de l'écran PG 101 décrite en référence à la figure 2 et ne sera pas décrite d'une manière particulière. L'écran PG 109 diffère de façon importante de l'écran PG 101 par le fait que les films de siliciure 36 remplacent les films d'oxyde d'isolation 11 disposés dans des sillons, de l'écran PG 101. Une coupe transversale prise suivant la ligne X-X sur la figure 35 correspond à la coupe transversale de l'écran PG 109 repré senté sur la figure 33.
Les constituants des dispositifs à semiconduc teurs 900 semblables à ceux du dispositif à semiconducteurs 800A de la figure 31 sont désignés par les mêmes chiffres de référence et on ne les décrira pas de façon particulière.
I-2. Procédé de fabrication on va décrire brièvement un procédé de formation de l'écran PG 109. Tout d'abord, on implante une impureté de type P (ou une impureté de type N) en une concentration relativement faible dans la couche SOI 3 pour former une couche P- (une couche N-). Ensuite, en utilisant un masque de resist, on implante une impureté de type P présente en une concentration relativement élevée de manière à former sélectivement les régions SOI 291, 295 et 299 qui sont les régions de type P+, et on implante une impureté de type N en une concentration relativement élevée pour former sélec tivement les régions SOI 293 et 297, qui sont les régions de type N+. Ensuite les régions, dans lesquelles on n'a implanté aucune impureté de type P ni aucune impureté de type N possédant la concentration élevée, subsistent en tant que région de type P-.
Comme cela est représenté sur la figure 34, on forme un film de protection en siliciure PT pour recouvrir chacune des régions SOI 292, 294, 296 et 298, qui sont les régions de type P-. Le film de protection en siliciure est un film isolant, comme par exemple un film d'oxyde de sili cium, qui sert à recouvrir les régions de source/drain d'un transistor MOS, au niveau duquel l'application d'un sili ciure n'est pas souhaitée, pour empêcher la formation d'un film de siliciure.
Ensuite, on forme un film métallique MF, comme par exemple un film de cobalt ou de titane, sur l'ensemble de la surface supérieure de la structure résultante de manière à recouvrir les régions SIO 291, 293, 295, 297 et 299. On applique une transformation au film métallique MF et une transformation de siliciure pour former un film de siliciure 261. On élimine des parties du film métallique MF, qui ne sont pas transformées en siliciure, sur les films de protection en siliciure PT. Ceci fournit les films de siliciure 36 formés sélectivement.
Les films de protection en siliciure PT sont for més de manière à être appliqués en partie contre des par ties supérieures des régions SOI sur les côtés opposés de chacune des régions de type P- afin d'empêcher de façon fiable que les films de siliciure 36 soient formés sur les régions SOI sur les côtés opposés de chacune des régions de type P-.
I-3. Fonctionnement et effet Dans l'écran PG 104 du dispositif à semiconduc teurs 400 décrit en référence à la figure 35, les régions SOI sont de façon similaire disposées selon une relation de contact intime, mais aucun film de siliciure n'est formé sur les régions SOI étant donné que le film de siliciure formé continûment sur les régions SOI empêche que les diodes soient formées par des jonctions PN. Cependant, l'absence complète du film de siliciure rend quelquefois difficile de réduire la valeur résistive des régions SOI. Dans l'écran PG 109, les films de siliciure sont formés, bien qu'étant espacés de façon discrète, afin de réduire la valeur résistive des régions SOI.
La configuration dans le temps de l'écran PG, expliqué précédemment, est uniquement un exemple et la pré sente invention n'est pas limitée à la configuration dans le plan de l'écran PG.
I-4. Variante Dans l'écran PG 109 du dispositif à semiconduc teurs 900 décrit précédemment, les régions SOI situées sur les côtés opposés (de droite et de gauche) de chaque région de type P- ont des conductivités réciproquement diffé rentes. Au lieu de cela, on peut utiliser un écran PG 109A (couche de protection) d'un dispositif à semiconducteur 900A tel que représenté sur la figure 36, dans lequel les régions SOI situées sur les côtés opposés de la région faiblement dopée possèdent le même type de conductivité.
De façon plus spécifique, dans l'écran PG 109A, les régions SOI 292, 294, 296 et 298 sont des régions de type N- et les régions SOI 291, 293, 295, 297 et 299 sont des régions de type P+.
Les régions SOI 291, 295 et 299 sont connectées à la masse par l'intermédiaire des films de siliciure 36, et les régions SOI 293, 297 sont connectées au potentiel (Vcc) de la source d'alimentation, par l'intermédiaire des films de siliciure 36.
L'agencement décrit précédemment provoque l'application d'une polarisation inverse aux diodes formées par les jonctions PN, qui empêche que les diodes soient polarisées dans le sens direct par une force contre-élec tromotrice qui produit le courant de Foucault. Ceci réduit la dissipation de puissance induite par voie électrosta tique, sans apparition de la dissipation de puissance induite par voie électromagnétique, due au courant de Foucault.
Cette modification requiert seulement deux types de régions SOI pour réduire le nombre d'alignements des masques d'implantation lors de l'étape d'implantation, et par conséquent réduire la marge requise pour l'alignement des masques, ce qui permet de réaliser la configuration des régions SOI d'une manière plus microscopique.
Bien que les deux types de régions SOI soient des régions de type N- et P+ dans la description précédente, on peut naturellement utilisé, à leur place, les régions de type P - et de type N+.
J. Dixième forme de réalisation préférée J-1. Agencement du dispositif La figure 37 représente un agencement d'un dispo sitif à semiconducteurs 1000 conformément à une dixième forme de réalisation préférée de la présente invention.
Les neuf premières formes de réalisation décrites précédemment de la présente invention représentent des agencements d'écrans PG servant à empêcher la distribution de puissance induite par voie électrostatique, provoquée par l'inductance en spirale, et pour empêcher également la dissipation de puissance induite par voie électromagné tique, due à l'action du courant de Foucault dans l'écran PG. Cependant, la dissipation de puissance induite par voie électrostatique est produite non seulement par l'inductance en spirale, mais également dans des lignes formées de conducteurs linéaires comme par exemple des lignes d'interconnexion métalliques ou des lignes conductrices courbes. En d'autres termes, le même problème se pose non seulement dans des éléments d'inductance, mais également dans des structures ayant une inductance. La présente invention est applicable aux éléments d'inductance autres que l'inductance en spirale et à des structures ayant une inductance. A titre d'exemple, la présente invention est appliquée à une structure servant à empêcher la dissipation de puissance induite par voie électrostatique, qui est due à l'inductance d'une ligne d'interconnexion linéaire. Le dispositif à semiconducteurs 1000 représenté sur la figure 37 comprend un écran PG 201 (couche de pro tection), qui inclut des couches conductrices indépendantes CL disposées au-dessous de et dans la direction longitudi nale d'une ligne d'interconnexion WL3 et sont connectées à la masse pour empêcher que la dissipation de puissance induite par voie électrostatique soit provoquée par la ligne d'interconnexion WL3.
La figure 38 représente un exemple de la configu ration en coupe transversale du dispositif à semiconduc teurs 1000. Seule la partie de circuit HF RP du dispositif à semiconducteurs 1000 est représentée sur la figure 38, si on prend à titre d'exemple le dispositif à semiconducteurs 90 décrit en référence à la figure 68.
En référence à la figure 38, le substrat SOI SB inclut le substrat en silicium 1, le film d'oxyde enseveli 2 disposé sur le substrat en silicium 1, et la couche SOI 3 disposée sur le film d'oxyde enseveli 2. Dans le substrat SOI SB, une région située dans la couche SOI 3, qui corres pond à une région dans laquelle la ligne d'interconnexion WL3 est prévue, est divisée en la pluralité de régions SOI 22 par la pluralité de films d'oxyde d'isolation 13 placés dans des sillons. Les films d'oxyde d'isolation 13 placés dans des sillons sont formés moyennant le remplissage de sillons qui s'étendent depuis la surface de la couche SOI 3 jusqu'à la surface du film d'oxyde enseveli 2, par un film d'oxyde de silicium, et isolent complètement, du point de vue électrique, les régions SOI 22 les unes des autres. Le film de siliciure 32 est disposé sur chacune des régions SOI 22. La pluralité de films d'oxyde d'isolation 13 placés dans des sillons, les régions SOI 22 et les films de sili ciure 32 constituent l'écran PG 201. Des films à couches multiples constitués chacun par l'une des régions SOI 22 et l'un correspondant des films de siliciure 32, correspondent aux couches conductrices respectives CL. Les régions SOI 22 et les films de siliciure 32 possèdent une configuration plane rectangulaire qui s'étend sur la largeur de la ligne d'interconnexion WL3 de manière à être positionnée de façon fiable au-dessous de la ligne d'interconnexion WL3, sur son étendue en largeur, comme représenté sur la figure 37.
Bien que l'inductance en spirale produise le cou rant de Foucault dans l'écran PG dans un plan parallèle à la surface principale du substrat semiconducteur, la ligne d'interconnexion linéaire WL3 produit un courant de Fou cault dans des plans perpendiculaires au substrat semicon ducteur comme cela est indiqué par les flèches représentées par des lignes formées de pointillés sur la figure 37. C'est pourquoi l'épaisseur des couches conductrices CL est de préférence inférieure et est choisie de manière à être inférieure à la dimension transversale (ou largeur) des couches conductrices CL.
La dimension longitudinale (ou longueur) des couches conductrices CL et l'espacement entre les couches conductrices CL sont réglés entre environ 1 et 3 pm.
La configuration en coupe transversale de l'écran PG 201 représentée sur la figure 38 est indiquée uniquement à titre d'exemple et sans aucun caractère limitatif.
J-2. Fonctionnement et effet Comme cela a été décrit précédemment, le disposi tif à semiconducteurs 1000 comprend l'écran PG 201 incluant les couches conductrices indépendantes CL disposées au- dessous et dans la direction longitudinale de la ligne d'interconnexion WL3 de manière à empêcher l'apparition de la dissipation de puissance induite par voie électrosta tique, sous l'effet de la ligne d'interconnexion WL3.
En outre, étant donné que l'écran PG 201 est formé dans la couche SOI 3, aucune couche conductrice sup plémentaire n'est nécessaire pour former l'écran PG 201, et la structure du dispositif n'est pas compliquée. J-3. variante Pour empêcher la production du courant de Fou cault dans les couches conductrices à l'intérieur des plans perpendiculaires au substrat semiconducteur, il est effi cace de réaliser les couches conductrices CL sous la forme d'un film à couches multiples constitué par un film conduc teur et un film isolant.
De façon plus spécifique, un dispositif à semi conducteurs 1001 tel que représenté sur la figure 39 pos sède des couches conductrices CL1 se présentant chacune sous la forme d'un film à couches multiples constitué par des films conducteurs alternés CF et des films isolants ZF dans la couche SOI 3.
Des connexions électriques entre les films conducteurs CF sont établies par une partie de contact CP4 qui s'étend à travers la couche SOI 3, et chacune des couches conductrices CL1. La partie de contact CP4 est connectée à une ligne d'interconnexion WL4 formée sur la couche SOI 3 et connectée au potentiel de masse.
L'agencement décrit précédemment permet aux films isolants ZF d'interrompre le courant de Foucault produit dans la couche conductrice CL1 dans les plans perpendicu laires au substrat semiconducteur, de manière à éviter la dissipation de puissance induite par voie électromagnétique sous l'effet du courant de Foucault.
Le film à couches multiples peut être remplacé par un film de super-réseau constitué par des conducteurs et des isolants alternés de structures de super-réseau.
K. Onzième forme de réalisation préférée Les dix premières formes de réalisation préférées décrites précédemment de la présente invention représentent des agencements de l'écran PG dans le dispositif à semicon ducteurs formé sur le substrat SOI en vue d'empêcher la dissipation de puissance induite par voie électrostatique, qui est provoquée par l'inductance en spirale ou la ligne d'interconnexion, et également pour empêcher la dissipation de puissance induite par voie électromagnétique, qui résulte de la présence du courant de Foucault dans l'écran PG. La présente invention est applicable non seulement au substrat SOI, mais également à un substrat en silicium connu comme étant un substrat massif.
K-1. Agencement du dispositif La figure 40 représente un agencement d'un dispo sitif à semiconducteurs 2000 conformément à une onzième forme de réalisation préférée de la présente invention. Seule la partie de circuit HF RP du dispositif à semicon ducteurs 2000 est représentée sur la figure 40 si on prend le dispositif à semiconducteurs 90 décrit en référence à la figure 68 à titre d'exemple.
En référence à la figure 40, une région située dans le substrat en silicium 1 de type P, qui correspond à la région dans laquelle l'inductance spirale SI (dont la configuration dans le plan est représentée sur la figure 70) est prévue, est divisée en une pluralité de régions dopées 121, qui sont implantées par une impureté de type P présente avec une concentration relativement élevée (P+) par une pluralité de films d'oxyde d'isolation 111 placés dans des sillons. Les films d'oxyde d'isolation 111 placés dans des sillons sont formés au moyen du remplissage de sillons s'étendant à partir de la surface du substrat en silicium 1 jusqu'à une profondeur prédéterminée, avec un film d'oxyde de silicium.
Une région de puits NW, dans laquelle est implan tée une impureté de type N présentant une concentration relativement faible (N-) est située au-dessous des régions dopées 121.
Un film de silicium 131 est disposé sur chacune des régions dopées 121. La pluralité de films d'oxyde d'isolation 111 placés dans des sillons, les régions dopés 121 et les films de siliciure 131 constituent un écran PG 301 (couche de protection).
Les constituants du dispositif à semiconducteurs 2000, qui sont similaires à ceux du dispositif à semicon ducteurs 100 de la figure 1, sont désignés par les mêmes chiffres de référence et on n'en donnera pas la description d'une manière particulière.
La configuration en coupe transversale représen tée sur la figure 40 est indiquée uniquement à titre d'exemple et sans aucun caractère limitatif. Les différents agencements de l'écran PG décrits dans les cinquième à dixième formes de réalisation préférées peuvent être appli qués au_dispositif à semiconducteurs 2000.
K-2. Fonctionnement et effet Comme cela a été décrit précédemment, la région de puits faiblement dopée est formée dans le substrat, et l'écran PG est formé sur la région de puits faiblement dopée. La région de puits faiblement dopée, qui possède une valeur résistive élevée, est utilisée en tant que substitut du film d'oxyde enseveli pour établir une isolation élec trique entre les régions dopées 121. Par conséquent l'écran PG apte à empêcher la dissipation de puissance induite par voie électrostatique sans apparition de la dissipation de puissance induite par voie électromagnétique résultant du courant de Foucault est également formé dans le substrat massif.
L. Douzième forme de réalisation Les onze premières formes de réalisation préfé rées décrites précédemment de la présente invention repré sentent différentes constructions de l'écran PG servant à empêcher la dissipation de puissance induite par voie élec trostatique, qui est provoquée par l'inductance en spirale ou la ligne d'interconnexion, et également pour empêcher la dissipation de puissance induite par voie électromagnétique qui résulte du courant de Foucault dans l'écran PG. I1 est probable que la dissipation de puissance induite par voie électromagnétique et provoquée par l'inductance en spirale ou la ligne d'interconnexion apparaît dans le substrat semiconducteur au-dessous de l'écran PG. On va décrire un agencement servant à empêcher la dissipation de puissance induite par voie électromagnétique dans le substrat semi conducteur.
L-1. Agencement du dispositif La figure 41 représente un agencement d'un dispo sitif à semiconducteurs 3000 selon une douzième forme de réalisation préférée de la présente invention.
Le dispositif à semiconducteurs 300 comprend la partie de circuit HF RP et la partie logique LP, comme représenté sur la figure 41, qui correspondent à des por tions de la partie de circuit HF 91 et de la partie logique 92 par exemple du dispositif à semiconducteurs 90 repré senté sur la figure 60.
En référence à la figure 41, la partie de circuit HF RP et la partie logique LP sont disposées sur le subs trat SOI SB incluant le substrat en silicium 1, le film d'oxyde enseveli 2 disposé sur le substrat en silicium 1 et la couche SOI 3 disposée sur le film d'oxyde enseveli 2.
Dans la partie de circuit HF RP, une région située dans la couche SOI 3 et correspondant à la région dans laquelle l'inductance en spirale SI (dont la configu ration dans le plan est représentée sur la figure 70) est prévue, et est divisée en la pluralité de régions SOI 22 par la pluralité de films d'oxyde d'isolation 13 placés dans des sillons. Le film de siliciure 32 est disposé sur chacune des régions SOI 22. La pluralité de films d'oxyde d'isolation 13 placés dans des sillons, les régions SOI 22 et les films de siliciure 32 constituent l'écran PG 102.
Une cavité CV est prévue dans le substrat en silicium 1 au-dessous de l'écran PG 102.
La cavité CV possède une profondeur (au maximum environ 100 Mm) approximativement égale à la longueur, lorsqu'on regarde selon une vue en plan, de l'inductance en spirale SI, et s'étend de telle sorte qu'elle englobe au moins la région, dans laquelle l'inductance en spirale SI est formée, lorsqu'on regarde selon une vue en plan.
I1 est prévu une ouverture OP, qui s'étend à tra vers le film d'oxyde enseveli 2, la couche SOI 3, les films d'isolation inter-couches 4, 5 et le film isolant 6 recou vrant l'inductance en spirale SI, pour atteindre la cavité CV.
Les constituants du dispositif à semiconducteurs 3000, qui sont similaires à ceux du dispositif à semicon ducteurs 200 de la figure 8, sont désignés par les mêmes chiffres de référence et on n'en donnera pas une descrip tion de façon particulière.
A titre d'exemple, un procédé pour former une cavité CV consiste à : former sur le substrat SOI SB une structure possédant les éléments indiqués précédemment et incluant le film isolant 6 en dehors de la cavité CV, for mer l'ouverture OP s'étendant jusqu'au substrat en silicium 1; et introduire par exemple une solution à 20 % de KOH (hydroxyde de potassium) dans l'ouverture OP pour réaliser l'attaque chimique du substrat en silicium 1. L'ouverture OP est finalement remplie par un film isolant ou analogue.
La solution d'attaque chimique n'est pas limitée à la solution KOH, mais peut être formée par d'autres solu tions qui dissolvent uniquement le substrat en silicium. Par exemple on peut utiliser une solution fortement alca line comme par exemple une solution NaOH. De telles solu tions nécessitent que l'on fasse attention à la contamina tion par le potassium (K) ou le sodium (Na), mais sont faciles à traiter étant donné qu'il s'agit de substances simples. On peut également utiliser d'autres substances, comme par exemple une solution aqueuse de catéchol (C6H602) ou de TMAH (hydroxyde d'ammonium tétraméthyle ou N(CH3)40H). Le choix parmi ces solutions peut être effectué en fonction de l'organisation d'ensemble d'une usine de fabrication de semiconducteurs, dans laquelle des disposi tifs sont fabriqués. La solution d'attaque chimique telle que la solution KOH présente des vitesses différentes d'attaque chimique en fonction de la température. La solu tion à 20 % de KOH possède une vitesse d'attaque chimique de 100 nm/mn à 50'C.
La cavité CV peut être formée lorsqu'aucun élément n'est formé sur le substrat SOI CSB ou après l'étape de formation de l'écran PG 102. En principe, on peut former la cavité CV lors de n'importe quelle étape de fabrication.
L-2. Fonctionnement et effet Comme décrit précédemment, le dispositif à semi conducteurs 3000 comprend une cavité CV située dans le substrat en silicium 1 au-dessous de l'écran PG 102. Par conséquent l'écran PG 102 peut empêcher que la dissipation de puissance induite par voie électrostatique soit produite par l'inductance en spirale, sans apparition de la dissipa tion de puissance induite par voie électromagnétique qui est due au courant de Foucault produit dans l'écran PG 102. En outre le dispositif à semiconducteurs 3000 peut empêcher la production du courant de Foucault dans le substrat en silicium 1 par l'inductance en spirale SI, ce qui réduit la dissipation de puissance induite par voie électromagné tique.
Bien que l'écran PG 102 soit utilisé dans le dis positif à semiconducteurs 3000 décrit précédemment, la configuration de l'écran PG n'est pas limitée à cela. I1 va sans dire que l'on peut également utiliser différents écrans PG décrits dans les neuf premières formes de réali sation préférées.
M. Treizième forme de réalisation préférée La douzième forme de réalisation préférée décrite précédemment illustre la construction du dispositif à semi- conducteurs, qui comprend la cavité CV située dans le subs trat en silicium 1 de manière à réduire la dissipation de puissance induite par voie électromagnétique dans le subs trat en silicium 1. L'agencement servant à réduire la dis sipation de puissance induite par voie électromagnétique dans le substrat en silicium 1 n'est pas limitée à celle de la douzième forme de réalisation préférée. On peut prévoir une couche poreuse dans le substrat en silicium 1 pour interrompre le trajet du courant de Foucault.
L'expression "couche poreuse", telle qu'elle est utilisée dans la présente description, désigne non seule ment une couche ayant une multiplicité de trous, mais éga lement une couche comportant une multiplicité de sillons.
M-1. Agencement du dispositif La figure 42 représente un agencement d'un dispo sitif à semiconducteurs 4000 selon une treizième forme de réalisation préférée de la présente invention.
Les constituants prévus au-dessus du film d'oxyde enseveli 2 de la figure 42 sont similaires à ceux contenus dans le dispositif à semiconducteurs 2000 décrit en<I>réfé-</I> rence à la figure 8. Les constituants du dispositif à semi conducteurs 4000, qui sont similaires à ceux du dispositif à semiconducteurs 200 de la figure 8, sont désignés par les mêmes chiffres de référence, et on n'en donnera pas une description de façon particulière.
En référence à la figure 42, une couche poreuse PR est prévue dans le substrat en silicium 1 au-dessous de l'écran PG 102.
La couche poreuse PR inclut une pluralité de sil lons ou de trous formés par attaque chimique et qui s'étendent depuis la surface du substrat en silicium 1, à l'intérieur de ce substrat ou bien une pluralité de trous formés au moyen d'un processus d'anodisation. Les sillons ou les trous sont remplis par un état de quasi-vide ou par un isolant. Les interruptions du trajet du courant de Fou cault produit par l'inductance en spirale SI servent à réduire la dissipation de puissance induite par voie élec tromagnétique dans le substrat en silicium 1.
5 La configuration dans le plan de la couche poreuse PR peut être telle que, lorsque les trous sont uti lisés, les trous sont disposés régulièrement ou irréguliè rement dans une région prédéterminée et, lorsqu'on utilise les sillons, les sillons s'étendant dans au moins une 10 direction sont disposés en parallèle, ce qui interrompt le courant de Foucault.
Bien que l'écran PG 102 soit utilisé dans le dis positif à semiconducteurs 4000 décrit précédemment, la configuration de l'écran PG n'est pas limitée à cela. I1 va 15 sans dire que les différents écrans PG décrits dans les neuf premières formes de réalisation sont également appli cables. M-2. Procédé de fabrication En référence aux figures 43 à 53, on va décrire 20 un procédé de formation du substrat SOI SB comportant la couche poreuse PR.
M-2-1. Processus d'attaque chimique On va décrire un procédé pour former la couche poreuse PR par attaque chimique en référence aux figures 43 25 à 46. Pour la clarté de l'exposé, la couche poreuse formée par attaque chimique sera désignée ci-après comme étant une couche poreuse PR1, et la couche poreuse formée au moyen du processus d'anodisation sera désignée ci-après comme étant une couche poreuse PR2.
30 Tout d'abord, comme cela est représenté sur la figure 43, on prépare le substrat en silicium 1 et on forme par attaque chimique une pluralité de sillons TRI (ou une pluralité de trous) s'étendant au substrat en silicium 1 à partir de sa surface, de manière à former la couche poreuse 35 PR1. La pluralité de sillons (ou de trous) TRI sont dispo- sés dans une région située au-dessous d'au moins l'écran PG 102 et ont une largeur ou un diamètre qui est compris entre environ 10 nm et environ 50 nm. La couche poreuse PR1 pos sède une épaisseur comprise entre environ 10 mm et environ <B>100</B> Pm.
La profondeur des sillons (ou trous) TR1 (c'est- à-dire l'épaisseur de la couche poreuse PR1) est de préfé rence égale approximativement à la longueur de l'inductance en spirale SI, lorsque l'on regarde selon une vue en plan. Cependant, la profondeur des sillons (ou trous) TR1, qui est égale approximativement à un dixième de la longueur de l'inductance en spirale SI, lorsqu'on regarde selon une vue en plan, peut avoir pour effet de réduire la dissipation de puissance induite par voie électromagnétique.
Ensuite, lors de l'étape illustrée sur la figure 44, on forme un film isolant ZF1 constitué par exemple d'oxyde de silicium, de manière à recouvrir le substrat en silicium 1, de manière â ensevelir la couche poreuse PR1.
La figure 45 représente les détails de la couche poreuse PR1, sur laquelle est formé le film isolant ZF1. Comme cela est représenté sur la figure 45, le film isolant ZF1 est disposé de manière à recouvrir les surfaces inté rieures des sillons (ou trous) TR1 de la couche poreuse PR1. L'utilisation d'un film isolant possédant une pro priété de couverture servant à fermer les ouvertures des sillons (ou trous) respectifs TR1 avant le remplissage com plet de l'intérieur de ces sillons ou trous, en tant que film isolant ZF1 conduit à la formation de cavités HL dans les sillons (ou trous) respectifs TR1.
Lors de cette étape, lorsque le film isolant ZF1 est formé dans un environnement de vide, un vide est main tenu dans la cavité HL de manière à réduire la dissipation de puissance induite par voie électrostatique, en raison de leur faible constante diélectrique.
Lors du remplissage des sillons (ou des trous) TR1 avec le film isolant, l'utilisation d'un film isolant à faible constante diélectrique, par exemple un film d'oxyde plasmatique contenant du fluor (un film d'oxyde formé au moyen d'un procédé CVD plasmatique, c'est-à-dire de dépôt chimique en phase vapeur plasmatique) en tant que film iso lant mentionné précédemment réduit la dissipation de puis sance induite par voie électrostatique.
Lorsqu'on forme un film d'oxyde thermique par oxydation thermique, on peut former les cavités HL dans les sillons (ou trous) respectifs TR1, de la manière mentionnée précédemment.
Lorsqu'on remplit les sillons (ou trous) TR1 avec le film d'oxyde de silicium ou analogue, on peut implanter des ions de fluor (F) dans le film d'oxyde de silicium ou analogue pour réduire la constante diélectrique.
Ensuite, lors de l'étape illustrée sur la figure 46, on prépare un substrat en silicium 1A avec un film iso lant ZF2 (par exemple un film d'oxyde de silicium) sur une épaisseur prédéterminée, formée sur une surface principale de ce substrat. On fixe l'un à l'autre les substrats en silicium 1A et 1 de telle sorte que les films isolants ZF1 et ZF2 sont disposés face-à-face.
Ensuite, on applique un procédé CMP au substrat en silicium 1A afin de réduire l'épaisseur du substrat en silicium 1A. Le substrat en silicium 1A restant sert à for mer la couche SOI 3, et les films isolants ZF1 et ZF2 ser vent à former le film d'oxyde enseveli 2. De cette manière on forme le substrat SOI SB incluant le substrat en sili cium 1 pourvu de la couche poreuse PR1.
Bien qu'on a illustré précédemment l'étape de recouvrement de la couche poreuse PR1 avec le film isolant ZF1 pour former les cavités HL dans la couche poreuse PR1, les ouvertures des sillons ou trous respectifs constituant la couche poreuse PR1 peuvent être formés d'une manière qui va être décrite ci-après. Les sillons (ou trous) TR1 sont formés dans le substrat en silicium comme cela est représenté sur la figure 47. Ensuite on applique un traitement thermique (recuit avec de l'hydrogène) à une température de<B>1000'C</B> ou plus dans une atmosphère d'hydrogène, pendant quelques secondes. Ceci améliore fortement la mobilité des atomes de surface étant donné que l'énergie de surface de la couche poreuse TR1 est réduite. C'est pourquoi l'oxydation natu relle de la surface provoque l'élimination des ouvertures des sillons (ou trous) respectifs TR1 par réduction (figure 48). Par conséquent, les intérieurs des sillons (ou trous) respectifs TR1 deviennent les cavités HL, et la couche poreuse PR1 possédant une surface supérieure lissée est formée (figure 49).
L'étape suivante est similaire à l'étape repré sentée sur la figure 46. Etant donné que le film isolant n'a pas besoin d'être formé sur la surface du substrat en silicium 1, les substrats 1 et 1A sont fixés l'un à l'autre de telle sorte que le film isolant ZF2 du substrat en sili cium 1A est disposé en vis-à-vis de l'une des surfaces principales du substrat en silicium 1, dans lequel la couche poreuse PR1 est formée.
M-2-2. Processus d'anodisation On va décrire un procédé de formation de la couche poreuse PR au moyen du processus d'anodisation en référence aux figures 50 à 53. La formation de la couche poreuse au moyen du processus d'anodisation est décrite sur les figures 6 à 10 de la demande de brevet japonais N*11- 117770 (1999).
Le procédé est décrit sur la base de la descrip tion donnée précédemment. On prépare un bain d'anodisation incluant une électrode supérieure en platine agissant en tant que cathode et une électrode inférieure en platine agissant en tant qu'anode, ces électrodes étant disposées en vis-à-vis l'une de l'autre et possédant un intérieur destiné à être rempli par une solution d'anodisation. Ensuite, on place le substrat en silicium 1 entre les électrodes supérieure et inférieure en platine de sorte que l'une de leurs surfaces principales, dans laquelle l'électrode poreuse PR2 doit être formée, est située à l'opposé de l'électrode supérieure en platine, et le bain d'anodisation est rempli avec une solution HF. Ensuite, on fait passer un courant à travers le substrat en silicium 1. Dans les conditions d'anodisation comprenant une durée d'anodisation de 30 secondes et une densité de courant d'anodisation de 10 mA/cm2, la surface supérieure du subs trat en silicium 1 est rendue poreuse, et la couche poreuse PR2 ayant une épaisseur d'environ 0,2 mm est formée dans la surface principale du substrat en silicium 1.
Les trous formés dans la couche poreuse PR2 n'ont pas une forme linéaire telle qu'elle est obtenue par attaque chimique, mais une forme compliquée. Pour simpli fier, les trous sont représentés comme possédant la forme indiquée sur la figure 50.
L'épaisseur de la couche poreuse PR2 peut être commandée au moyen de la durée d'anodisation et de la den sité de courant d'anodisation, et peut être également com mandée en fonction des types de la solution d'anodisation. La densité de la couche poreuse PR2 (qui correspond au rap port entre la partie formée de silicium et la partie formée par les trous) peut être réglée au moyen de la concentra tion de la solution HF.
L'épaisseur de la couche poreuse PR2 est de pré férence égale approximativement à la longueur de l'induc tance en spirale SI, lorsqu'on la regarde selon une vue en plan. Cependant, l'épaisseur de la couche poreuse PR2, qui est égale à environ un dixième de la longueur de l'inductance en spirale SI, lorsqu'on regarde selon une vue en plan, peut avoir pour effet de réduire la dissipation de puissance induite par voie électromagnétique. Ensuite, comme cela a été décrit précédemment, on applique un traitement thermique à une température de <B>1000'C</B> ou plus dans une atmosphère d'hydrogène pendant quelques secondes de manière à supprimer les ouvertures des trous respectifs par réduction. Par conséquent les inté rieurs des trous deviennent les cavités HF et la couche poreuse PR2 ayant une surface supérieure lissée est formée (figure 50).
La couche poreuse PR2 est formée sélectivement dans le substrat en silicium 1 de manière à correspondre à la région dans laquelle l'inductance en spirale SI doit être formée ultérieurement. Un masque doit être formé dans une région, dans laquelle la couche poreuse PR2 ne doit pas être formée, de manière à empêcher que la solution HF vienne en contact avec cette région. Il va sans dire que la couche poreuse PR2 peut être disposée à travers le substrat en silicium 1.
La disposition de la couche poreuse PR2 à travers le substrat en silicium 1 a non seulement pour effet de réduire la dissipation de puissance induite par voie élec tromagnétique et produite par l'inductance en spirale, mais également de réduire la dissipation de puissance induite par voie électromagnétique et provoquée par la ligne d'interconnexion.
Ensuite, comme représenté sur la figure 51, on prépare un substrat poreux PSB, dans lequel une couche po reuse PR1, une couche épitaxiale EX et un film isolant ZF3 sont formés d'une manière empilée sur un substrat en sili cium 1C.
On peut utiliser le procédé décrit sur les figures 6 à 10 de la demande de brevet japonais N 11-117770 pour former le substrat poreux PSB. Des étapes similaires à celles du procédé mentionné précédemment de formation de la couche poreuse PR2 sont mises en oeuvre pour former la couche poreuse PR21 dans le substrat en silicium 1C. Une structure monocristalline du substrat en silicium 1C est maintenue dans la surface supérieure de la couche poreuse PR21, cette structure ayant une orientation cristalline similaire à celle du substrat en silicium 1C. Ensuite on forme la couche épitaxiale EX sur une épaisseur prédéterminée sur une surface principale de la couche poreuse PR21 en utilisant une technique de croissance êpi- taxiale. La couche épitaxiale EX, qui agit ultérieurement en tant que couche SOI 3, a une épaisseur égale à celle de la couche SOI 3.
Ensuite, on forme sur la couche épitaxiale EX le film isolant ZF3 ayant une épaisseur prédéterminée et formé par exemple d'oxyde de silicium. Le film isolant ZF3 qui agit ensuite en tant que film d'oxyde enseveli 2, est réa lisé avec une épaisseur égale â celle du film d'oxyde ense veli 2.
Ensuite, lors de l'étape illustrée sur la figure 52, on fixe entre eux le substrat en silicium 1 et le subs trat poreux PSB de telle sorte que l'une des surfaces prin cipales du substrat en silicium 1, dans lequel la couche poreuse PR2 est formée, et le film isolant ZF3 du substrat poreux PSB sont placés en vis-à-vis.
Ensuite, comme cela est représenté sur la figure 53, on élimine de la structure obtenue la couche poreuse PR21 et le substrat en silicium 1C en utilisant la couche poreuse PR21 du substrat poreux PSB en tant que limite. Sinon, on réduit par polissage la structure obtenue jusqu'à la surface supérieure de la couche épitaxiale EX, en utili sant un procédé CMP. Ceci permet d'obtenir le substrat SOI SB incluant le substrat en silicium 1, dans lequel est for mée la couche poreuse PR2.
M-3. Fonctionnement et effet Comme cela a été décrit précédemment, l'écran PG 102 situé dans le dispositif à semiconducteurs 4000 repré senté sur la figure 42 permet d'empêcher que l'inductance en spirale produise la dissipation de puissance induite par voie électrostatique, sans apparition de la dissipation de puissance induite par voie électromagnétique, qui est due au courant de Foucault produit dans l'écran PG 102. En outre, le dispositif à semiconducteurs 4000 comporte la couche poreuse PR formée dans le substrat en silicium 1, et les sillons ou les trous de la couche poreuse PR sont rem plis par un état de quasi-vide ou par un isolant. Par conséquent le dispositif à semiconducteurs 4000 peut inter rompre le trajet du courant de Foucault produit par le conducteur en spirale SI, ce qui réduit la dissipation de puissance induite par voie électromagnétique dans le subs trat en silicium 1.
M-4. Variante Le procédé de formation de la couche poreuse PR dans le dispositif à semiconducteurs 4000 est illustré comme comprenant la préparation du substrat SOI SB compor tant la couche poreuse PR, puis la formation des consti tuants incluant l'écran PG 102 sur le substrat SOI SB. Sinon, on peut utiliser un procédé de fabrication qui va être décrit en référence à la figure 54.
Comme cela est représenté sur la figure 54, on prépare le substrat SOI SB dans lequel des constituants tels que des films d'oxyde d'isolation PTI placés dans des sillons sont formés sur la couche SOI 3. Non seulement les films d'oxyde d'isolation PTI placés dans des sillons, mais également des transistors MOS et analogues peuvent être formés dans la couche SOI 3.
Les parties de la couche SOI 3 et du film d'oxyde enseveli 2, qui correspondent à la région dans laquelle l'inductance en spirale doit être prévue, sont retirées sélectivement du substrat SOI SB, par formation d'une ouverture OP1.
Ensuite, on forme un masque de resist RM4, qui expose une partie du substrat en silicium 1 dans laquelle la couche poreuse PR2 doit être formée, et recouvre les bords de l'ouverture OP1 et la couche SOI 3. On place le substrat SOI SB, sur lequel est formé le masque de resist RM4, dans un bain d'anodisation CC incluant une électrode supérieure en platine UE et une électrode inférieure posi tive en platine LE. On introduit la solution HF dans le bain d'anodisation CC et on fait circuler un courant entre l'électrode supérieure en platine UE et l'électrode posi tive inférieure en platine LE. Ceci conduit à la formation de la couche poreuse PR2 dans la partie à nu du substrat en silicium 1.
Après formation de la couche poreuse PR2, on éli mine le masque de résine RM4. On forme un film isolant dans l'ouverture OP1 pour réparer le film d'oxyde enseveli 2. On forme une couche de silicium sur le film isolant pour répa rer la couche SOI 3. On forme l'écran PG 102 dans la couche SOI 3 pour former l'agencement similaire à celui du dispo sitif semiconducteur 4000.
Lorsque les différents écrans PG décrits dans les dix premières formes de réalisation préférées ne sont pas utilisés, l'ouverture OP1 peut être remplie simplement par le film isolant.
N. Quatorzième forme de réalisation préférée La treizième forme de réalisation préférée men tionnée précédemment de la présente invention comporte la couche poreuse PR formée dans le substrat en silicium 1 du substrat SOI SB. Cependant, on peut former la couche poreuse dans la couche SOI du substrat SOI.
N-1. Agencement du dispositif La figure 55 représente un agencement d'un dispo sitif à semiconducteurs 5000 conformément à une quatorzième forme de réalisation préférée de la présente invention.
Sur la figure 55, la partie de circuit HF est représentée comme étant disposée sur un substrat SOI SBA incluant le substrat en silicium 1, un film d'oxyde ense- veli 2A disposé sur le substrat en silicium 1 et une couche SOI 3A disposée sur le film d'oxyde enseveli 2A.
L'écran PG 105 comprenant les régions SOI 251 à 257 disposées selon une relation de contact intime est formé dans la couche SOI 3A dans une relation de correspon dance avec la région dans laquelle est prévue l'inductance en spirale SI (dont la configuration dans le plan est représentée sur la figure 70). L'écran PG 105 de la figure 55 a un agencement similaire à celui du dispositif à semi conducteurs 5000 décrit en référence à la figure 18. L'écran PG 105 comporte en outre des régions SOI 258 et 259 non représentées.
La surface supérieure de l'écran PG 105 est recouverte par le film d'oxyde d'isolation 17 placé dans un sillon, qui est parallèle au film d'oxyde d'isolation par tielle.
Un transistor MOS Q40 est formé en position adja cente au film d'oxyde d'isolation 17 placé dans un sillon. Le transistor MOS Q40 possède un film isolant de grille GZ disposé sur une région SOI définie par le film d'oxyde d'isolation 17 placé dans un sillon, une électrode de grille GT disposée sur le film d'isolation de grille GZ, un film de siliciure GS disposé sur l'électrode de grille GT et des films d'isolation de parois latérales GW1 et GW2 disposés de manière à recouvrir les surfaces latérales du film d'isolation de grille GZ, l'électrode de grille GT et le film de siliciure GS.
Une région de source/drain SD2 située du même côté que le film d'isolation de paroi latérale GW2 possède une largeur supérieure à celle d'une région de source/drain SD1 située sur le côté opposé. Le film d'isolation de paroi latérale GW2 s'étend sur la région de source/drain SD2.
Un film de siliciure SS1 est disposé dans la sur face de la région de source/drain SD1 à l'extérieur du film d'isolation de paroi latérale GW1, et un film de siliciure SS2 est disposé dans la surface de la région de source/drain SD2 à l'extérieur du film d'isolation de paroi latérale GW2. Ceci conduit au fait que l'électrode de grille GT est décalée vers la région de source/drain SD1, ce qui est connu sous l'expression grille décalée. La grille décalée, qui peut réduire la concentration du champ électrique dans la région de drain pour accroitre la ten sion de claquage du transistor MOS, est une structure appropriée pour des dispositifs à semiconducteurs.
Les films de siliciure SS1 et SS2 sont connectés par les parties de contact CP5 et CP6 de manière à recou vrir respectivement des lignes d'interconnexion WL5 et WL6.
Les constituants du dispositif à semiconducteurs 5000, qui sont similaires à ceux du dispositif à semicon ducteurs 500 de la figure 18, sont désignés par les mêmes chiffres de référence et on n'en donnera pas une descrip tion de façon particulière.
Une couche poreuse PR3 est disposée sur la couche SOI 3A représentée sur la figure 55.
La couche poreuse PR3 comprend une pluralité de trous formés au moyen du processus d'anodisation et s'éten dant à partir de la surface du substrat en silicium 1, à l'intérieur de ce dernier. Les trous sont remplis par un état de quasi-vide ou par un isolant.
Cette interruption du trajet du courant de Fou cault produit par l'inductance en spirale SI sert à réduire la dissipation de puissance induite par voie électromagné tique dans le substrat SOI 3A.
N-2. Procédé de fabrication En référence aux figures 56 à 59, on va décrire un procédé de formation du substrat SOI SBA incluant la couche SOI et la couche poreuse PR3 formée dans la couche.
Un procédé de formation d'un substrat SOI incluant une couche SOI dans laquelle est formée une couche poreuse, est décrit dans les figures 1 à 9 de la demande de brevet japonais N 11-165951 (1999).
On va décrire le procédé sur la base de la des cription donnée précédemment. Tout d'abord, lors de l'étape illustrée sur la figure 56, on forme la couche poreuse PR3 ayant une épaisseur d'environ 1 gm dans une surface princi pale d'un substrat en silicium 1D, au moyen du procédé d'anodisation. Après formation de la couche poreuse PR3, on peut naturellement appliquer un traitement thermique à une température de 1000 C ou plus dans une atmosphère d'hydrogène pendant quelques secondes, comme décrit précé demment, de manière à supprimer l'ouverture des trous res pectifs par réduction, ce qui permet d'obtenir des cavités situées à l'intérieur des trous respectifs et de lisser la surface supérieure de la couche poreuse PR3.
On peut former une pluralité de sillons (ou de trous) par attaque chimique au lieu d'utiliser le procédé d'anodisation, pour former la couche poreuse PR3.
Ensuite, comme cela est représenté sur la figure 57, on prépare le substrat en silicium 1 pourvu d'un film isolant ZF4 ayant une épaisseur prédéterminée et formé sur une surface principale du substrat. Le film isolant ZF4, qui agit ultérieurement en tant que film d'oxyde enseveli 2A, est réalisé avec une épaisseur égale à celle du film d'oxyde enseveli 2A.
Lors de l'étape représentée sur la figure 58, on réunit entre eux les substrats en silicium 1 et 1D de telle sorte que l'une des surfaces principales du substrat en si licium 1D, dans lequel la couche poreuse PR3 est formée, et le film isolant ZF4 du substrat en silicium 1 sont placés face-à-face.
Ensuite, comme cela est représenté sur la figure 59, on polit le substrat en silicium 1D au moyen d'un pro cédé CMP pour réduire son épaisseur jusqu'à ce que l'épaisseur du substrat en silicium 1D incluant la couche poreuse PR3 ait une épaisseur égale à celle de la couche SOI 3A. De cette manière, on réalise le substrat SOI SBA comprenant la couche SOI 3A, dans laquelle est formée la couche poreuse PR3.
Le procédé de formation du substrat SOI SBA n'est pas limité au procédé mentionné précédemment. Par exemple, on peut utiliser un procédé décrit sur les figures 10 à 19 de la demande de brevet japonais<B>N'11-165951.</B>
De façon plus spécifique, on forme une première couche poreuse dans un premier substrat en silicium, puis on forme une couche ëpitaxiale ayant une épaisseur prédé terminée sur la première couche poreuse au moyen d'une technique de croissance épitaxiale. Ensuite, on forme une seconde couche poreuse dans une surface principale de la couche épitaxiale, et on forme un film d'oxyde de silicium sur la seconde couche poreuse. Ceci permet de réaliser un premier substrat.
Ensuite, on prépare séparément un second substrat en silicium destiné à servir de second substrat. On réunit l'un à l'autre les premier et second substrats de telle sorte que le film d'oxyde de silicium du premier substrat et une surface principale du second substrat sont placés en vis-à-vis.
Ensuite, on élimine la première couche poreuse et le premier substrat en silicium de la structure résultante en utilisant la première couche poreuse en tant que limite. Ceci aboutit au substrat SOI qui contient le second subs trat en silicium, le film d'oxyde de silicium, la seconde couche poreuse et la couche épitaxiale formés d'une manière empilée.
N-3. Fonctionnement et effet Comme cela a été décrit précédemment, l'écran PG 105 dans le dispositif à semiconducteurs 5000 représenté sur la figure 55 permet d'empêcher la production de la dis sipation de puissance induite par voie électrostatique sous l'effet de l'inductance en spirale, sans que n'apparaisse la dissipation de puissance induite par voie électromagné tique sous l'effet du courant de Foucault produit dans l'écran PG 105.
En outre, le dispositif à semiconducteurs 5000 comporte la couche poreuse PR3 formée dans la couche SOI 3A, et les sillons ou trous de la couche poreuse PR3 sont remplis par un état de quasi-vide ou par un isolant. Par conséquent le dispositif à semiconducteurs 5000 peut inter rompre le trajet du courant de Foucault produit par l'inductance en spirale SI, ce qui réduit la dissipation de puissance induite par voie électromagnétique dans la couche SOI 3A.
O. Quinzième forme de réalisation préférée Les douzième à quatorzième formes de réalisation préférées décrites précédemment de la présente invention illustrent les agencements du dispositif à semiconducteurs formé sur le substrat SOI et dans lesquels la couche poreuse est formée dans le substrat en silicium ou dans la couche SOI de manière à empêcher l'apparition de la dissi pation de puissance induite par voie électromagnétique due à l'inductance en spirale ou à la ligne d'interconnexion dans le substrat en silicium, dans la couche SOI. La pré sente invention est applicable non seulement au substrat SOI, mais également à un substrat en silicium connu sous l'expression substrat massif.
O-1. Agencement du dispositif La figure 60 représente un agencement d'un dispo sitif à semiconducteurs 6000 conformément à une quinzième forme de réalisation préférée de la présente invention. La partie de circuit HF RP et la partie logique LP du disposi tif à semiconducteurs 6000 sont représentées sur la figure 60, si on prend à titre d'exemple le dispositif à semicon ducteurs 90 décrit en référence à la figure 68.
En se référant â la figure 60, la région située dans le substrat en silicium de type P1, qui correspond aux régions dans lesquelles est prévue l'inductance en spirale SI (dont la configuration dans le plan est représentée sur la figure 70), est divisée en la pluralité de régions dopées 121 dans lesquelles on réalise une implantation avec une impureté de type P ayant une concentration relativement élevée de films d'oxyde d'isolation 111 placés dans des sillons. Les films d'oxyde d'isolation 111 placés dans des sillons sont formés au moyen du remplissage de sillons s'étendant à partir de la surface du substrat en silicium 1, sur une profondeur prédéterminée, avec un film d'oxyde de silicium.
Le film de siliciure 131 est disposé sur chacune des régions dopées 121. La pluralité de films d'oxyde d'isolation 111 placés dans des sillons, les régions dopées 121 et les films de siliciure 131 constituent l'écran PG 301.
Dans la partie logique LP, la couche SOI 3 est divisée en les régions SOI 61 et 62 par le film d'oxyde d'isolation 15 placé dans un sillon. Les transistors MOS Q21 et Q22 sont formés respectivement dans les régions SOI 61 et 62.
La région de puits NW, dans laquelle est implan tée une impureté de type N ayant une concentration relati vement faible (N-), est formée au-dessous des régions dopées 121 dans le substrat en silicium 1 et s'étend autour du substrat en silicium 1. Une couche poreuse PR4 ayant une épaisseur prédéterminée est formée au-dessous des régions dopées 121 dans le substrat en silicium 1 incluant la région de puits NW et s'étend à travers le substrat en silicium 1.
Les constituants du dispositif à semiconducteurs 6000, qui sont similaires à ceux des dispositifs à semicon ducteurs 200 de la figure 8, sont désignés par les mêmes chiffres de référence, et on n'en donnera pas la descrip tion d'une manière particulière. Q-2. Fonctionnement et effet Comme décrit précédemment, l'écran PG 301 dans le dispositif à semiconducteurs 6000 représenté sur la figure 60 permet d'empêcher la dissipation de puissance induite par voie électrostatique sous l'effet de l'inductance en spirale, sans l'apparition de la dissipation de puissance induite par voie électromagnétique qui résulte du courant de Foucault produit dans l'écran PG 301. En outre, le dispositif à semiconducteurs 6000 comporte la couche po reuse PR4 formée dans le substrat en silicium 1, et les tranchées ou les trous situés dans la couche poreuse PR4 sont remplis par un état de quasi-vide. Par conséquent le dispositif à semiconducteurs 6000 permet d'interrompre le trajet du courant de Foucault produit par l'inductance en spirale SI, ce qui réduit la dissipation de puissance in duite par voie électromagnétique dans le substrat en sili cium 1.
La disposition de la couche poreuse PR4 à travers le substrat en silicium 1 a pour effet non seulement de réduire la dissipation de puissance induite par voie élec tromagnétique provoquée par l'inductance en spirale, mais également de réduire la dissipation de puissance induite par voie électromagnétique provoquée par la ligne d'interconnexion.
P. Seizième forme de réalisation préférée Les douzième à quinzième formes de réalisation préférées décrites précédemment de la présente invention illustrent les agencements du dispositif à semiconducteurs formés sur le substrat SOI ou sur le substrat en silicium massif, dans lequel la couche poreuse est formée dans le substrat en silicium ou dans la couche SOI pour empêcher l'apparition de la dissipation de puissance induite par voie électromagnétique due à l'inductance en spirale et à la ligne d'interconnexion dans le substrat en silicium et dans la couche SOI. Des améliorations indiquées ci-après de l'agencement des différents écrans PG mentionnés précédem ment des dix premières formes de réalisation préférées per mettent d'empêcher la dissipation de puissance induite par voie électromagnétique dans le substrat en silicium et dans la couche SOI.
P-1. Agencement du dispositif La figure 61 représente l'agencement d'un dispo sitif à semiconducteurs 7000 selon une seizième forme de réalisation de la présente invention. La partie de circuit HF RP et la partie logique LP du dispositif à semiconduc teurs 7000 sont représentées sur la figure 1 dans le cas où on prend à titre d'exemple le dispositif à semiconducteurs 90 décrit en référence à la figure 68.
En référence à la figure 61, la partie de circuit HF RP et la partie logique LP sont disposées sur le subs trat SOI SB incluant le substrat en silicium 1, le film d'oxyde enseveli 2 disposé sur le substrat en silicium 1 et la couche SIO 3 disposée sur le film d'oxyde enseveli 2.
Dans la partie de circuit HF RP, la région située dans la couche SOI 3 correspondant à la région dans laquelle est prévue l'inductance en spirale SI (dont la configuration dans le plan est représentée sur la figure 70), est divisée en la pluralité de régions SOI 22 par la pluralité de films d'oxyde d'isolation 13 placés dans des sillons. Les films d'oxyde d'isolation 13 placés dans des sillons sont formés par remplissage des sillons qui s'éten dent à partir de la surface de la couche SOI 3 jusqu'à la surface du film d'oxyde enseveli 2, avec un film d'oxyde de silicium, et isolent complètement, du point de vue élec trique, les régions SOI 22 les unes des autres.
Le film de siliciure 32 est disposé sur chacune des régions SOI 22. La pluralité de films d'oxyde d'isola tion 12 placés dans des sillons, les régions SOI 22 et les films de siliciure 32 constituent l'écran PG 102.
Dans la partie logique LP, la couche SOI 3 est divisée en les régions SOI 61 et 62 par le film d'oxyde d'isolation 15 placé dans un sillon. Les transistors MOS Q21 et Q22 sont formés respectivement dans les régions SOI 61 et 62.
Un sillon TR3, dont l'ouverture est fermée par chacun des films d'oxyde d'isolation 13 placés dans des sillons, est disposé au-dessous de chacun des films d'oxyde d'isolation 13 placés dans des sillons.
Le sillon TR3 s'étend à travers le film d'oxyde enseveli 2 jusqu'à l'intérieur du substrat en silicium 1 et possède une profondeur d'environ 100 gm.
La cavité HL est formée dans le sillon TR3 et son ouverture est fermée par chacun des films d'oxyde d'isola tion 13 placés dans des sillons.
Les constituants du dispositif à semiconducteurs 7000, qui sont similaires à ceux du dispositif à semicon ducteurs 2000 de la figure 8, sont désignés par les mêmes chiffres de référence et on n'en donnera pas une descrip tion de façon particulière.
P-2. Procédé de fabrication On va décrire en référence aux figures 62 à 64 un procédé de fabrication de l'écran PG 102 et des sillons PR3.
Tout d'abord, comme cela est décrit dans le pro cédé de fabrication du dispositif à semiconducteurs 200 décrit en référence à la figure 9, le film d'oxyde de sili cium OX possède une épaisseur d'environ 20 nm et est formé sur la couche SOI 3, et le film de nitrure de silicium SN possédant une épaisseur d'environ 200 nm est formé sur le film de silicium OX. Ensuite, une structuration est exécu tée de manière à appliquer une attaque chimique au film à couches multiples constitué par le film d'oxyde de silicium OX, le film de nitrure de silicium SL et la couche SOI 3 de manière à laisser subsister une partie inférieure de la couche SOI 3, ce qui conduit à la formation des sillons TR131, TR141 et TR15 dans les régions dans lesquelles les films d'oxyde d'isolation 13, 14 et 15, placés dans des sillons, doivent être formés.
Ensuite, lors de l'étape illustrée sur la figure 62, le masque de resist RM2, qui recoupe partiellement les sillons TR131 et TR141 et recoupe complètement le sillon TR15, est utilisé pour en outre appliquer une attaque chi mique à des parties des sillons TR131 et TR141, qui ne sont pas recouverts par le masque de resist RM2, ce qui conduit à la formation de sillons TR13 et TR14 qui s'étendent à travers la couche SOI 3.
Une fois que le masque de resist RM2 est éliminé, les sillons TR3 possédant une profondeur d'environ 100 Mm et s'étendant à travers le film d'oxyde enseveli 2, à l'intérieur du substrat en silicium 1, sont formés moyen nant l'utilisation d'un masque de resist RM21 qui est structuré de manière à posséder des ouvertures dans des positions correspondant aux sillons TR13 lors de l'étape illustrée sur la figure 63.
Une fois que le masque de resist RM21 a été retiré, on forme un film d'oxyde de silicium ZF5 possédant une épaisseur supérieure à la largeur (par exemple 200 à 500 nm) des sillons TR3, par exemple d'une épaisseur d'environ 500 nm, sur l'ensemble de la surface supérieure d'une structure résultante de manière à ensevelir les sil lons TR13, TR14, TR15 et TR3 dans l'étape illustrée sur la figure 64. On applique un procédé CMP (polissage mécano- chimique) jusqu'à ce que le film de nitrure de silicium SN soit éliminé partiellement par polissage. Ensuite on éli mine le film de nitrure de silicium SN et le film d'oxyde de silicium OX. ceci permet de réaliser les films d'oxyde d'isolation 13 à 15 placés dans des sillons et les sillons TR13 recouverts par les films d'oxyde d'isolation 13 placés dans des sillons.
Le film d'oxyde de silicium ZF5 est disposé de manière à recouvrir les surfaces intérieures des sillons TR13. L'utilisation d'un film isolant possédant une pro priété de recouvrement servant à fermer les ouvertures des sillons respectifs TR13 avant le remplissage complet de l'intérieur de ce sillon, en tant que film d'oxyde de sili cium ZF5, crée les cavités HL dans les sillons respectifs TR3.
Lors de cette étape, lorsque le film isolant ZF5 est formé dans un environnement sous vide, un vide est maintenu dans la cavité HL, de manière à réduire la dissi pation de puissance induite par voie électrostatique en raison de leur faible constante diélectrique.
Ensuite, on exécute les étapes connues de fabri cation d'un transistor MOS (incluant l'étape connue de formation d'un siliciure), de fabrication d'un film isolant inter-couches, de fabrication d'une couche d'interconnexion et de fabrication de l'inductance en spirale, pour former le dispositif à semiconducteurs 7000.
La configuration dans le plan de l'écran PG 102 peut être par exemple la configuration représentée en réfé rence à la figure 2 ou n'importe laquelle des configura tions représentées en référence aux figures 3 à 7. La configuration dans le plan des sillons TR3 est similaire du point de vue géométrique, et la configuration des films d'oxyde d'isolation, placés dans des sillons, des diffé rents écrans.
P-3. Fonctionnement et effet Comme décrit précédemment, l'écran PG 102 dans le dispositif à semiconducteurs 7000 représenté sur la figure 61 permet d'empêcher l'apparition de la dissipation de puissance induite par voie électrostatique sous l'effet de l'inductance en spirale, sans que se produise l'apparition de la dissipation de puissance induite par voie électroma gnétique et due au courant de Foucault produit dans l'écran PG 102. En outre les sillons TR3 disposés au-dessous des films d'oxyde d'isolation 13 placés dans des sillons et s'étendant à travers le film d'oxyde enseveli 2 jusqu'à l'intérieur du substrat en silicium 1, permet d'interrompre le trajet du courant de Foucault produit par l'inductance en spirale SI de manière à réduire la dissipation de puis sance induite par voie électromagnétique dans le substrat en silicium 1.
P-4. Première variante Dans le dispositif à semiconducteurs 7000 men tionné précédemment, les sillons TR3, qui s'étendent à tra vers le film d'oxyde enseveli 2 jusqu'à l'intérieur du substrat en silicium 1, sont disposés au-dessous des films respectifs d'oxyde d'isolation 13 placés dans des sillons, qui constituent l'écran PG 102. Au lieu de cela, on peut utiliser un dispositif à semiconducteurs 8000 tel que représenté sur la figure 65, dans lequel des sillons TR4 qui s'étendent à travers le film d'oxyde enseveli 2 jusqu'à l'intérieur du substrat en silicium 1, sont prévus au- dessous des films respectives d'oxyde d'isolation 11 placés dans des sillons, qui constituent l'écran PG 101.
Les sillons possèdent une profondeur d'environ 100 mm et les cavités HF sont formées dans les sillons TR4 de telle sorte que leurs ouvertures sont fermées respecti vement par les films d'oxyde d'isolation 11 placés dans des sillons.
Les constituants du dispositif à semiconducteurs 8000, qui sont similaires à ceux des dispositifs à semicon ducteurs 100 de la figure 1, sont désignés par les mêmes chiffres de référence et on n'en donnera pas une descrip tion de façon particulière.
P-5. Seconde variante On peut utiliser un dispositif à semiconducteurs 9000 tel que représenté sur la figure 66, dans lequel des sillons TR5 s'étendant à travers le film d'oxyde enseveli et pénétrant à l'intérieur du substrat en silicium 1, sont prévus au-dessous des films respectifs d'oxyde d'isolation 16 placés dans des sillons, qui constituent l'écran PG 103A.
*Les sillons TR5 possèdent une profondeur d'envi ron 100 mm et les cavités HL sont formées dans les sillons TR5 de telle sorte que leurs ouvertures sont fermées res pectivement par les films d'oxyde d'isolation 16 placés dans des sillons.
Les constituants du dispositif à semiconducteurs 9000, qui sont similaires à ceux du dispositif à semicon ducteurs 900A de la figure 14 sont désignés par les mêmes chiffres de référence et on n'en donnera pas une descrip tion de façon particulière.
P-6. Troisième variante On peut utiliser un dispositif à semiconducteurs 8001 tel que représenté sur la figure 67, dans lequel des sillons TR6 d'une profondeur prédéterminée sont formés au- dessous des films respectifs d'oxyde d'isolation 111, pla cés dans les sillons, qui constituent l'écran PG 301 formé dans la région du substrat en silicium 1 de type P, qui correspond à la région dans laquelle est prévue l'induc tance en spirale SI (dont la configuration dans le plan est représentée sur la figure 70).
Les sillons TR6 possèdent une profondeur d'envi ron 100 mm et les cavités HL sont formées dans les sillons TR6 de telle sorte que leurs ouvertures sont fermées res pectivement par les films d'oxyde d'isolation 111 placés dans des sillons.
Les constituants du dispositif à semiconducteurs 8001 qui sont similaires à ceux du dispositif à semiconduc teurs 2000 de la figure 40 sont désignés par les mêmes chiffres de référence et on n'en donnera pas une descrip tion de façon particulière.
Bien que l'invention ait été décrite de façon détaillée, la description précédente est donnée uniquement à titre illustratif et sans aucun caractère limitatif. on comprendra que de nombreuses autres variantes et modifica tions entrent dans le cadre de la présente invention.

Claims (19)

<U>REVENDICATIONS</U>
1. Dispositif à semiconducteurs, caractérisé en ce qu'il comprend un substrat semiconducteur; une couche de protection disposée sur une surface principale dudit substrat semiconducteur; et un élément d'inductance disposé au-dessus d'une région, dans laquelle ladite couche de protection est for mée, moyennant l'interposition d'un film isolant inter- couches disposé entre l'élément d'inductance et la couche de protection, ladite couche de protection possédant au moins une partie conductrice connectée à un potentiel de masse, et au moins une partie d'interruption de courant pour interrompre un trajet d'un courant de Foucault induit par ledit élément d'inductance dans un plan de la ou des par ties conductrices.
2. Dispositif à semiconducteurs selon la revendi cation 1, caractérisé en ce que ledit substrat semiconducteur est un substrat dit SOI, c'est-à-dire silicium-sur-isolant (SB) comprenant une partie de substrat (1) servant de base de support, un film d'oxyde enseveli (2) disposé sur ladite partie de substrat et une couche SOI (3) disposée sur ledit film d'oxyde enseveli, que la ou lesdites parties d'interruption de cou rant comprennent une pluralité de films d'oxyde d'isolation (11,13) disposés de façon sélective et s'étendant à partir d'une surface de ladite couche SOI à travers ladite couche SOI jusqu'audit film d'oxyde enseveli, et que la ou lesdites parties conductrices compren nent une pluralité de régions SOI isolées électriquement les unes des autres par lesdites pluralités de films d'oxyde d'isolation.
3. Dispositif à semiconducteurs selon la revendi- cation 2, caractérisé en ce que chacun desdits films d'oxyde d'isolation (11) possède une largeur prédéterminée et s'étend essentiellement perpendiculairement à une sur face dudit film d'oxyde enseveli.
4. Dispositif à semiconducteurs selon la revendi cation 2, caractérisé en ce que chaque film de ladite plu ralité de films d'oxyde d'isolation (13) comprend une pre mière partie possédant une première largeur et s'étendant essentiellement perpendiculairement à une surface dudit film d'oxyde enseveli, et une seconde partie adjacente â et située au-dessous de ladite première partie, ladite seconde partie possédant une seconde largeur inférieure à ladite première largeur et s'étendant essentiellement perpendicu lairement à la surface dudit film d'oxyde enseveli.
5. Dispositif à semiconducteurs selon la revendi cation 1, caractérisé en ce que ledit substrat semiconducteur est un substrat SOI (SB) comprenant une partie de substrat (1) servant de base de support, un film d'oxyde enseveli (2) disposé sur ladite partie de substrat et une couche SOI (3) disposée sur ledit film d'oxyde enseveli, que la ou lesdites parties conductrices compren nent une pluralité de régions SOI (23) obtenues par amin cissement de ladite couche SOI à une épaisseur prédétermi née, et que la ou lesdites parties d'interruption du cou rant comprennent un film isolant (16) disposé de manière à remplir au moins un espace entre ladite pluralité de régions SOI.
6. Dispositif à semiconducteurs selon la revendi cation 5, caractérisé en ce que chaque région de ladite pluralité de régions SOI contient une impureté semiconduc trice ayant une concentration relativement élevée.
7. Dispositif à semiconducteurs selon la revendi cation 5, caractérisé en ce qu'un film de siliciure est formé sur une surface supérieure de chaque région de ladite pluralité de régions SOI.
8. Dispositif à semiconducteurs selon la revendi cation 1, caractérisé en ce que ledit substrat semiconducteur est un substrat SOI (SB) comprenant une partie de substrat (1) servant de support de base, un film d'oxyde enseveli (2) disposé sur ladite partie de substrat et une couche SOI (3) disposée sur ledit film d'oxyde enseveli, et que ladite couche de protection comprend un premier groupe de régions SOI possédant un premier type de conductivité, un second groupe de régions SOI possédant un second type de conductivité, ledit premier groupe de régions SOI et ledit second groupe de régions SOI étant combinés pour constituer une pluralité de diodes, et que la ou lesdites parties d'interruption du cou rant comprennent au moins une diode polarisée en inverse, qui est au moins l'une de ladite pluralité de diodes, à laquelle une polarisation inverse est appliquée, et que la ou lesdites parties conductrices incluent l'un desdits premier et second groupes connectés à un potentiel de masse.
9. Dispositif à semiconducteurs selon la revendi cation 8, caractérisé en ce que ledit premier groupe de régions SOI et ledit second groupe de régions SOI sont formés dans une région obtenue par amincissement de ladite couche SOI à une épais seur prédéterminée, et que ledit dispositif à semiconducteurs comporte en outre un film d'oxyde d'isolation (17) destiné à recou vrir entièrement ledit premier groupe de régions SOI et ledit second groupe de régions SOI.
10. Dispositif à semiconducteurs selon la reven- dication 8, caractérisé en ce que chaque région dudit premier groupe de régions SOI inclut une première région ayant une épaisseur approxi mativement égale à celle de ladite couche SOI, et une seconde région adjacente à ladite première région et obte nue par amincissement de ladite couche SOI, et que chaque région dudit second groupe de régions SOI a une épaisseur approximativement égale à celle de ladite couche SOI, et que ledit dispositif à semiconducteurs comporte en outre un film d'oxyde d'isolation (18) destiné à recou vrir une surface supérieure de chacune desdites secondes régions.
11. Dispositif à semiconducteurs selon la reven dication 10, caractérisé en ce qu'un film de siliciure (34) est formé sur une surface supérieure de chacune desdites premières régions dudit premier groupe de régions SOI et dudit second groupe de régions SOI.
12. Dispositif à semiconducteurs selon la reven dication 8, caractérisé en ce que chaque région dudit premier groupe de régions SOI est une région obtenue par amincissement de ladite couche SOI à une épaisseur prédéterminée, que chaque région dudit second groupe de régions SOI a une épaisseur approximativement égale à celle de ladite couche SOI, et que ledit premier groupe de régions SOI et ledit second groupe de régions SOI sont adjacents réciproquement, et que ledit dispositif à semiconducteurs comporte en outre une pellicule d'oxyde d'isolation (19) destinée à recouvrir individuellement ledit premier groupe de régions SOI.
13. Dispositif à semiconducteurs selon la reven dication 12, caractérisé en ce qu'un film de siliciure (35) est formé sur une surface supérieure de chaque région dudit second groupe de régions SOI.
14. Dispositif à semiconducteurs selon la reven dication 12, caractérisé en ce que les régions dudit second groupe de régions SOI ont une configuration plane rectangulaire, et que ladite couche de protection possède une configuration plane dans laquelle ledit second groupe de régions SOI est disposé dans une matrice, moyennant l'interposition dudit film d'oxyde d'isolation entre ces régions.
15. Dispositif à semiconducteurs selon la reven dication 12, caractérisé en ce que les régions dudit second groupe de régions SOI sont connectées électriquement entre elles par une ligne d'interconnexion de grilles ayant un agencement similaire à une électrode de grille d'un transistor MOS.
16. Dispositif à semiconducteurs selon la reven dication 8, caractérisé en ce que les régions dudit premier groupe de régions SOI et les régions dudit second groupe de régions SOI sont disposées selon une disposition alternée, et qu'une structure de grille d'un transistor MOS est disposée sur chaque région dudit premier groupe de régions SOI.
17. Dispositif à semiconducteurs selon la reven dication 8, caractérisé en ce que les régions dudit premier groupe de régions SOI et les régions dudit second groupe de régions SOI sont disposées selon une disposition alternée, que chaque région dudit premier groupe de régions SOI comprend une première région et une seconde région adjacente à ladite première région, et qu'une structure de grille d'un transistor MOS est disposée sur chacune desdites secondes régions.
18. Dispositif à semiconducteurs selon la reven dication 8, caractérisé en ce que les régions dudit premier groupe de régions SOI et les régions dudit second groupe de régions SOI sont disposées selon une disposition alternée, que chaque région dudit premier groupe de régions SOI comprend une première région et une seconde région adjacente à ladite première région, et qu'un film de siliciure (36) est formé sélective ment sur chaque région dudit second groupe de régions SOI et sur lesdites premières régions, pour que ces régions ne soient pas en contact avec lesdites secondes régions.
19. Dispositif à semiconducteurs selon la reven dication 8, caractérisé en ce que les régions dudit premier groupe de régions SOI et les régions dudit second groupe de régions SOI sont disposées selon une disposition alternée, et qu'un film de siliciure (36) est formé sélective ment sur chaque région dudit premier groupe de régions SOI, pour que ces régions ne soient pas en contact avec ledit second groupe de régions SOI.
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