TW508794B - Semiconductor device and method of manufacturing same - Google Patents

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Shigenobu Maeda
Yasuo Yamaguchi
Yuuichi Hirano
Takashi Ipposhi
Takuji Matsumoto
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Mitsubishi Electric Corp
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Description

508794 五、發明說明（1) 【發明所屬的技術領域】 本發明是關於半導體裝置及其製造方法，尤 備帶有電感器的高頻電路的半導體裝置。 【習知的技術】 參照圖68，對具有高頻電路的半導體裝置的 明。圖68是接收無線電頻率（i〇kHz〜100GHz: 號、具有能輸出聲音信號功能的半導體裝置9 〇 塊圖。 圖68所示的半導體裝置9〇至少裝設有··對接 行檢波的RF電路區91、由RF電路區91檢波的信 月b轉換成聲音#號的邏輯區92、對電路區gi 的信號處理所需要的資料進行存儲的存儲單元 體裝置90連接於檢測電波信號的天線裝置94及 號的播音裝置9 5。 在所明的面頻電路中，包括抑電路區91在内 和電谷器以外，還裝設有電感器（電感元件） 雨頻電流起著加快相位的作用，因此，使用對 延遲相位作用的電容器進行補償，使高頻電流 平衡狀態。 在圖68，顯示出RF電路區91内 :寄生電容器C1，寄生電容器 疋开y，RF電路91的半導體基板的電阻，該電阻 儘& §電阻值非常高時也沒有問題，但根據不 板存在有因靜電感應損失而消耗功率的電阻值 其是關於具 結構進行說 的電波信 的結構的方 收的信號進 號經過處理Φ 及邏輯區92 區93 。半導 輸出聲音信 ，除了電阻 。電感器對 高頻電流起 的相位實現 電感器L1具· 地。電阻R1 值#常低， 同種類的基 (例如1 0 Ω
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508794 五、發明說明（2) 一" cm左右）。 為了防止這種靜電感應損失的結構示於圖6 9。在圖6 9 中，寄生電容器C1不單單是通過電阻R1接地，而且還採用 了通過電阻R2接地的結構。所設定的電阻“的電阻值遠遠 低於電阻R1，高頻電流主要是通過電阻R2接地而流過，不 產生靜電感應損失。 電感器L1的端部A連接於天線裝置9 4 一側，端部b連接於 M0S電晶體Q 1的源極·汲極，此為電感器連接的一例。 電阻R 2疋被稱為"遮罩板極"的導電板，配設於電感器匕1 的下層。圖70顯示電感器L1及遮罩板極結構的斜視圖。 如圖7 0所示，電感器L1是用繞線卷成線圈而形成的，因 此以下的說明稱為’，螺旋電感器SI，，。螺旋電感器s丨的一端 在螺旋形的中心區，通過貫穿圖中未示出的層間絕緣膜的 接點區CP連接於下層布線乳。布線WL配設於覆蓋半導體基 板SB的層間絕緣膜SZ上。 & 布線WL與圖69所示的電感器L1的端部B對應，端部a與螺 旋電感器S I的另一端對應。 ” 半導體基板SB是SOI基板（絕緣體上的矽基板），在圖 70僅給出SOI層SL和SOI層SL中配設的元件分離氧化膜FZ°。 在元件分離氧化膜FZ上對應於螺旋電感器SI的形成區的位籲 置，配設至少具有與螺旋電感器SI的俯視圖方向的配設面 積等同面積的板狀的遮罩板極sp。 遮罩板極S Ρ是以π與布線材料同樣低電阻的導體材料，，黎』 成的’通過圖中未示出的布線接地，因此不引起靜電感i
508794 五、發明說明（3) 損失。 產Γί:由於螺旋電感器以有電流流過，使遮罩板極卯内 現新二;題增加電磁感應損失，因此總功率損失增大，出 罝此問題’需要遮斷渦流的通路，所以提出將遮 罩板極各個部位作成缺口的"f孔接地遮罩n
Ground Shield，後文簡稱"pG 遮罩"）。
圖71顯示p G遮罩的一例。圖71 構成，各個板極之間進行電=不P/遮罩有多個板極PL 县- h . 緣。板極PL的俯視圖形狀 ^二角$ ’各個頂點構成PG遮罩的中心區， 可以降低電磁感 採用這樣的結構，遮斷了渦流的通路 應損失。 【發明所欲解決的課題】 對於習知的具有電感器的半導體震置]吏用pG遮罩時， 儘管能夠減少電磁感應損失，但是形成PG遮罩需要增加一 層導電層，不僅使結構複雜化，而且產生製造步驟增多的 本發明是為了解決上述問題而提出的，其目的在於：對 於具有電感器的半導體裝置，在可以減低靜電感應損失的籲 同時，提供可以防止結構及製造步驟複雜化的半導體裝 置。 I 【解決課題的手段】 屬於本發明申請專利範圍第1項記載的半導體裝置，具
C:\2D-CODE\90-03\89127025.ptd 第 8 頁 ^yj〇 / 五、發明說明（4) 一 - =半導體基板·，在上述半導體基板的主面内配設的遮罩 :1及在上述遮罩層的形成區上由層間絕緣膜隔開的感應 π，；在上述遮罩層裝設有連接接地電位用的至少一個導 ，區，及至少在一個導電區的平面内對感應元件感應出渦 k的通路能夠遮斷的至少一個電流遮斷區。 屬於本發明申請專利範圍第2項記載的半導體裝置，其 上述半導體基板是具有作為底部的基板區；在該基板區上 配认的埋入氧化膜；及在該埋入氧化膜上配設s〇 I層的s〇 I 基板’上述至少一個電流遮斷區包括從上述8〇I層的表面 貫穿上述so I層達到上述埋入氧化膜的選擇性配設的多個餐 分離氧化膜’上述至少一個導電區包括由上述多個分離氧 化膜進行電性分離的多個S0I區。 屬於本發明申請專利範圍第3項記載的半導體裝置，上 述多個分離氧化膜分別以規定的成形寬度對上述埋入氧化 膜的表面大致成垂直的方向延伸。 屬於本發明申請專利範圍第4項記載的半導體裝置，上 述多個分離氧化膜分別以規定的成形寬度，對上述埋入氧 化膜的表面大致以垂直的方向延伸的第1部分；以及與該 第1部分的下部連接並以窄於第1成形寬度的第2成形寬 度，對上述埋入氧化膜的表面大致以垂直的方向延伸的第_ 2部分所構成。 屬於本發明申請專利範圍第5項記載的半導體裝置，其 中上述半導體基板是具有作為底部的基板區，在該基板區 上配設的埋入氧化膜，及在該埋入氧化膜上配設S〇I層的
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so I基板，至少一個導電區包鉍 為規定厚度的多個SOI區，上述至少=1層^得很。薄並成 呈埋設於上述多個SOI區之間而配$。…流遮斷區至少 屬於本發明申請專利範圍第6瑁 述多_區分別具有濃度二導體裝置’上 M Μ丄心 L 又平又同的+導體摻雜物。 屬於本發明申請專利範圍第7項記載 述多個SOI區的各個上面都具有矽化膜。導2 上 上nmr?專利範圍第8項記載的半導體裝置，其
具㈣為底部的基板區，在該基板區上 酉己:又的埋，氧化膜，及在該埋入氧化膜上配設S0I層的S0I :板’上述遮罩層具有幻導電型的多個第1的3()1區和第2 電型的多個第2的SOI區，上述多個第i和第2的3〇1區相 互組合構成多個二極體，上述至少一個電流遮斷區由上述 多個二極體中能施加反偏壓的至少一個反偏壓二極體構 成，上述至少一個導電區由上述多個第！和第2的3〇1區中 連接於接地電位的SO I區構成。
屬於本發明申請專利範圍第9項記載的半導體裝置，上 述多個第1和第2的SOI區配設成上述s〇i層作得較薄並成為 規定厚度的區域，並且具有能覆蓋上述第1和第2的s〇I整 個區的分離氧化膜。 屬於本發明申請專利範圍第1 〇項記載的半導體裝置，上 述多個第1的SOI區分別具有與上述s〇I層大致相同厚度的 第1區，以及與上述第1區相鄰的並將上述s〇I層作得較薄 的第2區，上述多個第2的s〇I區分別具有與上述SOI層大致
C:\2D-00DE\90-O3\89127025.ptd 第10頁 508794 五、發明說明（6) " ----- 相同的厚度’還設有能覆蓋上述第2區的分離氧化膜。 …屬於本發明申請專利範圍第丨丨項記載的半導體裝置，上 述多個第1的soi區的上述第}區及上述多個第2的s〇i區的 上述第2區分別在其上面配置石夕化膜。 屬於本發明申請專利範圍第1 2項記載的半導體裝置，上 ，多個第1的讥1區是上述S0I層作得很薄的規定厚度的區 ^电上述多個第2的SOI區均具有與上述s〇I層大致相同的 :ς :上述多個第i及第2的s〇I區相互鄰接，還具有分別 覆盒上述多個第1的S〇i區的分離氧化膜。 屬於本發明申請專利範圍第13項記載的半導體裝置，上 述多個第2的SOI區，在其上面均設有矽化膜。义 …屬於本發明申請專利範圍第14項記載的半導體裝置，上 述多個第2的SOI區的俯視圖形狀屬於矩形；上述^罩層的 形狀是呈矩陣形狀配設，它們之間由上述分“化 屬於本發明申請專利範圍第15項記載的半導體裝置，上 ^個第2的SOI區採用與M0S電晶體閘極同樣結構、的閘極 斫線進行電性連接。 屬乂於本發明的半導體裝置，其上述多個第1及第2的3〇1 別交互配設’在上述多個第1的卯1區上配設M〇s | 體的閘極構造。 f於本發明的半導體裝置，其上述多個第1及第2的go! 區刀別父互配設，在上述多個第1的g q I區分別具有第1區 和與第1區相鄰的第2區，在上述各自的第2區上分別配設
508794 五、發明說明（7) M0S電晶體的閘極構造。 於t發明的半導體裝置，其上述多個第1及第2的S(H 品刀別父互配設，在上述多個第i的s〇 j 篦 區相鄰的第2區，上述多個第各 ' 1區上選擇性地形成與上述第2區無關的矽化膜。 屬、^發明的半導體裝置，其上述多個幻及第2的謝 酉己設，在上述多個第“顯區上選擇 興上述多個第2的SOI區無關的矽化膜。 f於本發明的半導體裝置，其上述半導體基板是具有作 ”、、氐邛的基板區，在該基板區上配設的埋入氧化膜，及在 T埋入氧化膜上配設SOI層的S0I基板，上述基板區的結構 中’至少在對應於電感元件的形成區至少有一個中空區， 配设能抑制上述電感元件感應出渦流的渦流抑制區。 屬於本發明的半導體裝置，其上述渦流抑制區，具有與 上述電感元件平面方向的長度相同程度乃至1/10的深度， 至少由具有與上述電感元件的形成區相同長度的沿平面方 向擴展的空腔區構成。 屬於本發明的半導體裝置，其上述渦流抑制區，具有與 上述電感元件平面方向的長度相同程度乃至1/10的深度， 至少由具有與上述電感元件的形成區相同程度的沿平面方讀 向擴展的多孔層構成。 屬於本發明的半導體裝置，其上述半導體基板是具有作 為底部的基板區、在該基板區上配設的埋入氧化膜、在該 埋入氧化膜上配設SOI層的SOI基板，上述SOI層具有與上
c：\2D-G〇DE\9〇.〇3\89127025.ptd 第12頁 發明說明$ " "— -- 感元件的平面方向的長度相同程度乃至1/1〇的深度， v由具有與上述電感元件的形成區相同長度的沿平面方 向擴展的多孔層構成。 於本發明的半導體裝置，其上述半導體基板，在對應 方向述電感兀件形成區的區域，具有與上述電感元件平面 ^的長度相同程度乃至1/10的深度，至少由具有盥上述 ^鐵兀件的形成區相同長度的沿平面方向擴展的多孔層構 成發明的半導體裝置，上述多孔層包括經過蝕刻形 孔。 孔或者多個溝渠，以及陽極氧化法形成的多個 氧明：：導體裝置：還設有配設於上述多個分離 渠。、 貝穿上述埋入氧化膜而到達上述基板内的溝 區i Ξ ί ”的半導體裝置，還設有配設於上述多個s〇i 述= =緣膜下部，"上述埋入氧化膜而到達上 括以距離上、個電流遮斷區 ^ ^ 上述丰導體基板的表面一定深度部位配1 ^ 分離氧化膜，上沭毛小—加增恭戌a w t /立配口又的多個 氧罾 分離氣务瞄 疋凍度邵位配設的多 以上二上述至少一個導電區包括由上述多個分ΐ氧 下:刀的夕個基板區，還設有配設於上述 Γ:?能到達上述半導體基板内-定深度的溝； 發明的半導體裝置，上述多個孔或H 部近於真空狀態。 々夕個溝乐的内 屬；本叙明的半導體裝置，上述至少一個 以距離上述丰莫艚就此从主左斷區包
508794
五、發明說明（9) 屬於本發明的半導體裝置’上述多個溝渠的内部近於直 空狀態。 "" 屬於本發明的半導體裝置’具有半導體基板，以及在布 線層的下層沿著該布線層的配設方向配設於上述半導體基 板的主面内的遮罩層’上述遮罩層具有沿著上述布線層的 配設方向以一定的間隔配設並與接地電位連接的多個^電 區，以及配設於多個導電區之間的多個絕緣區。 屬於本發明的半導體裝置’上述多個導電^分別具有交 互重疊的多個導電膜和絕緣膜。 ^ 屬於本發明的半導體裝置，是裝設有電感元件的半導體 裝置的製造方法’該製造方法具有··作為底部的基板區，響 在該基板區上配設的埋入氧化膜，及在該埋入氧化膜上配 設SOI層的整個SOI基板的準備步驟（a );至少貫穿上述 S01層及上述埋入氧化膜到達上述基板區的形成開口區= 步驟（b);及從上述開口區注入K0H溶液蝕刻上述基板， 形成與上述電感元件的平面方向的長度相同程度乃至l/lQ 的深度’至少與上述電感元件形成區相同程度的向平面方 向擴展的空腔形成步驟（C )。 屬於本發明的半導體裝置，是裝設有電感元件的半導體 裝置的製造方法，該製造方法具有··準備第1矽基板，使鲁 其主面内形成與上述電感元件的平面方向的長度相同程度 乃至1/10的深度，至少與上述電感元件形成區相同程度的 向平面方向擴展的多孔形成步驟（a )·，準備第2石夕基板，在 該第2石夕基板的主面上形成氧化石夕膜的步驟（匕）；上述第1
C:\2D.CODE\9G-03\89127025.ptd 第14頁 五、發明說明（10) :夕基板形成上述多孔層的 化石夕膜呈對^置而黏合在一起上=2石夕基板的上述氧 板區’以上述氧化石夕膜 ：弟1石夕基板為基 2石夕基板減薄形成-定厚度δ0Ιΐ;赞借助研磨使上述第 多孔層形成區的上部 ^ 1(c);以及在上述 屬於本發明的半導體穿置兀件的步驟⑷。 裝置的製造方法，該制土疋I設有電感元件的半導體 該第1矽基板的主面’具有·準備第1矽基板，在 ^, Λ ^ 2 度相同程度乃至1Λ。的深度，至少J 平面方向的長 成區相同程度的向平面方向 /、 /、上述電感兀件形丨 孔層的主面呈對面配置將上述第反形成上述多 起，以上述第！石夕基板為基板區41=2^//黏合在— 乳化膜，借助研磨使上述第2 薄矽膑為埋入 層的步驟⑹，·以及在上述多孔厚度_ 電感元件的步驟（d)。 、。卩形成上述 屬於本發明的半導體裝置，其上 第1石夕基板的主面内借助於韻刻形 、a t括，上述 構成上述多孔層的步驟U-D ;及：f邑：=f個溝渠而 孔或多個溝渠，在其内部形成中及空用的^ —屬於本發明的半導體裝置，其上述步驟（a)包括 弟1矽基板的主面内借助於蝕刻形成多個孔或多個 ^ 構成上述多孔層的步驟（a-i );以及通過在氯保護氣=中 \\312\2d-code\90-03\89127025.ptd 第15頁 五、發明說明（11) 退火還原去除上述多個孔或多 形成中空的步驟（a —2) ^ 再杀的開口區，在其内部 屬於本發明的半導體裝置，1 第1矽基板的主面内借助於陽極氡^步驟U)包括在上述 多孔層的步驟（a-n ;及用絕緣匕=成多個孔構成上述 内部形成中空的步驟（a_2)。 、復盍上述開口區，在其 屬於本發明的半導體裝置，盆 第1矽基板的主面内借助於陽極氧化^^驟（3)包括在上述 多孔層的步驟U]);及通過在^匕^成多個孔構成上述 除上述多個孔的開口區，在1^保/氣氛中退火還原去 (a —2)。 你八円一形成中空的步驟 【發明的實施形態】 (A ·實施形態1)) (A-1·裝置的構成） 示於圖i。 屬的以L將半導體裝置100的結構 所：導體裝置1〇0 ’以圖68說明的半導體裝置9〇 為，，顯不出RF電路區91的一部分，給出RF電路Rp。 在圖i中，於石夕基板i、該石夕基板i上配設的埋入氧化膜 乂及在埋入氧化膜2上配設的s〇i層3構成的s〇I基 ( 上，配設RF電路區Rp。 叭 在RF電路區RP，對應於s〇I層3的螺旋電感器si (平面处 構參考圖70)的配設區，由多個溝渠分離氧化膜n進行= 隔，形成多個SOI區21。為了從SOI層3的表面到達埋入氧 第16頁 C:\2D-C0DE\90-03\89127025.ptd
t膜2的表面而配設的溝渠内，埋入氧化矽膜，形成溝渠 分離氣化膜1 1，各個SO I區2 1在電性上完全絕緣隔離。 2渠分離氧化膜11，具有以一定的寬度對埋入氧化膜大 致王垂直的方向延伸的形狀。 在各個SO I區的上部，配設矽化膜3 1，分別由多個溝渠 分離氧化膜11、SOI區21、矽化膜31，構成PG遮罩101 (遮 罩層）。 像溝渠分離氧化膜1 1相同，在電性上完全隔離的SO I區 的分離氧化膜被稱為•’完全分離氧化膜"。 PG遮罩1〇1的形成區由溝渠分離氧化膜12來確定，在pG 遮罩1 0 1的形成區以外的區域，由溝渠分離氧化膜1 2將SO I 層3分隔開來，形成SOI區51和52。溝渠分離氧化膜12屬於 元王分離乳化膜’SOI區51及52在電性上完全絕緣隔離。 在SOI區51及52分別形成M0S電晶體Ql 1和Q12。M0S電晶 體Q11和Q1 2，都具有在SO I區51及5 2上配設的閘極絕緣膜 GZ、在閘極絕緣膜GZ上配設的閘極GT、在閘極GT上配設的 矽化膜GS以及覆蓋它們的側面而配設的側壁絕緣膜GW。 M0S電晶體Ql 1和Q12是通常的M0S電晶體，其結構和製作方 法並不特殊。 在M0S電晶體Ql 1顯示出於側壁絕緣膜GW外侧的SOI區51 的表面内配設有矽化膜SS及源極·汲極區SD，M0S電晶體 Q12具有與M0S電晶體Q11同樣的結構。M0S電晶體Q12顯示 出沿著閘極GT的長度方向的剖面結構，而上述結構沒有在 圖中顯示出來。
89127025.ptc 第17頁
膜蓋整個s〇1基板sb ’例如可以配設由氧化石夕 膜構成的層間絕緣膜4，在層間、絕 器SI與MOS電晶體Q1!電性連接的右括WT "又肝系奴这應 空Μ心# ^ 的布線WL。布線WL的一端貫 =曰’絕緣膜4 ’與達到M0S電晶體Qu的石夕化膜以的導電 區cpi連接。導電區CP1是在貫穿層間絕緣膜4的導電孔中 埋入導體而形成的。 ^ 了覆蓋層間絕緣膜4，例如配設用氧化石夕膜構成層間 1、膜5，在層間絕緣膜5上配設螺旋電感器s I。螺旋電感
為的一端貫穿層間絕緣膜5，通過到達WL的導電區CP與 布線WL連接。 將PG遮罩1 〇 1的俯視圖形狀示於圖2。如圖2所示，構成 P G1 0 1遮罩的各個s 〇 I區21的俯視圖形狀分別呈近於"l ,,字 型，並且是對稱配置。 ' 即’各個SO I區2 1分為形狀相似的大小2種：s〇 I區2 1 L和 SOI區21S。配設的SOI區215與如1區211具有相同的配設形 態，SOI區21S配設於與S0I g21L垂直的2個臂規定的區域 (稱為"内侧區"）。 把1組SOI區21L及21S定義為’’第1單元"時，對第1單元， 在線對稱形狀部位配設第2單元，對於第1和第2單元，於 線對稱形狀部位配設第3及第4單元。因此，p Q遮罩1 〇 1具_ 有4個SOI區21 S及4個SOI區2 1L。 4個SOI區21L ’在各自的2個臂的其中之一與另一個s〇i 區21L的的2個臂的其中之一呈對置配置，因此4個讥！區 2 1 L所規定的溝渠分離絕緣膜11的俯視圖形狀是”十字型
C:\2D-CODE\90-03\89127025.ptd 第18頁 508794 五、發明說明（14) 圖1所示的PG遮罩1 0 1的結構，例如與圖2中X — X線的剖 面對應。各個SOI區21貫穿圖1所示的層間絕緣膜4，通過 到達矽化膜31的導電區（圖中未示出）與規定的布線（圖 中未示出）進行電性連接，再通過該布線接地。 (A-2 ·作用效果） 綜上所述，PG遮罩1 0 1由溝渠分離絕緣膜11作電性隔離 的多個SOI區21及石夕化膜31的疊層體所構成，該疊層體由 於矽化膜3 1的存在，使電阻變得較低，因此，在降低靜, 感應損失的同時，渦流的通路由溝渠分離氧化膜丨丨遮斷， 不會引起因渦流產生的電磁感應損失。 #電感應損失及電磁感應損失的增加，使顯示電感器择 能的Q值（電感器中儲存的能量除以各種損失的值）下~降， 因此減低靜電感應損失及電磁感應損失可以提高Q值。 在M0S電晶體Q11&Q12等形成的元件形成區的溝準分離 氧化膜12的形成步驟，例如採用共同的抗蝕劑遮蔽膜同時 對SOI層3繪製圖案，可以形成溝渠分離氧化膜丨丨，石夕化藤 3 1能夠與M0S電晶體Q11及Q1 2的氮化妙膜Gs及如 ’所以為了形成PG遮罩101而不必增加 方法上並不複雜。 ^ ^ 了形成PG遮罩不需 在SOI層3内形成PG遮罩101，因此為 要導電層’裝置結構並不複雜。 _ 在上述說明中 ，顯示出利用溝渠分離 ，運用_3(石夕的局部氧化物）隔離ΛΛ電Λ
五、發明說明（15) 隔離f其他的元件之間的隔離技術當然也是可以的。這在 =下5兒明的關於本發明的實施形態2〜16中，以解決溝渠 二離特有的扭曲為目的的實施形態以外的實施形態同樣適 (A - 3 ·變形例） 遮罩的俯視圖形狀不僅限於圖2所示的形狀，只要是 開設能遮斷渦流通路的缺口區即可。 圖3〜圖7顯示pG遮罩的俯視圖形狀的另外的實例。 圖3所示的pG遮罩，俯視圖形狀的2個三角形的s〇i區2ia 各自的底邊呈對置配設，構成第丨單元，對第丨單元呈線 對％形狀配設第2單元，進一步對第丨和第2單元呈線對稱 形狀配設第3和第4單元，共有8個SOI區21A。在各個S0工區 21A之間配設溝渠分離氧化膜11。 圖4所示的PG遮罩，整個PG遮罩的尺寸相等、俯視圖形 狀呈矩形SOI區21B，在到達其中心部位具有切槽區肿的結 構。在切槽區NP配設溝渠分離氧化膜n，渦流在切槽區肿 部位被遮斷。 圖5所示的PG遮罩，4個矩形的s〇 I區2 1 C具有2行、2列的 呈矩陣形狀配置的結構。在各個如I區2丨C之間配設溝渠分 離氧化膜11。 11 圖6所示的PG遮罩，細長形狀的4個s〇i區211)配設成一 列，其長度方向相互平行，在各個S〇 I區2 1D之間配設溝渠 分離氧化膜11。 圖7所示的P G遮罩’具有形狀相似、大小不同的3種l字
C:\2D-CODE\90-03\89127025.ptd
508794 五、發明說明（16) 型的SOI區21L、21M、21S及矩形的SOI區21E °S0I區21M以 SO I區21 L同樣的配置形態配設於2 1 L的2個垂直臂規定的内 侧區、SO I區21 S以21Μ同樣的配置形態配設於2 1 Μ的2個垂 直臂規定的内側區、SO I區2 1Ε配設於21Μ的2個垂直臂規定 的内側區。各個SOI區21L、21Μ、21S及21Ε之間，配設溝 渠分離氧化膜11。 (B ·實施形態2) (B-1 ·裝置結構） 作為本發明所屬的半導體裝置的實施形態2，將半導體 裝置200的結構示於圖8。 _ 圖8所示的半導體裝置2〇〇，採用圖68說明的半導體裝置 9 0的實例，顯示出RF電路91及邏輯區9 2的一部分，分別作 為RF電路區RP及邏輯區LP。 在圖8中，於矽基板1、該基板1上配設的埋入氧化膜2、 在埋入氧化膜2上配設的SOI層3等部分構成的SOI基板上， 配設RF電路區RP及邏輯區LP。 在RF電路區RP，對應於SOI層3的螺旋電感器SI (平面圖 結構參考圖7 〇 )的配設區的區域由多個溝渠分離氧化膜^ 3 隔離開來，形成多個SOI區22。溝渠分離氧化膜13是由埋 入溝渠内的氧化矽膜形成的，該溝渠能到達S0I區表面埋_ 入的氧化膜2的表面，各個SOI區22在電性上實行完全的隔 離狀態。 在各個SO I區2 2的上部配設矽化膜3 2，分別由多個溝渠 分離氧化膜13、SOI區22、矽化膜32，構成PG遮罩102 (遮
C:\2D-CODE\90-03\89127025.ptd 第 21 頁 508794 五、發明說明（17) 罩層）。 溝渠分離氧化膜1 3由兩部分構成，其中第1部分大致配 置在以第1形成寬度埋入氧化膜2的表面的垂直延伸方向， 第2部分大致配置在以窄於第1形成寬度的第2形成寬度埋 入氧化膜2的表面的垂直延伸方向。 PG遮罩1 〇 2的俯視圖形狀，例如可以採用圖2說明的形 狀’也可以採用圖3〜圖7說明的形狀。 RF電路區rp與邏輯區{^之間，由溝渠分離氧化膜14實行 電性隔離，在邏輯區LP，由溝渠分離氧化膜1 5隔離開SOI 層3 ’形成SOI區61和SOI區62。 像溝渠分離氧化膜1 5那樣，s〇 I區沒有完全電性絕緣隔 離’在其下部SOI層3作為井區㈣配設的分離氧化膜被稱為 局部分離氧化膜。 (B-1-1 ·關於局部分離氧化膜） 在此’簡單說明局部分離氧化膜。由完全分離氧化膜與 其他元件進行完全電性絕緣隔離的M0S電晶體，從原理上 看’與其他M0S電晶體之間不發生封閉狀態。 因此，使用完全隔離氧化 裝置時，可以運用精細加工 點在於可以縮小晶片的面積 的載流子（NM0S時為孔）堆 由此會發生扭曲障礙，或工 區的電位不穩定，因此產生 的基板浮動效應的影響。 膜製造具有CMOS電晶體的s〇I 技術確定的最小隔離寬度，優 。但是，衝擊電離現象所發生 積於通道形成區（主體區）， 作耐壓性劣化，導致通道形成 延遲時間與頻率的依存關係等
9L 6e 14
五、發明說明（18) 關於此類通道形成區的電位的波動，已經在[I jg E e TRANSACTIONS ON ELECTRON DEVICES，VOL· 45，NO· 7， JILY 1998 ，ppl479 〜1484 ， "Analysis of Delay Time Instability According to the Operating frequency in field Shield Isolated SOI CircuitsMS.Maeda et a 1 ·](文獻1)中具體記述。即，由於主體區的電位過渡性 的波動，會引起電晶體的特性過渡性的波動，導致工作電 路的不穩定性（見文獻1的圖7 )。 如文獻1中圖5所示，已經證明頻率特性與時間滯後之間 存在相關性。
在此，所考察的是也被稱為局部溝渠分離膜的局部分翻 氧化膜，根據圖8的結構例，載流子通過溝渠分離氧化膜 1 5的下部的井區WR能夠移動，可以防止載流子在通道中命 積存，又由於通過井區WR能夠固定通道形成區的電位，g 此不會發生基板浮動效應引起的各種問題。 在圖8中，顯示出同時並用局部分離氧化膜和完全分離 氧化膜的結構，關於並用局部分離氧化膜和完全分離氧々 膜的結構例及其製造方法，曾經在特許申請編號丨i 一 1 7709 1的詳細說明書中圖4〜圖7及圖8〜圖27中提出。
f並用局部刀離氧化膜和完全分離氧化膜時，使用其名 離氧化膜的了側為完全分離氧化膜的形狀、而另一側為辰 部分離，化膜=狀的併合分離氧化膜，關於併合分離氧W 膜的結^其衣造方》，曾經在特許申請編號2〇〇〇一39他 的說明書中圖1〜圖38提出。
508794 五、發明說明（19) 關於局部分離氧化膜的剖面形狀，在[IEEE International SOI Conference,Oct.1999.ρρ131 132， "Bulk-Layout Compatible 0.18/zm S0I-C0MS Technology Using Body-Fixed Partial Trench
Is〇lati〇n(PIT)” Y.Hirano et al·](文獻2)的圖2 中以 SEM照片給出。 現在返回到圖8的說明。在圖8的邏輯區lp，於s〇l區61 及62分別形成M0S電晶體Q21和Q22。 M0S電晶體Q21和Q22 ’與圖1所示的㈣s電晶體qii和Q12 相同，屬於一般的M0S電晶體，其基本構成要素相同，因# 此與M0S電晶體Q 11和Q12相同的結構，採用同樣的元件編 號，對此省略重複的說明。 其他的與圖1所示的半導體裝置1〇〇相同的結構，採用同 樣的元件編號，對此省略重複的說明。 (B-2 ·製造方法） 其次’利用以製造步驟順序先後為序的圖91 明半導體裝置20 0的製造方法。
基板SB，在圖9所示的步驟中，綱層〔 上，依a形成20ΓΗΠ厚的氧化矽膜〇)(和2〇〇·厚的氮化矽膜 :後^吏用繪製圖案的抗#劑遮蔽麵1，㈣氧化@ 層3的多層膜，而殘留_層W 下層區，在溝渠分離氧化膜、 TR131、TR141及TR15。 的形成區形成溝達 其次，在圖1 0所示的步驟中 覆蓋溝渠TR131、TR141的
\\312\2d-code\90-03\89127025.ptd 第24頁 年月 91. 6. 14
‘厂‘· I 修正 曰 £L案號891270沾 年 月 五、發明說明(2〇) —刀的同時’用完全覆蓋溝渠T R 1 5的抗蝕劑遮蔽膜题2 、’，過對沒被溝渠TR131、TR141的遮蔽膜RM2覆蓋的部分 進行银刻’形成貫穿SOI層3的溝渠TR13及TR1 4。 其次’去除抗蝕劑遮蔽膜RM2以後，在整個面上形成厚 度5〇0^im左右的氧化矽膜，埋入溝渠TR13〜TR15，經過cMp /(化學機械拋光）處理，一直研磨到氮化矽膜別為止，然 後去除氮化矽膜SN和氧化矽膜〇χ，可以得到圖丨丨所示的溝 渠分離氧化膜13〜15。 然後’經過原有的M0S電晶體的製造步驟（包括現有的矽 化步驟：Sa 1 i c i de )、層間絕緣膜的製造步驟、布線層的 製造步驟、螺旋電感器的製造步驟等各道步驟，得到半導 體裝置20 0。 (B-3 ·作用效果） 經過上述說明可知，PG遮罩1〇2是由溝渠分離氧化膜η 進行電性隔離的多個SO I區2 2及矽化膜3 2的疊層體所構 成’该璺層體中由於存在石夕化膜3 2，所以電阻較低，因此 在減小靜電損失的同時，渦流的通路可由溝渠分離氧化膜 1 3遮斷，所以不產生渦流引起的電磁感應損失。 可以在邏輯區LP和RF電路區RP的分界線的溝渠分離氧化 膜14以及邏輯區LP的M0S電晶體Q21和Q22的分離用溝渠分 離氧化膜15的形成步驟，採用共同的抗蝕劑遮蔽膜R1〇和 RM2形成溝渠分離氧化膜1 3，石夕化膜32可以與M0S電晶體 Q21和Q22的碎化膜GS及SS同時形成，因此不必為了形成 遮罩1 0 2而增加新的步驟，不會使製造方法複雜化。
：)usm
部邊緣部形狀可以加工成與溝渠 邊緣部完全相同的形狀，此為一 溝渠分離氧化膜1 3的上 分離氧化膜1 4和1 5的上部 個特點。 PG遮罩102是在SOI芦q向π + a m , U “制w 形成的，111此不必為了形成遮 罩而重新製作導電層，避免了該裝置結構的複雜化。史 在邏輯區LP，由局部分離氧化膜的溝渠分 離開元件，因此可以通過溝渠分離氧化膜15二= =定通道形成區（主體區）的電位，能夠避免因基板 動效應引起的各種問題。 予 (B-4 ·變形例）
★關於PG遮罩102，給出了一個實例，即在溝渠分離氧化 膜14和溝渠分離氧化膜15的形成步驟使用共同的抗蝕劑遮 蔽膜RM1、RM2可以形成溝渠分離氧化膜13的實例，如果步 驟稍被複雜一點也允許時，如圖1說明的半導體裝置1 〇 〇的 溝渠分離氧化膜1 1那樣，作成比較簡單的斷面形狀也可、 以0 (c ·實施形態3) (C-1 ·裝置的構成） 作為本發明所屬的半導體裝置的實施形態3，於圖丨2中 顯示出半導體裝置3〇〇的結構。 圖12所示的半導體裝置3〇〇，與圖8所示的半導體裝置 200相同，顯示出在s〇I基板SB上配設RF電路區RP及邏輯區 LP的結構。 關於RF電路RP，在對應於螺旋電感器si (平面結構參考
508794 五、發明說明（22) 圖70 )的配設區的埋入氧化膜2上，形成獨立的多個s〇i區 23 ’構成PG遮罩103 (遮罩層）。然後，pG遮罩1〇3完全被 溝渠分離氧化膜16覆蓋。 PG遮罩1 〇 3的俯視圖形狀，例如採用圖2中說明的形狀也 可以，採用圖3〜圖7中說明的形狀也可以。 關於邏輯區LP，由作為局部分離氧化膜的溝渠分離氧化 膜15來隔開SOI層3，形成SOI區71和72。在SOI區71和72， 分別形成M0S電晶體Q31及Q32。 M0S電晶體Q31及Q32，與圖1所示的m〇S電晶體Q11和Q12 相同，屬於一般的M0S電晶體，其基本構成要素相同，與謂 M0S電晶體Ql 1和Q12的同樣結構，採用同樣的符號，對此 省略重複的說明。 其他的與圖1所示的半導體裝置1〇〇相同的結構，採用同 樣的元件編號，對此省略重複的說明。 關於SOI區23，用顯示半導體裝置20 0的製造方法的圖1〇 加以說明。於RF電路區RP，對沒有被溝渠TRH1的抗蝕劑 遮蔽膜RM2覆蓋的部分，進一步進行蝕刻，形成貫穿卯丨層 3^的溝渠TR14。然後，去除抗蝕劑遮蔽膜RM2，在完全去& 氧化矽膜0X、氮化矽膜]^的同時，去除部分s〇I層3形成” SOI區23。此時，在邏輯區LP，為了不去除掉氧^矽膜 0X、氮化矽膜NS，需要覆蓋抗蝕劑遮蔽膜。 、 形成SOI區23以後，去除掉邏輯區LP的抗蝕劑遮蔽膜， 全面形成氧化矽膜，在埋入溝渠TR15的同時，埋入於、 SOI區23時所形成的溝渠，經過CMp處理，直到邏輯區^上
\\312\2d-code\90-03\89l27025.ptd 第27頁 五 、發明說明（23) 殘留的氮㈣職曝露出為止 〜 矽膜NS和氧化矽膜〇x，俨？丨嚷Έ、 …傻去除掉氮化 SOIiiM是相到溝渠分離氧化膜16和^。 SOI £23疋相虽於所謂的主體區 與溝渠分離氧化膜15下部的井區WR P的[或其厚度 (C-1 ·作用效果） u 如上所述，P G遮罩1 m曰丄、政、、曰v » 旱^3疋由溝渠分離氧化膜16霜 個獨立的SO I區23構成的，+上 後盖的多 , ,, 稱成的因此在減低靜電感應損失的回 時，渦流的通路被溝準分雜β ώ & 貝大的同 低洱木刀離巩化膜1 6遮斷，故不會癸 渦流引起的電磁感應損失。 +曰^生因 PG遮罩103是借助分隔s〇I層3而形成的，荷" 罩不用重新製作導電層，使裝置結構不致複雜化 在邏輯區LP，由作為局部分離氧化膜的溝渠分離氧化膜 15進行元件之間的隔離，因此通過溝渠分離氧化膜15下部 的井區WR可以固定通道形成區（主體區）的電位，能夠防 止因基板浮動效應引起的各種問題的發生。 (C - 3 ·變形例1) 上述說明的PG遮罩1〇3，是由多個獨立的s〇I區23構成 的。由於在SOI層3進行井注入（也稱為”通道注入，，）， 因此電阻比矽基板1的還低，所以，以s〇 I區2 3作為導體使 用，要想進一步降低電阻時，在s〇I區23注入較高濃度的 摻雜物即可。圖1 3給出此步驟的實例。 即’如圖1 3所示’在至少形成溝渠分離氧化膜丨6為止的 狀態（在圖13中，列舉出M0S電晶體Q31及Q32的形成狀態） 的SOI基板SB，於邏輯區LP及不注入摻雜物的部分形成抗
C:\2D-00DE\90-03\89127025.ptd 第28頁 508794 五、發明說明（24) 蝕劑遮蔽膜RM3，穿過溝渠分離氧化膜16通過離子注入， 注入摻雜物。摻雜量為1 X 1〇14〜；[X l〇16/cm2。 摻雜物的注入不僅限於上述方法，在形成上述pG遮罩 1 0 3後，於形成元件分離氧化膜1 6之前進行也可以，或 者’去除對應於PG遮罩103的元件分離氧化膜16後，在曝 露SO I區2 3的狀態下進行也可以。 (C - 4 ·變形例2 ) 像圖14所示的半導體裝置300A那樣，使用在各自的s〇I 區23的上部形成的矽化膜33的PG遮罩10 3A (遮罩層）也可 以。 · PG遮罩103A，在形成圖12所示的PG遮罩103後，暫時用 元件分離氧化膜16覆蓋，再去除對應PG遮罩103的元件分 離氧化膜1 6，形成開口區1 6 1，曝露出SO I區2 3。然後，在 邏輯區LP的M0S電晶體Q31、Q32形成時的矽化步驟，於曝 露出的SOI區23上同時形成矽化膜33。溝渠分離氧化膜16 的開口區1 6 1，隨後由層間絕緣膜埋入。 這樣，在SOI區23上裝設有矽化膜33的PG遮罩103A，比 PG遮罩1 03的電阻低，因此防止靜電感應損失的效果提 高。 (D ·實施形態4) _ (D-1 ·裝置的構成） 作為本發明所屬的半導體裝置的實施形態4，將半導體 裝置400的結構示於圖15。 圖15所示的半導體裝置4 00的結構，與圖12所示的半導
C:\2D-C0DE\90-03\89127025.ptd 第29頁 508794 五、發明說明（25) 體裝置300相同，在SOI基板SB上配設有電路Rp及邏輯區 LP的結構。 關於RF電路RP，在對應螺旋電感器SI (俯視圖結構參考 圖70)的配設區的s〇I層3内’形成由緊密連接的go!區mi 〜249構成的PG遮罩104 (遮罩層）。 在R F電路R P和邏輯區L P之間配設作為局部分離絕緣膜的 溝渠分離絕緣膜15，在邏輯區LP由溝渠分離氧化膜15分隔 S〇I層3，形成S0I區71及72。並在撕區71及72分別形 M0S電晶體Q31及Q32。 其他的與圖1 2所示的半導體裝置30〇相同的結構，採用丨 同樣的元件編號，對此省略重複的說明。 構成PG遮罩104的SOI區241〜249，是相互鄰接的區，八 別由摻雜物濃度或摻雜物的導電型不同的 、刀 過PN結能遮斷渦流的結構。 傅成”有通 在圖15中，SOI區241〜249分別由p-(含有低漠产 ^ i區、P+ (含有高濃度P型捧雜物）區、P-區ΓΝ+ (二 =浪度Ν型換雜物）區、ρ-區、ρ+區、ρυ區、ρ (區3 圖形狀與圖2說明的PG遮罩1〇1的形狀相同，’因罩4 :视< 形狀的說明予以省略。但是在⑽罩⑻ ^於對 膜11的部分是soI區此點以；5、、Λ古 木刀離虱化 nt “。圖16的x〜x剖面線的剖面盘ml 所不的PG遮罩104的結構相對應。 圖15 第30頁 \\312\2d-code\90-03\89127025.ptd 508794
五、發明說明（26) 在PG遮罩104，不像PG遮罩101那樣的全部s〇i區都接地 的結構，為了遮斷渦流，對PN結所構成的二極體提供反偏 壓，因此有時連接電源電位（Vcc)。 例如’在圖16中，801區242及246連接於接地電位、s〇I 區244及248連接於電源電位，S0I區24]_、243、245、247 及249通過相鄰的P+區接地。在上述的說明中，s〇I區244 及248連接於電源電位，包括這種連接電源電位的結構， 為了方便起見稱為"PG遮罩”（穿孔接地遮罩）。在下 他實施形態中也採用同樣用語。 〃 (D-2 ·作用效果） 按知、上述說明的連接方式，對SO I區M2、243、244、 3〇1區 244、245、246、3〇1區 246、247、248 構成的二極體 提供反偏壓，防止由於發生渦流的反電動勢引起的正偏 壓，、不會發生起因於渦流的電磁感應損失，並可以減低靜 電感應損失。 PG遮罩104通過接地的p區（低電阻區）流過靜電感應的 電流，因此毫無疑問地可以減低靜電感應損失，p(j遮 104形成於SOI層3内，因此不必為了形成遮罩而重新製作 導電層，避免了該裝置結構的複雜化。 在邏輯區LP ’由局部分離氧化膜的溝渠分離氧化膜^ 5隔· 離開兀件，因此可以通過溝渠分離氧化膜15的下部井區醫 固定溝渠形成區（主體區）的電位，能夠避免因基板的浮 動效應引起的各種問^!。 (D-3 ·變形例1)
508794 五、發明說明（27) ^上述說明中曾經提到，PG遮罩1〇4的俯視圖 2明的PG遮罩10"目同’但是採用圖3〜圖7中說明的：2 、可以。然而，此時s〇 I區注入摻雜物的狀態卻有所 同0 關於圖3所示的形狀’面對圖3，如果將 S〇I區21A作為P+區、則與在時鐘方向相鄰的撕區21^ 間的區域（圖3中溝渠分離氧化膜u的區域）射_區，以 下按照時鐘方向依次形成N+區、p_區 ，電源電位、P區接地，可以實現二極體的二 區m示「的形狀，面對圖5 果將右側最上部的 :=作為P區、與在時鐘方向相鄰的s〇I區21C之間的區 域為P-區，以下按照時鐘方向依次形成…區、p區、p+ 厂區連接於電源電位、p+區接地，可以實現二極 體的反偏壓。 在圖6所示的形狀，如果將最上部的s〇i區⑽作為p+ ^ Γ其p下^與f〇1區21D之間的區域為p_區、以下依次形 . 品、P+區、P區，將1^區連接於電源電位、P+區 接地，可以實現二極體的反偏壓。 &2^圖/1示的形狀，如果測1區21E作為p+區、將與_ 之間的區域作為1"—區，以下S01區21^N+區、 21L:門^21Μ之間為P區、S〇1區211W+區、S01區21M與 / S〇1區21L^+區，將N+區連接於電源電 位、P區接地，可以實現二極體的反偏壓。 (D-2 ·變形例2) 508794 五、發明說明（28) ---^ 於圖15所示的PG遮罩1〇4，低濃度摻雜物區（p_區）左右 的SOI區成為P區及n+區，但是將低濃度摻雜物區左右配設 成相同的導電型也可以。 即，正如顯示PG遮罩104區的圖1 7所示，s〇l區242、244 、246及248作成N-區、將其他各區作成p區也可以。 將SOI區243及247連接於電源電位，將sqi區mi、245及 249接地，對SOI區241及242構成的二極體、s〇I區248及 249構成的二極體、SOI區245及246構成的二極體、s〇I區 2 4 4及2 4 5構成的二極體，施加反偏壓，借助於使渦流發生 的反電動勢可以防止正偏壓，不產生起因於渦流的電磁感 應損失，能夠降低靜電感應損失。 〜響 SOI區只有2種即可，在其離子注入步驟，注入遮蔽膜的 重疊次數可以減少，在重疊遮蔽膜時需要的邊緣小，因此 可以使SOI區的圖案精細化。 在上述說明中，將S 01區分為N-區和P+區共兩種區，將 SOI區分成P-區和N+區的兩種區當然也可以。 (E ·實施形態5) (E - 1 ·裝置的構成） 作為本發明的半導體裝置的實施形態5，將半導體裝置 500的結構示於圖18。 _ 圖18中所示的半導體裝置500 ’與圖12所示的半導體裝 置300相同，在SOI基板SB上配設有RF電路區RP及邏輯區LP 的結構。 關於RF電路區RP，在對應螺旋電感器SI (俯視圖結構參
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考圖70)的配設區的3〇1層3内，形成由緊密連接的s〇i區 261〜269構成的PG遮罩105 (遮罩層）。然後，pG遮罩1〇5 由作為局部分離氧化膜的溝渠分離氧化膜1 7覆蓋。 溝渠分離氧化膜1 7延伸到邏輯區LP，在邏輯區Lp由溝渠 分離氧化膜15分隔SOI層3，形成SOI區71及72。並在S(H = 71及72分別形成M0S電晶體Q31及Q32。 其他的與圖1 2所示的半導體裝置3 〇 〇相同的結構，採用 同樣的元件編號，對此省略重複的說明。 構成PG遮罩105的SOI區261〜269，是相互鄰接的區，分 別由摻雜物濃度或摻雜物的導電型不同的區構成，具有通鲁 過PN結能遮斷渦流的結構。 〃 在圖18中’SOI區261〜269分別由p區、p+區、p-區、n+ 區、P-區、P區、p-區、N+區、P區構成。其俯視圖形狀、 與電源電位及接地電位的連接及其動作，與圖丨5說明的 遮罩1 0 4相同。 如圖18所示，關於與電源電位及接地電位的連接，為了 貫穿層間絕緣膜4及溝渠分離氧化膜丨7而到達S(H區268(n+ 區），設置導電區CP2，將連接在電源電位或接地電位的連 接布線WL1連接於導電區CP2即可。 (E-2 ·作用效果） 以上說明的半導體裝置50 0，與圖15說明的半導體裝置 40 0相同’於PG遮罩1 〇 5可以遮斷渦流，因此不產生渦流引 起的電磁感應損失。 PG遮罩1 0 5通過接地的P+區（低電阻區）流過靜電感應引
\\312\2d-code\90-03\89127025.ptd 第34頁 508794 五、發明說明（30) 起的電流，因此毫無疑問地可以減低靜電感應損失，PG遮 罩1 04形成於SOI層3内，因此不必為了形成遮罩而重新製 作導電層，避免了該裝置結構的複雜化。 在邏輯區LP形成溝渠分離氧化膜1 5的步驟，可以同時形 成溝渠分離氧化膜1 7，並且很容易進行對SO I區的摻雜物 的注入，因此可以防止製造步驟的複雜化。 即，採用圖9〜圖11說明的同樣的步驟形成溝渠分離氧 化膜1 5和1 7以後，採用圖1 3所說明的步驟，從溝渠分離氧 化膜17的上部，對溝渠分離氧化膜17的下部的s〇I層選擇 性地進行P型摻雜物及N型摻雜物的離子注入，可以形成PG 遮罩1 0 5。 在邏輯區LP，由作為局部分離氧化膜的溝渠分離氧化膜 1 5隔離開元件，因此可以通過溝渠分離氧化膜〗5的下部井 區WR固定溝渠形成區（主體區）的電位，能夠避免因基板 的浮動效應引起的各種問題。 (F ·實施形態6 ) 在實施形態5中說明的半導體裝置5〇〇，顯示出？(}遮罩 1 05上部是作為局部分離氧化膜的溝渠分離氧化膜丨7所覆 蓋的結構，PG遮罩在形成時至少具有與螺旋電感器s 1的平 面方向的配設面積相同的面冑，因此在很寬的面積上需要 設置溝渠分離氧化膜1 7。 在形成溝渠分離氧化膜時，埋入溝渠氧化膜後，用⑽ 處理f除不要部分的氧化膜，當在很大的面積上形成溝渠 分離氧化膜時，該溝渠分離氧化膜容易發生盤形凹陷的扭
第35頁 508794 五、發明說明（31) 曲。 圖1 9顯示出發生扭曲的狀態。在圖1 9中，面積寬大的溝 渠分離氧化膜17A的表面成盤形凹陷’窄面積的溝渠分離 氧化膜1 5可以正常的形成。 發生扭曲的溝渠分離氧化膜的上端邊緣形狀與正常的溝 渠分離氧化膜的上端邊緣的形狀不同，很可能對M0S電晶 體的特性產生影響。 本發明所屬的半導體裝置實施形態6，對如何防止發生 此種扭曲的結構進行說明。 (F-1·裝置構成） _ 作為本發明所屬的半導體裝置的實施形態6，圖2 〇顯示 半導體裝置600的結構。 圖20所示的半導體裝置600，與圖12所示的半導體裝置 300相同’在SOI基板SB上配設有RF電路區RP及邏輯區lp的 結構。 關於RF電路區RP，在對應螺旋電感器SI (俯視圖結構參 考圖70)的配設區的SOI層3内，形成由緊密連接的gQi區 271〜279以及SOI區272、274、276和278上形成的矽化膜 34所構成的PG遮罩106 (遮罩層）。 ' 在此，SOI區271、273、275、277及279比其他的S0I區♦ 的氧化膜薄，在其上部形成作為局部分離氧化膜的溝渠分 離氧化膜18。在SOI區271上的溝渠分離氧化膜延伸到邏輯 區L P 〇 在邏輯區LP，由溝渠分離氧化膜15分隔S(H層3，形成
C:\2D-CODE\90.03\89127025.ptd 第36頁 508794 :卟 案號 89127025 i、發明銳:照:(32) SOI區71及72。然後，在SOI區71及72分別形成M0S電晶體 Q31 和Q32 〇 其他的與圖12所示的半導體裝置3 〇〇相同的結構，採用 同樣的元件編號，對此省略重複的說明。 構成PG遮罩106的SOI區271〜279，是相互鄰接的區，分 別由摻雜物濃度或摻雜物的導電型不同的區構 過PN結能遮斷渦流的結構。 苒成〃有通 在圖20中，SOI區271〜279分別由p-區、區、p-區、p+ 區、PI、N+區、P區、p區、pi構成，在p_區形成溝渠 分離氧化膜1 8。 圖21顯示pg遮罩1〇6的俯視圖形狀。pG遮罩1〇6的俯視圖 形狀巧圖2說明的PG遮罩101的形狀相同，關於形狀的說明 予以省略。圖2 1的X — X剖面線的剖面圖與圖2 〇所示的p(J遮 罩1 0 6的結構相對應。 在圖2，1中，為了遮斷渦流，對"pN接面，，構成的二極體提 供反偏壓，因此S〇i區的272及276與電源電位（vcc)連 接，SOI區274及278接地。 (F - 2 ·作用效果） j上述說明的半導體裝置600中，與PG遮罩1〇6的形成區 :成面積狹窄的溝渠分離氧化膜18，可以防止扭曲的發 生。 與，15说明的半導體裝置4〇〇相同，在％遮罩⑽可以降 低滿&引起的電磁感應損失。 PG遮罩1 〇 6通過接地的p+區（高電阻區）流過靜電感應的
第37頁 五、發明說明（33) 電流’因此毫無疑問地可以減低靜電感應損失，PG遮罩 106形成於SOI層3内，因此不必為了形成遮罩而重新製作 導電層，避免了該裝置結構的複雜化。 在邏輯區LP形成溝渠分離氧化膜15的步驟，可以同時形 成溝渠分離氧化膜18，矽化膜34的形成和如1區的摻雜物 的注入較為容易進行，因此可以防止製造步驟的複雜化。 即’溝渠分離氧化膜1 5和丨8，由圖9〜圖11說明的同樣 的步驟形成後，在邏輯區LP的M〇s電晶體Q31和Q32形成時 的石夕化步驟’於曝露的s〇I區上同時形成矽化膜34，在pG 遮罩1 06的形戒區通過選擇性地進行p型摻雜物和n型摻雜 物的離子注入，可以形成pG遮罩1〇6。
在邏輯區LP ’由局部分離氧化膜的溝渠分離氧化膜15隔 離，元件’因此可以通過溝渠分離氧化膜15的下部井區WR 固定通道形成區（主體區）的電位，能夠避免因基板的浮 動效應引起的各種問題。 (F - 3 ·變形例） 在圖20所示的半導體裝置6〇〇的“遮罩1〇6，給出的是低 濃度的摻雜物區（P-區）左右的s〇I區為p區及N+區，實際 f在低濃度的摻雜物區的左右配置相同導電型的區也可 作為半導體裝置600的變形例，在圖22中顯示出 裝置6〇OA。圖22中的PG遮罩1〇6a(遮罩層），將s〇 版、 2口73、275、277及279作為N-區，將其他的所有區都作為p+ 第38頁 C:\2D-mDE\90-03\89127025.ptd 508794, 丨案號89127025 曰 修正 9L 6. 14 五、發明說明（34) 將PG遮罩106Α的俯視圖形狀示於圖23 °PG遮罩1Q6A的俯 視圖形狀與圖2說明的pg遮罩1 〇 1的俯視圖形狀相同，因此 關於形狀的說明予以省略。圖23的X —X剖面線的剖面圖與 圖2 2所示的PG遮罩1 0 6 A的結構相對應。 在圖23中，為了遮斷渦流，對"pn接面，，構成的二極體提 供反偏壓，因此S〇i區的272及276與電源電位（vcc)連 接’ SOI區274及278接地。 通過上述連接，對SOI區273及274構成的二極體、S0I區 274及2 75構成的二極體、SOI區277及278構成的二極體施 加反偏壓，借助於使渦流發生的反電動勢可以防止正偏 壓，不產生起因於渦流的電磁感應損失，能夠降低靜電感 應抽失。 soI區只有2種即可，在其離子注入步驟，注入遮蔽膜的 重疊次數可以減小，在重疊遮蔽膜時需要的邊緣小，因此 可以使S 0 I區的圖案精細化。 在上述說明中，將SOI區分為N-區和P區共2個區，將SOI &为成P區和N+區的2個區當然也可以。 (G - 1 ·實施形態7 ) 在上述實施形態6中，顯示出為了防止pG遮罩形成區溝 渠分離氧化膜的扭曲的結構，但是作成以下說明的實施形 態7的結構也同樣是可以的。 (G -1 ·裝置的結構） 作為本發明所屬的半導體裝置的實施形態7，在圖24顯 示出半導體裝置700的結構。在圖24中，為了簡化起見只
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第39頁 ^08794 五、發明說明（35) 給出了 R F電路區R P的結構。 在圖24所示的RF電路區Rp，在對應螺旋電感器SI (俯視 圖結構參考圖7 0 )的配設區的s〇 I層3内，形成由相互緊密 連接的SOI區281〜287及SOI區282、284及286上形成的石夕 化膜35構成的PG遮罩107 (遮罩層）。 在此’SOI區281、283、285、及287比其他的SOI區的氧 化膜薄’在其上部形成作為局部分離氧化膜的溝渠分離氧 化膜19。在SOI區281及287上的溝渠分離氧化膜19比其他 部位形成的溝渠分離氧化膜1 9要寬些。 * SOI區282、284、及28 6上的矽化膜35，與貫穿層間絕緣_ 膜4而配設的導電區CP3連接，該導電區與配設於層間絕緣 膜4的連接地線的WL2相連接。 其他的與圖12所示的半導體裝置3〇〇相同的結構，採用 同樣的元件編號，對此省略重複的說明。 構成PG遮罩107的SOI區281〜287，其SOI區282、284及 286全部屬於P區，S0I區281、283、m及m為N_區，具 有通過PN結能遮斷渦流的結構。 圖25顯示PG遮罩107的俯視圖形狀。遮罩1〇7的俯視圖形 狀，具有矽化膜的矩形S0I區28 (s〇I區282、284及286的 總輪）相互隔開一定間隔並配設成矩陣形肖大，在各個】馨 區28之間配設溝渠分離氧化膜19。 圖25的Y - Y剖面線的剖面圖，與圖24所示的pG遮罩ι〇7 的結構相對應，布線WL2分散配置的s〇i區282、284、286 呈M L字型"配置。
508794 、發明說明（36) 在具有矽化膜的其他SOI區28上也可以配設布線，其布 線通路，在4角的SOI區28以外的部分以L字型配設，提供 給布線的電位，是以接地電位和電源電位交互的形式提 供。 、在離開PG遮罩1 〇7的位置，配設為了將低濃度摻雜物區 連接於電源電位的接點CR。 (G-2 ·作用效果） 通過這樣的連接，對低濃度S〇i區和高濃度s〇l區構成的 所有的一極體提供反偏壓’借助使满流發生的反電動勢可 以防止正偏壓，不產生起因於渦流的電磁感應損失，能夠 降低靜電感應損失。 PG遮罩1〇7通過接地的p區（高電阻區）流過靜電感應引 起的電流，因此毫無疑問地可以減低靜電感應損失，pG遮 罩107形成於SOI層3内，因此不需要為了形成布線WL2的步 驟的形成PD遮罩的新的導電層，避免了該裝置結構的複雜 化0 (G - 3 ·變形例） 在上述的半導體裝置7〇〇中，對pc遮罩1〇7的s〇i區用布 線WL2jt行電性連接的結構作了說明，代替布線孔2使用圖 2 6所示的半導體裝置7 A的閘極布線也可以。 即，在圖26所示的半導體裝置70 0A的!^遮罩1〇7A (遮罩 層），於SOI區282、284、286上沒有矽化膜，與m〇s電晶 體的閘極相同的步驟形成的連接閘極布線GTL直接連 SOI 區282 、 284 、 286 。 、
508794 五、發明說明（37) 在溝渠分離氧化膜1 9上，配設以M0S電晶體的閘極絕緣 膜相同的步驟所形成的絕緣膜GZL ;在閘極布線GTL上，配 設以M0S電晶體的矽化膜相同的步驟所形成的矽化膜(jsl。 閘極布線GTL的俯視圖形狀與圖2 5中說明的布線2相 同，成L字型配設。 由於採用這樣的結構，使S01區的電性連接的布線製作 步驟簡化。 " (G-4 ·變形例2) 半導體裝置7 0 0的結構，借助於作為局部分離氧化膜的 溝渠分離氧化膜19覆蓋的SOI區與其它的s〇i區之間的pN結鲁 遮斷渦流，但是取代溝渠分離氧化膜丨9，採用圖2 7及圖2 8 所示的半導體裝置700B及700C那樣的結構，用完全分離氧 化膜形成完全電性隔離的S〇I區也可以。 圖27所示的半導體裝置7〇〇B的PG遮罩1〇7Β(遮罩層），由 作為完全分離氧化膜的溝渠分離氧化膜191實行完全的電 圖28所示的半導體裝置 作為元全分離氧化膜的溝甲分 性隔離。 的PG遮罩107C(遮罩層），由 離氧化膜192實行完全的電
PG遮罩107B和107C，從〜入『 同的，但是，當溝渠分;^隔離S01區此點看二者是木 區對M0S電晶體之間作局Α 膜1 9 2在圖中未示出的邏車 遮蔽膜形A，不必增加新：丰離時’可以用共用的抗蝕资 (Η .實施形態8 ) . ν驟，使製造方法簡單化。
第42頁 508794 五、發明說明（38) (H-1 ·裝置結構） 作為本發明所屬的半導體裝置的實施形態8，將半導體 裝置800的結構示於圖29。圖29所示的半導體裝置800，為 了簡化起見僅顯示出RF電路區的RP結構。 於圖29所示的RF電路區的RP，在對應螺旋電感器SI (俯 視圖結構參考圖70 )的配設區的SOI層3内，形成由緊密連 接的SOI 區 291 〜299 以及SOI 區291、293、295、297 和299 上形成的矽化膜36所構成的PG遮罩108 (遮罩層）。 在此，SOI區292、294、296及298的上部配設與M0S電晶 體的閘極具有相同剖面結構的虛設閘極MD1。虛設閘極MD1馨 與圖中未示出的M0S電晶體相同，具有閘極絕緣膜dgz、閘 極DGT、矽化膜DGS及侧壁絕緣膜DGW。 矽化膜36，配設於虛設閘極MD1的侧壁絕緣膜DGW外侧的 SOI 區291 、 293 、 295 、 297及299上。 SOI 區 291、293、295、297 及299 為N+ 區，SOI 區292、 294、296、及298為P-區，SOI區293及297上的矽化膜36連 接於電源電位（Vcc) ，S0I區291、295及299上的石夕化膜 36和虛設閘極MD1上的矽化膜DGS接地。 " 其他的與圖12所示的半導體裝置3〇〇相同的結構，採用 同樣的元件編號，對此省略重複的說明。 馨 圖30顯示PG遮罩1 08的俯視圖形狀。p(j遮罩1 Qg的俯視 形狀與圖2說明的PG遮罩101的形狀相同，關於形狀的 予以省略，但是在PG遮罩108上，溝渠分離氧化膜u的 分成為虛設閘極MD1的此點有很大不同。圖的X — ^ 人剖面
'Ti. ' ϊ ________ :棄號 89127025 年月日 攸正 91。e· 14 五、發明說明（39^ * ----- 線的剖面圖與圖2 9所示的P G遮罩1 0 8的結構相對鹿。 在PG遮罩1 〇 8，為了遮斷渦流，對"PN接面”構成的二極 體提供反偏壓，因此SOI區2 93與29 7與電源電位連接，s〇I 區291、295及299接地。 於虛設閘極MD1，閘極DGT的下部是P-區，其兩側是N+區 ，因此形成所謂的N通道M0S電晶體的形態，但是互相調換 導電型製成P通道M0S電晶體的形態也同樣可以。此時°，將 圖30所示的電源電位的布線與接地電位的布線互相調換位 置即可。 (Η-2 ·作用效果） 對SOI區292及293構成的二極體、s〇I區293及294構成的 一極體、SOI區296及297構成的二極體、sqi區297及298構 成的二極體提供反偏壓，借助使渦流發生的反電動勢可以 防止正偏壓’不產生起因於渦流的電磁感應損失，能夠降 低靜電感應損失。 PG遮罩108 ’可以區分為在s〇l層3内形成的如1區291〜 2 99和矽化膜36構成的第1個pg遮罩以及虛設閘極〇1構成 的第2個PG遮罩，如果把第i及第2個!^遮罩分別想像成是 電阻元件，則它們在寄生電容器與接地電位之間呈並聯狀 態，可以進一步降低PG遮罩的電阻值。 (Η - 3 ·變形例） 對於上述說明的半導體裝置8〇〇的？6遮罩1〇8，閘極DGT 的下部疋P區，其兩側是區，因此形成N通道M〇s電晶體 的形態，但此時如果將電源電位連接於閘極DGT時，就成 4 508794 β. 89127025 9L 6. 14
MM 發明說明（40) 為M0S電晶體的工作狀態，因此將閘極DGT連接於接地電 位，虛設閘極DM1並不是作為M0S電晶體使用的，所以s〇I 層3内的S 01區的摻雜物圖案並不止限於此。 例如圖31所示的半導體裝置8〇〇A (遮罩層），將讥！區 291、295 及299 作為P+ 區、將s〇i 區 292、294、296 及298 作 為F區、將SOI區293及297作為N+區也可以。 然後，將SOI區2 93及297連接於電源電位（Vcc)、將SOI 區291、295及29 9接地、將虛設閘極MD1的矽化膜DSG連接 於閘極電位VGT也可以。 通過上述連接，對"PN接面，，構成的二極體施加反偏壓， 借助於使渦流發生的反電動勢可以防止正偏壓，在遮斷渦 流的同時，即使對虛設閘極MD1的閘極DGT提供閘極電壓 VGT，也不會形成M0S電晶體的功能，增加虛設閘極肋1的 閘極DGT的電位的選擇自由度。 圖32顯示PG遮罩108A的俯視圖形狀。PG遮罩108A的俯視 圖形狀與圖2說明的PG遮罩1 〇 1的形狀相同，關於形狀的說 明予以省略’電位的配置也已經在圖31中進行了說明，對 此一併省略。圖3 2的X — X剖面線的剖面圖與圖3 1所示的PG 遮罩1 0 8 A的結構相對應。 (I ·實施形態9 ) · U -1 ·裝置的構成） 作為本發明所屬的半導體裝置的實施形態9，將半導體 裝置900的結構示於圖33。圖33所示的半導體裝置900，為 了簡化起見僅顯示出RF電路區的RP結構。
89127025.ptc 第45頁 508794 m. 6. ! 4 T 案號89127025_年月日 條正 9L 6. 14 一五、發明説呀l4l) " 於圖3 3所示的RF電路區的RP，在對應螺旋電感器s丨（俯視 圖結構參考圖7 0 )的配設區的SO I層3内，形成由緊密連接的 SOI 區 291 〜299 以及SOI 區 291、293、295、2 97 和299 上選 擇性地形成的矽化膜36所構成的PG遮罩1〇9(遮罩層）。 SOI 區 291、295 及 299 為 P+ 區，SOI 區 292、294、296、及 298為P區’ SOI區293及297為N+區，SOI區293及297通過石夕 化膜36連接於電源電位（vcc)，S〇l區291、295及299通過 矽化膜3 6接地。 在PG遮罩1 〇 9，為了遮斷渦流，對"PN接面”構成的二極
體提供反偏壓，因此SOI區293與29 7與電源電位連接，S0I鳴 區291、29 5及299接地。 P 圖35顯示PG遮罩109的俯視圖形狀。pg遮罩1〇9的俯視圖 形狀與圖2說明的PG遮罩1 〇 1的形狀相同，對該形狀的說明 予以省略。在PG遮罩1〇9，溝渠分離氧化膜丨丨的部分是石夕 化膜36，此點與PG遮罩1〇1不同。圖35的X —X剖面線的剖 面圖與圖3 3所示的PG遮罩1 〇 9相對應。 其他的與圖31所示的半導體裝置8 〇 〇A相同的結構，採用 同樣的元件編號，對此省略重複的說明。 (I - 2 ·製造方法）
現在簡要說明PG遮罩ip的形成方法。首先，對S(H層3 以比較低的濃度注入P型摻雜物，形成p-層（或者層），然 後採用抗钮劑遮蔽膜以比較高的濃度注入ρ型摻雜物，選'、 擇性地形成Ρ+區的SOI區291、2 9 5及299，並且以比較高的 濃度注入N塑摻雜物，選擇性地形成…區的s〇 I區293及
508794 五、發明說明（42) 297。此時，沒有注入任何一種高濃度摻雜物的區域殘留 為P區。 如圖34所示，為了覆蓋P-區的SOI區292、294、29 6及 ，形成矽化保護膜ρτ。 矽化物防護膜，是覆蓋住因為形成矽化膜而引起不適當 的M0S電晶體的源極.沒極區、是為了防止形成矽化膜的 防護膜，是由氧化矽膜等絕緣膜形成的。 為了覆蓋SOI區291、293、295、297及299，在整個面上 形成Co(鈷）和Ti (鈦）的金屬膜，通過矽化反庫將屬 變成石夕化觸卜然後，去㈣化物㈣ 的金屬膜MF，選擇性地形成矽化膜36。 石夕化物防護膜PT在p-區兩側的SOI區相匹配形成，可以 切貫地防止在p-區兩側的S 〇 1區上形成石夕化膜3 6。 U - 3 ·作用效果） 用圖35說明的半導體裝置400的PG遮罩1〇4，同樣顯示出 SO I區緊密連接的結構，在各個s〇I區上如果連續形成矽化 膜’則不能由P N結構成二極體，顯示出沒有形成石夕化膜的 結構。但是’如果完全沒有矽化膜，有時报難降低§〇I區 的電阻值，對於PG遮罩109，形.成比較分散的矽化膜，因 此可以使SOI區的電阻值降低。 (I - 4 ·變形例） 在上述說明的半導體裝置9〇〇的PG遮罩109，P-區兩侧· soi區的導電型顯示出相互不同的構成，但是，如圖36所 示的半導體裝置900A的PG遮罩109A (遮罩層）那樣，在低
C:\2D-CODE\90-03\89127025.ptd 第47頁 508794 五、發明說明（43) 濃度區兩側的S 01區的導電型相同也可以。 即，在PG遮罩109A，於SOI區292、294、296及298為纩 區’在SOI 區 291、293、295、297 及299 均為P 區。 SOI區291、295及299通過矽化膜36接地，SOI區293及 297通過矽化膜36連接於電源電位（vcc)。 採用上述的結構，對P N結構成的二極體提供反偏壓，借 助使渦流發生的反電動勢可以防止正偏壓，不產生起因於 渴流的電磁感應損失，能夠降低靜電感應損失。 SO I區只要有2種類型即可。因此在離子注入步驟，其注 入遮蔽膜的重疊次數減少，遮蔽膜重疊需要的餘量減^， 因此可以使S0 I區精細化。 ™ 在上述說明中，S 01區是N-區和P+區的2種類型，當然， 作成S 0 I區是p-區和N+區的2種類型也可以。 (J ·實施形態1 0 ) ·裝置的構成） 作為本發明所屬的半導體裝置的實施形態丨〇，將半導體 裝置1000的結構示於圖37。 _在上、述說明的本發明實施形態1〜9中，對防止螺旋電感 益產生的靜電感應損失的同時、防止内部渦流引起的電磁 ，，損失的PG遮罩結構作了說明。靜電感應損失並不完全籲 二從螺旋電感器發生的，有時金屬布線等直線形的導線、 ，者曲線形的導體也同樣發生靜電感應損失。即，不僅僅 =電感元件，具有感應效應的結構等，都存在此課題。 月對螺叙電感器以外的感應元件、具有感應的結構同樣
508794 五、發明說明（44) -- 適用。以下通過具體實例，顯示出適用本發明的結構可以 防止由直線布線的感應引起的靜電損失。 在圖37所示的半導體裝置1〇〇〇，於布線叽3的下部，配 設沿著配設方向排列的相互獨立的導電層而構成的％遮罩 201 (遮罩層），導電層cl接地，可以防止布線WL3引起的靜 電感應損失。 圖3 8顯示半導體裝置1 〇 〇 〇的剖面結構的一例。圖3 8所示 的半導體裝置1 000，以圖68說明的半導體裝置90為例，只 顯示出R F電路區R p的結構。 在圖3 8中，於矽基板1、該矽基板1上配設的埋入氧化膜_ 2、在埋入氧化膜2上配設的S0I層3所構成的s〇I基板別 上’對應SOI層3的布線WL3的布線區的區域，由多個溝渠 分離氧化膜13分隔，形成多個s〇l區22。溝渠分離氧化膜 1 3 ’疋在從S 01層表面到達埋入氧化膜2的表面而配設的溝 渠内埋入氧化矽膜形成的，各個s〇 j區之間在電性上是完 全隔離的。 70 各個SOI區22的上部，配設矽化膜32，分別由多個溝渠 为離氧化膜13、SOI區22、石夕化膜32構成PG遮罩2〇1。SOI 層22和矽化膜32構成的疊層膜與圖37所示的導電層CL相對 應。 θ # 如圖37所示，為了在布線WL3的寬度方向的下部很好地 形成SOI層22和矽化膜32，其俯視圖形狀是沿著布線WL3的 寬度方向延伸並成為矩形的形狀。 螺旋電感器在PG遮罩内產生的渦流，是在平行於半導體
C:\2D-CQDE\90-03\89127025.ptd 508794 五、發明說明（45) 基板主面的面内發生的’但是直線狀的布線乳3產生的渦 流如圖37的虛線所示，是在垂直於半導體基板的面内發生 的，因此，導電層厚度薄一些為好，至少要比導電層α的 短向長度小一些。 導電層CL的長度方向的長度及導電層以的配設間距設定 在1〜3//m左右。 圖38所示的PG遮罩2 0 1的剖面結構只是一個例子，可以 採用的結構不僅限於此。 (J-2 ·作用效果） 在上述說明的半導體裝置1 000，於布線WL3的下部，裝φ 設沿著配設方向排列相互獨立的導電層而構成的pG遮罩 201，因此可以防止布線WL3引起的靜電感應損失。 PG遮罩201形成於SOI層3内，因此為了形成“遮罩不需 要新的導電層，不會導致裝置結構的複雜化。 (J - 3 ·變形例） 作為防止與半導體裝置垂直的面内發生满流的結構，以 導體膜和多層膜構成導電層CL也同樣有效。 即，如圖39所示的半導體裝置1〇〇1，由S(H層3内交互配 設導體膜CF和絕緣膜ZF的多層膜形成導電層CLi。 各導體膜CF的電性連接，是由貫穿8〇1層3及導電層cu鲁 的接點區CP4完成的，接點區CP4形成於§〇][層3，盥連 接地的布線WL4連接。 〜、 採用這樣的結構，導電層内的垂直於半導體基板的面内 發生的渦流，由絕緣膜ZF遮斷，不產生因渦流引起的電磁
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感應損失。 代替採用多層膜，使用導體和絕緣體的超晶格結構交替 重疊的超晶格膜也可以。 (K ·實施形態11) 上述說明的實施形態i〜1〇，是在s〇I基板上形成的半導 體裝置上，在防止螺旋電感器或布線引起的靜電感應損失 的同時，對防止内部產生的渦流所引起的電磁感應損失的 PG遮罩的結構，進行了說明。但本發明不僅限於使用⑽工 基板，同樣可適用於稱為”大塊基板"的矽基板。 (K-1 ·裝置的構成） 作為本發明所屬的半導體裝置的實施形態1 1，將半導體 裝置2000的結構示於圖40。圖40所示的半導體裝置2〇〇〇， 用圖68說明的半導體裝置9〇為例，僅顯示出RF電路區Rp 結構。 在圖40中，與P型矽基板1的螺旋電感器SI (平面結構參 1圖Μ )的配設區對應的區域被多個溝渠分離氧化膜丨11分 隔形成較兩濃度（Ρ+ )注入Ρ型摻雜物的摻雜物區1 2 1。溝 渠为離氧化膜1 1丨’是由從矽基板1的表面起到達一定深度 配没的溝渠内埋入氧化矽膜而形成的。 在推雜物區121的下部形成注入較低濃度（Ν〇Ν型摻雜物 的溝渠區NW。 、在各個摻雜物區1 2 1的上部配設矽化膜丨31，分別由多個 溝渠分離氧化膜1丨i、摻雜物區121、矽化膜131構成pG遮 罩301 (遮罩層）。
)08794 五、發明說明（47) 與圖1所不的半導體裝置1 〇 〇相同的其他部分的結構，採 用同樣的元件編號，對此省略重複的說明。 圖40所示的剖面結構只是一個例子，該結構不只限於此 ，實施形態1〜1 〇說明的各種PG遮罩結構都可以適用。 (K-2 ·作用效果） 正如上述說明，在基板中形成低濃度的溝渠區，在其上 面形成PG遮罩，高電阻低濃度溝渠區代替了埋氣 將摻雜物區121相互電㈣，在大塊基板上可以，二 電感應損失的同時，可以獲得不發生渦流引起的電磁感應 損失的PG遮罩效果。 丨 (L ·實施形態1 2 ) 在上述說明的實施形態1〜1丨，說明了在防止螺旋電感 裔或者布線引起的靜電感應損失的同時，還說明了防止内 部發生的渦流引起的電磁感應損失的各種pG遮罩結構。在 這些PG，罩結構的下部的半導體基板中，也有可能發生螺 方疋電感裔或布線引起的電磁感應損失。以下，就防止半導 月豆基板中的電磁感應損失的結構加以說明。 (L-1 ·裝置的構成） 作為本舍明所屬的半導體裝置的實施形態1 2，將半導體 裝置3 0 00的結構示於圖41。 省 圖41所示的半導體裝置3 0 0 0，採用圖68說明的半導體裝 置⑽為例’顯示出RF電路區9 1及邏輯區9 2的一部分，分別 顯示RF電路區RP和邏輯區LP。 在圖41中，於矽基板1、該矽基板1上配設的埋入氧化膜
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2、在埋入氧化膜2上配設的S0I層3所構成的s〇I基板SB 上，配設RF電路區rp和邏輯區!^。 在RF電路區RP，與S0I層3的螺旋電感器SI (平面結構參 考圖70 )的配設區相對應的區域，被多個溝渠分離氧化膜 1 3所隔離’形成多個s 〇 I區2 2。在S 0 I區2 2的上部配設石夕化 膜‘3 2，分別由多個溝渠分離氧化膜丨3、s〇 I區2 2、矽化膜 32構成PG遮罩1〇2。 ' 在PG遮罩1 〇2的下部的矽基板1的内部，配設空腔區cv。 二腔ε c v ’具有與螺旋電感器s I的平面方向的長度相同 的深度（最大為l〇〇//m左右），在平面方向的擴展範圍至少_ 设定在能包括螺旋電感器SI的形成區。 貫穿埋入氧化膜2、SOI層3、層間絕緣膜4和5、以及貫 穿覆蓋螺旋電感器SI的絕緣膜6，配設能到達空腔區CV的 開口區0P。 與圖8中說明的半導體裝置2 〇 〇相同的其他部分的結構， 採用同樣的元件編號，對此省略重複的說明。 關於空腔區CV的形成方法，在SOI基板SB上形成直到空 腔區CV以外的絕緣膜6為止的結構以後，形成到達矽基板j 的開口區0P，例如，可以從開口區〇p注入20MOH (氫氧化 鉀）溶液，採用對矽基板1進行蝕刻的方法。最後用絕緣_ 膜等埋入開口區0P。 作為蝕刻液，不僅限於K0H溶液，只要是僅能使矽基板溶 化的溶液即可。例如使用N a 0 Η等強驗溶液也可以。使用這 樣的溶液時需要注意鉀（Κ)和鈉（N a )的污染，但是由於物
\\312\2d-code\90-03\89127025.ptd 第 53 頁 508794 五、發明說明（49) 質單純，所以容易操作。此外，使用鄰苯二酚（q % )和 TMAH(氫氧化四曱基胺：N(CH3)4〇H)等有機物也可以。具體 使用什麼溶液合適，應根據製造裝置時半導體工廠的整個 結構情況進行選擇。並且，K0H溶液等蝕刻溶液，在不同 溫度下的蝕刻能力不同，對於2〇%的koh溶液，在5(TC下的 I虫刻率為1 OOnm/min。 在S 01基板S B上什麼都沒有形成的狀態下也可以形成空 腔CV ’在形成了pG遮罩102後的階段形成也可以，總的說 來，在哪一個階段形成都是可以的。 (L-2 ·作用效果） _ 通過上述的說明，半導體裝置⑽⑽在⑼遮罩1〇2的下部 的矽基板1的内部具有空腔CV，因此，在借助叩遮罩1〇2防 止螺旋電感器的靜電感應損失的同時，也沒有因PG遮罩 102内部發生的渦流所導致的電磁感應損失。而且，在矽 基板1内’防止螺旋電感器s I發生的渦流，能夠減低電磁 感應損失。 在上述說明中給出使用PG遮罩1 〇 2的結構，關於PG遮罩 的形態並不僅限於此，使用實施形態1〜9中說明的pG遮罩 完全可以。 (M ·實施形態13) # 在上述實施形態12中，於矽基板1的内部設有空腔cv， 顯不出降低石夕基板1内的電磁感應損失的結構，但是降低 石夕基板1内的電磁感應損失的結構也不僅限於此，在矽基 板1内設有多孔層遮斷渦流通路也可以。
C:\2D-CODE\90-03\89127025.ptd 第54頁 發明說明（50) 本5兒明書的多孔声， _
« . m 不僅顯示夏右矣_ 11 ：?丨” AA 具有多個溝渠的含義在内。”有少個孔的層，也包括 (Μ—1 .裝置的構成） 作為本發明所屬的半導 > 裝置40〇〇的結構示於圖42置的貫鉍形態13 ’將半導體 在圖42中，埋入轰各* 體裳置2〇〇相同，對於相同2 的結構’與圖8說明的半導 ，對此說明予以省略、。°、、、'°才冓’採用相同的元件編號 在圖42中，於ρρ、电 孔層PR。 、、、 的下部的矽基板1的内部配設多
多孔層p R，是由々I 個溝渠或者電、洞、2 面到内部進行蝕刻形成的多 結構，内部成為接氧化法形成的多個電洞的 …接近真工狀怨或者以絕緣物埋入的狀熊。 ，累旋電感器s I發生的渦流，通過遮斷s二 以，切基如内的電磁感應損失。 冑其通路可 多孔層PR的俯視圖形狀，當屬於多孔狀態時， 個舔祕向，4日4 規定整 A内規則地或不規則地設置即可；當屬於滏 ^在一個方向上並列配設延長的溝渠，可以遮斷渦流。 在上述說明中，顯示出使用PG遮罩102的結構，但是 遮罩的形態不僅限於此，也可以使用實施形態i〜9說明的 各種PG遮罩。 (M-2 ·製造方法） 以下，用圖43〜圖53說明具有多孔層PR的SOI基板SB的 形成方法。
C:\2D-CODE\90-03\89127025.ptd 第55頁 508794 五、發明說明（51) " (Μ - 2 -1 ·姓刻方法） 用圖4 3〜圖4 6說明通過|虫刻形成多孔層p r的方法。以 下，為了明確起見，稱由姓刻形成的多孔層為，，多孔層 P R1 ，用&極氧化法形成的多孔詹為"多孔層p r 2"。 如圖43所不，首先準備矽基板i，從矽基板1的表面到内 部，通過餘刻可以形成多個溝渠TR 1 (或者多個孔），構成 夕孔層P R1。多個溝渠（或多個孔）T r 1，至少在對應p g遮星 102的下部的整個區域進行配設，其溝渠寬度或直^設定 在lOnm〜50nm左右、多孔層厚度設定在1〇/zm〜1〇()/zm& 右。 希望多個溝渠TR1 (或者多個孔）的深度與螺旋電感器$ I 的平面方向的長度大體相同，即使該深度相當於螺旋電感 器SI的平面方向的長度的1/10，也能獲得降低電磁感應損 失的效果。 其次，在圖44所示的步驟，為了覆蓋住矽基板！，例如 以氧化矽膜形成絕緣膜ZF1，埋入多孔層pRi。 圖45顯示出形成ZF1狀態的多孔層PR1的詳細情況。如圖 45所示’絕緣膜ZF1疋為了覆蓋構成多孔層pri的溝渠（或 者電洞）TR1内面而配設的，但是在完全埋入内部之前， 首先使用堵塞開口區的具有阻塞特性的絕緣膜時，可以使1 溝渠内部形成空腔（或電洞）。 此時’如果在真空狀態下形成絕緣膜Z F 1，則空腔jj l變 成真工狀態’由於介電吊數低’因此可以減低靜電感應損 失0
C:\2D-CODE\90-03\89127025.ptd 第 56 頁 五、發明說明（52) -- 即使以絕緣膜埋入溝渠（或者電洞）TR1的内部時，例如 作為該絕緣膜使用含有氟的等離子氧化膜（用等離子CVD法 形成的氧化矽膜）等介電常數較低的絕緣膜，可以減低靜 電感應損失。 、在進行熱氧化、形成熱氧化膜時，與上述結果相同，可 以在溝渠（或電洞）TR1的内部形成空腔HL。 當用氧化石夕膜等埋入溝渠（或電洞）TR1時，通過注入 (F )離子使介電常數降低即可。 在圖46所示的步驟，準備好其主面上具有規定厚度的絕 緣膜ZF2(例如氧化矽膜）的矽基板丨A，將絕緣膜zn與絕緣_ 膜ZF 2面對面地粘在矽基板丨A上。 對矽基板1A進行CMP處理，使矽基板1A減薄，減薄後的 矽基板1A作為SOI層3，以絕緣膜21^與絕緣膜ZF2作為埋入 氧化膜2 ’可以得到矽基板1中帶有多孔層ρίπ的s〇I基板 SB ° 在上述說明中，多孔層PR1由絕緣膜訂1覆蓋，顯示出多 孔層PR1内部設置中空區的步驟，用下述方法堵塞構成多 孔層PR 1的溝渠或電洞的開口區也可以。 即’如圖47所示’在石夕基板1内形成溝渠（或電洞）1以 後，在虱氣氛下於1 〇 〇 〇 °C以上進行數秒鐘熱處理（氫氣退 火）。這樣，通過多孔層PR1的表面能的最小化，急劇提高 表面原子的移動度，表面自然氧化，可以還原去除溝渠 (或電洞）TR1的開口區（圖48)。其結果，溝渠（或電洞）tri 的内部成為空腔HL，形成上部平滑的多孔層pRi (圖49)。
C:\2D-G0DE\90-03\89127025.ptd 第57頁 508794 五、發明說明（53) 以後的步驟與圖4 6所干& 面不需要形成絕緣膜，因卜乂驟相同’但是梦基板1的表 板1的多孔層PR1形成一側的:基板1 A的絕緣卿2與石夕基 (….陽極氧二的主面相對地枯在-起。 其次’用圖50〜圖53說明 的方法。關於用陽極氧化法孔_ u_=。的說明書中的圖6〜圖1〇曾；提^申請號 陰極上部白金電極和陽極下部白…、 溶液的氧化槽。 · ，、円一充滿乳化 ^次’將形成多孔層一側的主面對著上 < 石夕基，配置於上部白金電極和下部金電極在將 氧化條件A ··氧化時間30s、電流密板产;。例如陽極 基板!的上面成為多孔狀態， 0.2//膜厚的多孔層pR2。 幵/成具有
在^層PR2上形成的電洞並不像是餘刻 ::其形狀錯綜複雜’經過簡化後，成為圖50所示的V 多孔層PR2的厚度可通過調整氧化時間和氧 ( 得到控制，並且也可以根據改變氧化溶 /瓜又 制。多孔層PR2的密度（相當於電洞盘妙、類里得到控 由HF的濃度進行調節。 〇石夕的體積之比）可 關於多孔層m的厚冑，希望與螺旋電感器§1的平面方
I 1 C:\2D-C0DE\90-03\89127025.ptd 第58頁 juo/y^ 五、發明說明（54) 度大體相同，即使該厚度相#於螺旋電感器si的平 :方向的長度的1/10 ’也能獲得降低電磁感應損失的效 果 0 ϋ，如上所述，在氫氣氛下於100(rc以上溫 :鐘時間，還原去除電洞的開…使電洞的内部 腔HL，形成多孔層PR2上面平滑的石夕基板丨（圖5〇)。 在矽基板1上選擇性地形成多孔層PR2，這與後來形成的 螺紋電感器SI的形成區成對應配設，在沒有形成多孔層 R2的區域，形成遮蔽膜使其不與耵溶液接觸即可。當 然，在整個矽基板1上全面配設多孔層PR2也是可以的。 磴ί ί”:：基板1上全面配設多孔層PR2時，不僅能夠降低 累疋電感态引起的電磁感應損失，而且還具有降低布線引 起的電磁感應損失的效果。 其次，如圖5 1所示，準備好在矽基板丨c上重疊多孔層 PR21、延伸層EX、絕緣膜ZF3的多孔基板pSB。 關於多孔基板PSB的形成方法，採用特許申請號丨工— 1 1 7770說明書中的圖6〜圖1〇提出的方法即可，首先經過 與上述說明的多孔層PR2的形成方法相同的步驟，於矽基 板ic的内部形成多孔層PR21。在此，在多孔層pR2i的上面 保持矽，板1C的單晶結構，具有與矽基板1(：相同的晶粒取 向。接著，由延伸長大法在多孔層pR2丨主面上形成規定厚 度的延伸層EX。延伸層EX在隨後成為s〇I層3，因此形成與 SOI層3相同的厚度。 然後，在延伸層EX上，例如以氧化矽膜形成規定厚度的
508794 五、發明說明（55) 絕緣膜ZF3。絕緣膜ZF3隨後成為埋入氧化膜2，因此形成 與氧化膜2相同的厚度。 其次，在圖52所示的步驟，於矽基板i的多孔層pR2的形 成一侧的主面，與多孔基板PSB的絕緣膜ZF3面對面地接合 使石夕基板1和多孔基板PSB黏在一起。 然後，如圖53所示，以多孔基板PSB的多孔層pR21為分 界線’或者將多孔層PR21與矽基板ci剝離開來，或者通過 CMP處理對延伸層EX上面為止的部分進行研磨去除，可以 得到石夕基板1内具有多孔層p R 2的S 0 I基板s B。 (M-3 ·作用效果） 綜上所述，於圖42所示的半導體裝置4〇〇〇，在借助於％ 遮罩1 0 2可以防止螺旋電感器引起的靜電損失的同時，也 可以避免因PG遮罩1 0 2内部發生的渦流所引起的電磁感應 損失。在矽基板1内具有形成的多孔層PR、其内部或者是 近於真空狀態’或者是以絕緣物的埋入狀態，因此，由螺 旋電感器S I發生的渦流通路被遮斷，故可以降低石夕基板i 内的電磁感應損失。 (Μ - 4 ·變形例） 對於上述說明的半導體裝置4000的多孔層PR的形成方 法，給出了準備好裝設有多孔層PR的S0I基板SB、>在其上1 面形成有P G遮罩1 0 2為主的結構的實例。採用下述圖& 4所 說明的製造方法也可以。 如圖54所示’首先準備好在SOI層3上形成有溝渠分離氧 化膜P TI專結構的S 01基板S B ’在S 0 I層3上不僅可以开《成溝
508794 五、發明說明（56) 渠分離氧化膜PTI的結構，成為M0S電晶體等結構狀態也可 以。 選擇性地去除對應於SOI基板的螺旋電感器的配設區的 SOI層3及埋入氧化膜2，形成開口區0P1。 然後’使形成多孔層PR2的區的矽基板1曝露出來，形成 抗餘劑遮蔽膜R Μ 4 ’使其覆蓋住開口區〇 p 1的端緣部及s 〇 I 層3上面。 將形成抗蝕劑遮蔽膜RM4的SOI基板SB，配設於具有上部 白金電極UE、下部陽白金電極LE的氧化槽CC内，在槽内充 滿HF溶液，並於上部陰白金電極ue和下部陽白金電極LE之參 間通電，於矽基板1的曝露部分形成多孔層？1^2。 在形成多孔層PR2以後，去除抗蝕劑遮蔽膜RM4，在開口 區0P1内形成絕緣膜，修復埋入氧化膜2，在該絕緣膜上形 成矽層，修復SOI層3，在SOI層3内形成PG遮罩102，得到 與半導體裝置4000同樣的結構即可。 在不使用實施形態1〜1 0說明的各種PG遮罩的場合，只 是單純地以絕緣膜埋入開口區〇p 1也可以。 (N ·實施形態1 4 ) 在上述的實施形態13中，儘管顯示出SOI基板SB的石夕基 板1内具有多孔層PR的結構，但是在S(H基板的S0I層内具_ 有多孔層PR的結構也可以。 (N-1 ·裝置的結構） 以下，作為本發明的半導體裝置的實施形態1 4，將半導 體裝置5000的結構示於圖55。
C:\2D-CODE\90-03\89127025.ptd 第 61 頁 508794 五、發明說明（57) 於矽基板1、配設於矽基板1上的埋入絕緣膜2 A、配設於 埋入絕緣膜2A上的SOI層3A構成的S0I基板SBA上，配設的 RF電路區示於圖55。 在對應於螺旋電感器SI (平面結構參考圖7〇)的配設區 SOI層3A内，形成相互緊密連接的SOI區251〜257構成的PG 遮罩105 °PG遮罩105的結構與圖18說明的半導體裝置5〇〇 相同’該結構還具有S 01區2 5 8和2 5 9，圖中予以省略。 在PG遮罩105上’由作為局部分離氧化膜的溝渠分離氧 化膜1 7覆蓋。 在相鄰溝渠分離氧化膜17的部位，形成M〇s電晶體q4〇。· M0S電晶體Q40包括：溝渠分離氧化膜17規定的s〇I區域内 所配設的閘極絕緣膜GZ、閘極絕緣膜GZ上配設的閘極GT、 閘極GT上配設的矽化膜GS、以及覆蓋它們的側面而配設的 側壁絕緣膜GW1和GW2。 在此，側壁絕緣膜G W 2形成一侧的源極·汲極區仙2，比 反向側的源極·汲極區SD1形成得寬一些，侧壁絕緣膜Gf2 在源極·汲極區SD2的延長線上。 、 在側壁絕緣膜GW1的外侧源極·汲極區81)1的表面内，配 設矽化膜SS1，在側壁絕緣膜GW2的外側源極·汲極區SD2 的表面内’配設石夕化膜SS2，其結果，閘極GT靠近於源拳 極·汲極SD1而配設，即成為所謂的，，偏置閘極，，。偏置門 極可以緩和汲極區的電場集中，以期得到M〇s電晶體的^ 高壓性能，因此適合於電力用半導體裝置的結構。 矽化膜SS1和SS2借助於接點區CP5及cp6與上層的布線
508794 五、發明說明（58) WL5和WL6連接。 與圖1 8中說明的半導體裝置5 0 0相同的其他部分的結 構，採用同樣的元件編7虎’對此省略重複的說明。 如圖55所示，在SOI層3A内部配設多孔層pR3。 多孔層P R 3，是從矽基板1的表面到内部由陽極氧化法形 成的多個電洞的結構，其内部，或者是接近於真空狀能、， 或者是埋入絕緣膜的狀態。 因此’由螺旋電感為S I產生的渦流通路被遮斷，可以減 低SO I層3A内的電磁感應損失。 (N-2 ·製造方法） · 以下，用圖56〜圖59說明在801層内具有多孔層pR3的 SOI基板SBA的形成方法。 關於在SOI層内具有多孔層的S0I基板的形成方法，在特 許申請號1 1 -1 65 95 1的說明書中圖1〜圖9曾經提出過。 根據該提出的内容進行說明。首先，於圖5 6所示的步驟 中，在矽基板1D的主面内用陽極氧化法形成厚度為jam左 右的多孔層PR3。然後，在形成多孔層pR3後，按照先前的 說明，於氫氣保護氣氛下進行1〇〇〇 t以上的數秒鐘退火熱 處理，還原去除電洞的開口區，使電洞内部形成空腔，將、 夕孔層P R 3的上部作得平滑一些當然也可以。 、 替代陽極氧化法，通過飿刻形成多個溝渠（或者 成多孔層PR3也可以。 再 $次圖57所示，準備好在其主面上形成規定厚度絕 緣膜ZF4的基板。、絕緣膜ZF4以後成為埋人氧化賴，因此
第63頁 508794 五、發明說明（59) 形成與氧化膜2A相同的厚度 在圖58所示的步驟，以石夕基板1D的多孔層pR3形成側的 主面與矽基板ZF4面成面對面的接合狀態，將矽基板 黏在一起。 然後，如圖59所示，對矽基板1D通過CMp處理，進行研 磨減薄，與多孔層PR3重疊，形成與3〇1層^相同的厚度， 可以獲得在SOI層3A内具有多孔層pR3的3〇1層“八。 口 S0 I基板的形成方法不僅限於上述方法，使用特許申請 唬1 1 - 1 6 5 9 5 1說明書中圖丨〇〜圖丨9所提出的方法也可以。 即，在第1矽基板上形成第1多孔層，在其上面，通過延_ 伸長大法形成所規定厚度的延伸層。然後，在延伸層的主 ，内形成第2多孔層，在第2多孔層上形成氧化矽膜，製成 弟1基板。 然後，作為第2基板，另外準備第2個矽基板，以第i基 板的氧化矽膜與第2基板的主面相接合的狀態將2張基板 在一起。 μ 其次，以第1多孔層為分界線，將第丨多孔層與第丨矽基 板剝離開來，可以得到由第2矽基板、氧化矽膜、第2多孔 層、延伸層等重疊構成的SOI基板。 (N-3·作用效果） _ 通過上述說明，對於圖55所示的半導體裝置5〇〇0，在借 助P G遮罩1 〇 5防止螺旋電感器s I引起的靜電損失的同時， 還可以避免PG遮罩1 〇5内部發生的渦流引起的電磁感應損 失。具有在SOI層3A内形成的多孔層PR3、在其内部是接近
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真空狀態或埋入絕緣物的狀態，因此由螺旋電感器s丨發生 的渦流通路被遮斷，可以降低SOI層34内產生的電磁感應 損失。 am (〇 ·實施形態1 5) 、在上述說明的實施形態12〜14中，對S〇i基板上形成的 半導體裝置’說明了在砂基板内或層内具有多孔層、 防止起因於矽基板内及S0I層内的螺旋電感器及布線弓曰丨起 的電磁感應損失的結構，但是，本發明的適用範圍不僅限 於SOI基板，對被稱為大塊基板的矽基板也同樣適用。 (〇一1 ·裝置的構成） 作為本發明所屬的實施形態15，將半導體裝置6〇〇〇示於 圖60。在圖60中所示的半導體裝置60 00，如果用圖說明 的半導體裝置90為例，則顯示出PF電路區rp及邏輯區Lp的 結構。 在圖60中，對應p型矽基板1的螺旋電感器SI (平面結構 參考圖70)的配設區被多個溝渠分離氧化膜ui分隔開來， 形成注入較高濃度（P+ )摻雜物的多個摻雜物區1 2 1。溝渠 为離氧化臈1 1 1是在矽基板表面至規定深度配設的溝渠内 埋入氧化矽膜形成的。 在各個摻雜物區1 2 1上部配設矽化膜1 3 1，分別由多個溝鲁 渠分離氧化膜111、摻雜物區121、矽化膜131構成pG遮罩 301 〇 於邏輯區LP，由溝渠分離氧化膜15分隔S(H層3，形成 SOI區61及62，於SOI區61及62分別形成M0S電晶體Q21及
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摻雜物區121以下的矽基板】的内部注入比 N型士糝雜物（N-)、，於整個石夕基幻上形成摻雜物溝渠= 同4，在包括溝渠區NW在内的矽基板j的内部於整 形成規定厚度的多孔層PR4 ^ ^ 一與圖8中說明的半導體裝置200相同的其他部分的結構 採用同樣的元件編號，對此省略重複的說明。 ° (0-2 ·作用效果） 通過上述說明，對於圖60所示的半導體裝置6〇〇〇，在借 助P G遮罩3 0 1防止螺旋電感器s I引起的靜電損失的同時， 還可以避免PG遮罩30 1内部發生的渦流引起的電磁感應損 失。具有在SOI層1内形成的多孔層PR4、在其内部是接近 真空狀悲’因此由螺旋電感器S I發生的滿流通路被遮斷， 可以降低矽基板1内的電磁感應損失。 由於在矽基板1的整個區域内配設多孔層PR4，因此不僅 ’肖除螺方疋電感器S I引起的電磁感應損失，對減低布線引起 的電磁感應損失也同樣有效果。 (P ·實施形態1 6 ) 在上述說明的實施形態1 2〜1 5中，對SO I基板上或大塊· 基板上形成的半導體裝置，說明了在矽基板内或S〇i層内 具有多孔層、防止起因於石夕基板内及S 0 I層内的螺旋電感 器及布線引起的電磁感應損失的結構，但是，對實施形態 1〜1 0中說明的各種PG遮罩做進一步改進的下述說明的結 構，可以防止基板内及S0 I層内的電磁感應損失。
\\312\2d-code\90-03\89127025.ptd 第66頁 508794 五、發明說明（62) (P-1 ·裝置的構成） 作為本發明所屬的實施形態16，將半導體裝置7000示於 圖61。在圖61中所示的半導體裝置70 00，如果以圖68說明 的半導體裝置90為例，則顯示出RF電路區心及 結構。 竹LLr旧 於RF電路PR，對應SOI層3的螺旋電感器SI (平面結 考圖7 0 )的配設區被多個溝渠分離氧化膜丨3分隔開來，形 成多個SOI區22。溝渠分離氧化膜13是在3〇1層3表面至到 達埋入氧化膜2的表面配設的溝渠内埋入氧化矽膜形成 的’各個SO I區2 2在電性上處於完全隔離狀態。 丨 在SO I區2 2的上部配設矽化膜3 2，分別由多個溝渠分離 氧化膜13、SOI區22、矽化膜32構成PG遮罩102。 於邏輯區LP，由溝渠分離氧化膜15分隔S(H層3，形成 SOI區61及62，於SOI區61及62分別形成M0S電晶體Q21及 Q 2 2。 然後’在各自的溝渠分離氧化膜丨3的下部配設由溝渠分 離氧化膜1 3堵塞開口區的溝渠tr3。 溝渠TR3，貫穿埋入氧化膜2到達矽基板1的内部，其深 度大約為100 am。 由溝渠分離氧化膜13堵塞開口區，在溝渠TR3的内部，《 形成空腔HL。 <與圖8中說明的半導體裝置2〇〇相同的其他部分的結構， 採用同樣的元件編號，對此省略重複的說明。 (P-2 ·製造方法）
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508794 五、發明說明（63) 以下，用圖62〜圖64說明PG遮罩102及溝渠TR3的製造方 與圖9說明的半導體裝置200的製造方法相同，在S〇i層3 上依次形成20 nm厚左右的氧化矽膜0X及200 nm厚左右的氮 化矽膜SN以後，通過繪製圖案，對氧化矽膜〇χ、氮化矽膜 SN及SOI層3的多層膜進行蝕刻，保留其SOI層3的下層區， 在形成溝渠分離氧化膜13、14及15的區域，形成溝渠 TR131、TR141 及TR15 〇 其次，在圖62所示的步驟，覆蓋溝渠TR1 31、TR1 41的一 部分的同時，使用完全覆蓋住溝渠TR15的抗蝕劑遮蔽膜馨 RM2，對沒被抗蝕劑遮蔽膜龍2覆蓋的溝渠TR131、TR14的 部分進行蝕刻，形成貫穿SOI層3的溝渠TR13及TR1 4。 其次’去除抗触劑遮蔽膜題2以後，如圖63所示的步 驟’使用所繪製的溝渠TR1 3部分帶有開口區的抗蝕劑遮蔽 膜RM21，貫穿埋入氧化膜2到達矽基板1的内部，形成深度 1〇〇 左右的溝渠TR3。 其次，去除抗蝕劑遮蔽膜RM2以後，於圖64所示的步驟 ，在整個面上形成比溝渠TR3的溝寬（例如2〇() 〜500 # m )厚一些（例如厚度5〇〇 β m)的氧化矽膜ZF5，埋入溝渠 TR13〜TR15及溝渠TR3，通過CMP(化學機械拋光）處理，進_ 行研^，直到曝露出氮化矽膜SN為止，然後去除氮化矽膜 SN和氧化石夕膜〇χ，得到溝渠分離氧化膜13〜15及由溝渠分 離氧化膜13覆蓋的溝渠TR13。 氧化石夕膜ZF5是為了覆蓋溝渠TR1 3的内面配設的，在其
五、發明說明（64) 完全埋入之前，為 盍特性的絕緣膜時，在溝 Ί L而使用具有覆 此時，如果在真的内部可以形成空腔肚。 為真空狀態，由膜ZF5’則空戰成 靜電感應損失。“'的介電常數低’所以可以降低 =後’經過原有的M〇s電晶體 化步驟）、層閜紋从灿也丨 /邦、巴從原有的矽 旋電烕1 f *膜1造步驟、布線層的製造步驟、蟫 驟等，得到半導體裝置_。 I 的俯視圖形狀，例如採用圖2說明的形狀也π 以，採用圖3〜圖7所罇明& 1 1 月幻小狀也可 FI擗# η ώ所°兒月的形狀也可以，溝渠TR3的俯视 圖开狀遮罩的溝渠分離氧化膜的形_ (P-3 ·作用效果） 狀 通過上述說明，對於圖61所示的半導體裝置？〇〇〇， 助PG遮罩102防止螺旋電感器SI引起的靜電損失的同時。曰 還可以避免PG遮罩1〇2内部發生的渦流引起的電磁感應損 失。通過貫穿溝渠分離氧化膜丨3的下部配設的埋入氧化祺 2而到達矽基板1的内部的溝渠TR13，能夠遮斷螺旋電感器 SI發生的渦流通路，可以降低矽基板1内的電磁感應損 失。 、 上述說明的半導體裝置7〇〇〇，顯示出貫穿構成PG遮罩 _ 102的溝渠分離氧化膜13下部配設的埋入氧化膜2而到達石夕 基板1的内部的溝渠TR13的配設結構，如圖65所示的半導 體裝置800 0那樣，在構成PG遮罩101的溝渠分離氧化膜u 的下部，裝設能貫穿埋入氧化膜2而到達矽基板1的内部的
508794 五、發明說明（65) 溝渠TR4也可以。 溝渠TR4的深度為4〇〇//m左右，由溝渠分離氧化膜11堵 塞開口區的溝渠TR4的内部形成空腔區HL。 與圖1中說明的半導體裝置1〇〇相同的其他部分的結構， 採用同樣的元件編號，對此省略重複的說明。 (P-5，變形例2) 圖66所示的半導體裝置9000，在構成PG遮罩103A的溝渠 分離氧化膜1 6的下部，配設貫穿埋入氧化膜2而到達石夕基 板1的内部的溝渠TR5也可以。 溝渠TR5的深度為l〇〇//m左右，由溝渠分離氧化膜16堵_ 塞開口區的溝渠TR5的内部形成空腔區HL。 與圖14中說明的半導體裝置30 0A相同的其他部分的結 構，採用同樣的元件編號，對此省略重複的說明。 (P-6 ·變形例3) 如圖67所示的半導體裝置800 1，在構成對應於p型秒基 板1的螺旋電感器S I (平面結構參考圖7 〇 )的配設區所形成 的PG遮罩3 0 1的溝渠分離氧化膜111的下部，配設規定深产 的溝渠TR6也可以。 冰又 溝渠TR6的深度為100 μηι左右，由溝渠分離氧化膜Ul堵 塞開口區的溝渠TR6的内部形成空腔區HL。 鲁 與圖40中說明的半導體裝置2000相同的其他部分的結 構，採用同樣的元件編號，對此省略重複的說明。 ° 【發明的效果】 按照本發明所屬的申請專利範圍第1項記載的半導體裝
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置，在半導體基板的主面内，具有至少一個導電區連接於 接地電位、以及具有至少對螺旋電感器等感應元件產生渦 流的通路能在至少一個導電區的平面内遮斷的遮罩層，因 此在降低靜電感應損失的同時，能遮斷遮罩層内的渦流通 路’也可以降低電磁感應損失。又由於遮罩層是在^體 基板内形成的，所以在例如M0S電晶體的形成步驟可同時 形成遮罩層，故可以省略為了形成遮罩層而重新製作導電 層的步驟，使裝置的結構不致複雜化。 按照本發明所屬的申請專利範圍第2項記載的半導體裝 ，，至少一個電流遮斷區是由到達埋入氧化膜的多個分離_ 氧化膜所構成，至少一個導電區由多個分離氧化膜作電性 隔離的多個SOI區所構成，因此，通過多個s〇 J區流過電流 並降低靜電感應損失的同時，由分離氧化膜遮斷渦流通 路，可以防止渦流引起的電磁感應損失。 按照本發明所屬的申請專利範圍第3項記載的半導體裝 置，多個分離氧化膜分別以規定的形成寬度對埋入氧化膜 的表面大致成垂直延伸的形狀，即所謂的完全分離氧化膜 的形狀，因此例如在M0S電晶體的形成區用完全分離氧化 膜隔離元件時，可以同時形成，製造方法並部複雜。 按照本發明所屬的申請專利範圍第4項記載的半導體裝· 置，上述多個分離氧化膜分別以規定的成形寬度對上述埋 入氧化膜的表面大致以垂直的方向延伸的第1部分，以及 與該第1部分的下部連接並以"窄於第丨成形寬度的第2成形 寬度對上述埋入氧化膜的表面大致以垂直的方向延伸的
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第2部分所構成， 田 例如在MOS電晶體^ yρ明的局部分離氧化膜而形成， 時，可以同時Λ / 局部分離氧化膜隔離元件 接昭太成，製造方法並不複雜。 置，；請專利範圍第5項記載的半導體裝 SOI區所構：，導至電少區由^ 由配設的絕緣膜所構成桃遮斷區為了埋入多個SOI區而 在可以降低,f ^ ί成，因此通過多個肋1區流過電流， 應損失的同時，由絕緣膜遮斷渦流通 一個導電區是通過分隔S0I屏而υ應扣失。並且至少有 刀隔層而形成的，所以不靈I為了 :成遮罩層而重新製作導電層，使裝置的結構不致複雜 按，本發明所屬的中請專利範圍第6項記載的半導體裝 ’夕固SOI區各自具有較高濃度的半導體摻雜物，因此 可以得到電阻值較低的S0I區。 項記載的半導體裝 膜，因此可以得到 按照本發明所屬的申請專利範圍第7 置，夕個S 01區分別在其面上具有石夕化 電阻值較低的SOI區。 按照本發明所屬的申請專利範圍第8項記載的半導體 置’至少-個f流錢區由多個二極财/施加m裝的籲 至少一個反偏壓二極體構成、至少一個導電區由多個第1 和第2個SOI區中連接接地電位的S0I區構成，因此，由於 至少存在一個反偏壓一極體，通過發生渦流引起的反電動 勢’可以防止二極體出現正偏壓，遮斷渦流，防止渦流引
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起的電磁感 電區是由分 層而新設導 按照本發 置，由多個 膜形成所謂 區，通過局 致使結構複 部隔離進行 渠區能夠固 引起的各種 應損失。至少一個電流遮斷區以及至少一個導 隔SOI層而形成的，因此不需要為了形成遮罩 電層’使裝置的結構不致複雜化。 明所屬的申請專利範圍第9項記載的半導體 第1及第2的SOI區以及其上面形成的分離氧^ 的局部分離結構，例如在M〇s電晶體的形成 部隔離進行元件的隔離時，可以同時形成，不 雜化。並且，在M0S電晶體的形成區，通過局 元件的隔離時，通過局部分離氧化膜下部的溝 定通道形成區的電位，可以防止基板浮動效應 問題的發生。 ~ 按照本發明所屬的申請專利範圍第丨〇項記載的半導體裝 置，只是在第2區上形成分離氧化膜，因此其形成面積 窄，可以防止製造時發生扭曲。 知：照本發明所屬的申請專利範圍第1 1項記載的半導體裝 置’在多個第1的SOI區及第2個SOI區各自的上面具有石夕化 膜，因此可以得到低電阻值的S01區。 按照本發明所屬的申請專利範圍第丨2項記載的半導體裝 置’只是在第2區上形成分離氧化膜，因此其形成面積窄 ，可以防止製造時發生扭曲。 並且在第1和第2的SOI區由二極體構成，結構簡單。 按照本發明所屬的申請專利範圍第1 3項記載的半導體裝 置，在多個第2的SO I區上面具有矽化膜，因此可以得到低 電阻值的SOI區。
C:\2D-00DE\90-03\89127025.ptd 第73頁 508794 五、發明說明（69) 知：照本發明所屬的申請專利範圍第1 4項記載的半導體裝 置，在多個第2的SOI區的各個區之間被分離氧化膜隔離 開，形成矩陣狀的排列，因此通過改變連接第2的s〇!區布 線的开》悲’可以從根本上改變遮罩導電區的配置。 按照本發明所屬的申請專利範圍第丨5項記載的半導體裝 置，多個第2的SOI區，通過與M〇s電晶體閘極相同結構的 閉極布線可以進行電性連接，因此可以簡化為了電性連接 S01區的布線製作步驟。 按照本發明的半導體裝置，在多個第1的s〇 I區上配設 M0S電晶體的閘極構造，因此如果將第1和第的s〇][區構成_ 的部分作為第1電阻元件，M〇s電晶體的閘極構造可以作為 與第1電阻元件並列配設的電阻元件，可以進一步降低遮 罩層的電阻值。 按照本發明的半導體裝置，在各自第2的如1區上配設 M0S電晶體的閘極構造，在閘極構造兩側的s〇 I區的導電型 都是不同類型的，因此即使對閘極構造提供閘極電位，也 不具有 閘極"的功能，提供給閘極構造的電位選擇的自 由度增大。 按照本發明的半導體裝置，在多個第2的s〇 I區上，以及 在各自的第1區上，具有與第2區無關的選擇性地形成的矽_ 化膜，可以降低遮罩層的電阻值。 按照本發明的半導體裝置，在多個第1的S(H區上，具有 與多個第2區無關的選擇性地形成的矽化膜，可以降低遮 罩層的電阻值。
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按照本發明的半導體裝置，在s〇!基板的基板區，小 有一個空腔區構成的渦流控制區，因此在基板區可以夕 電感元件引起的渦流，減低電磁感應損失。 p制 按照本發明的半導體裝置，其渦流控制區具有與電 件平面方向的長度相同程度乃至1/10左右的深度的、I ^ 由具有感應元件形成區相同程度的平面方向擴展的空 所構成，因此在基板區可以防止電感元件引起的渴流t區 按照本發明的半導體裝置，其渦流控制區具有與電一 件平面方向的長度相同程度乃至1/10左右的深度的、4 70 具有與感應元件形成區相同程度的平面方向擴展的夕 ’ 所構成，因此在基板區可由多孔層遮斷電感元件弓丨起、9 流通路，可以防止渦流引起電磁感應損失。 的為 按照本發明的半導體裝置，SOI層内設有與電感元件、， 面方向的長度相同程度乃至1/10左右的深度的、至少平 與感應元件形成區相同程度的平面方向擴展的多孔層了有 此在SO I層可由多孔層遮斷電感元件引起的渦流通路曰，\因 以防止渦流引起電磁感應損失。 1 按照本發明的半導體裝置，其半導體基板内具有與電s、 元件平面方向的長度相同程度乃至1/10左右的深度的、感 少具有與感應元件形成區相同程度的平面方向擴展的多 層，因此在半導體基板内可由多孔層遮斷電感元件弓丨=孔 渦流通路，可以防止渦流引起電磁感應損失。 的 按照本發明的半導體裝置，可以得到實現多孔層的結 構0
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)⑽ 794
按照本發明的半導體裝置 失的同時，遮斷遮罩層内的 應損失。而且，具有貫穿埋 個溝渠，因此在埋入氧化膜 的渦流的通路，被多個溝渠 磁感應損失。 ’在由遮罩層減低靜電感應損 渦流的通路，τ以降低電磁感 入氧化膜、到達基板内部的多 内和基板内部，感應元件引起 遮斷，可以防止渦流引起的電 按照本發 基板内形成 層内的渦流 到達基板内 部’感應元 防止滿流引 按照本發 接近於真空 的同時，可 按照本發 狀態，因此 以減低靜電 明的半導體 的遮罩層減 的通路，可 部的多個溝 件引起的渦 起的電磁感 明的半導體 狀態，因此 以減低靜電 明的半導體 在遮斷感應 感應損失。 裝置，在所 低靜電感應 以降低電磁 渠，因此在 流的通路， 應損失。 裝置，多個 在遮斷感應 感應損失。 裝置，多個 元件引起的 π Μ Α现暴板上 損失的同時，遮斷遮罩 感應損失。而且，具有 埋入氧化膜内和基板内 被多個溝渠遮斷，可以 空腔或多個溝渠内部， 元件引起的渦流的通路 溝渠内部，接近於真空 渦流的通路的同時，可 按照本發明的半導體裝置，在布線的底層，裝設有沿著 布線層的配設方向配設於半導體基板主面内的遮罩層7因鲁 此可以減低布線層引起的靜電感應損失。 曰 按照本發明的半導體裝置，多個導電區具有多個相互重 疊的導體膜和絕緣膜，因此通過布線層流過電流可以防止 與半導體基板垂直方向發生的渦流，避免因渦流引起的電
C:\2D-OODE\90-03\89127025.ptd juo/y^ 五、發明說明（72) 磁感應損失。 按照本發明的半導體裝置，對 電感元件，例如對應於 形成能抑制電减元株以土 列电U兀件引起的渦流 按照本發明的半導體裝置，對 電感元件，例如對應於螺旋電感 形成能抑制電感元件引起的渦流 、按照本發明的半導體裝置，對 感70件，例如對應於螺旋電感器 成能抑制電感元件弓丨起的渦流發 按照本發明的半導體裝置，可 孔層的内部成為中空狀態的具體 按照本發明的半導體裝置，可 成的多孔層的内部成為中空狀態 【元件編號的說明】 “ 應於S 01基板的基板區的 器的形成區’可以有效地 發生的空腔區。 應於SOI基板的基板區的 器的形成區，可以有效地 發生的多孔層。 應於SOI基板的SOI層的電 的形成區，可以有效地形 生的多孔層。 以獲得為使蝕刻形成的多 實施方法。 以得到為使陽極氧化法形 的具體實施方法。 1 矽 基 板 2 埋 入 氧 化 膜 3 SOI層 4 層 間 絕 緣 膜 5 層 間 絕 緣 膜 11 溝 渠 分 離 氧 化 膜 12 溝 渠 分 離 氧 化 膜 13、14 及 15 溝 渠 分 離 氧 化 膜 16 溝 渠 分 離 氧 化 膜
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五、發明說明（73) 17 溝渠分離氧化膜 21 SOI區 22 SOI區 21A SOI區 21B 矩形S 0 I區 21C SOI區 21D SOI區 21E SOI區 21L 、 21M 、 21S ; SOI 區 31 矽化膜 32 矽化膜 51 和52 SOI區 61 '62 SOI區 71 和 72 SOI區 90 半導體裝置 91 RF電路區 92 邏輯區 93 存儲單元區 94 天線裝置 95 播音裝置 100 半導體裝置 101 PG遮罩 102 PG遮罩 103 P G遮罩 C:\2D-CODE\90-03\89127025.ptd 第78頁 508794 五、發明說明（74) 200 半導體 裝 置 241 〜249 SOI區 271 〜279 SOI區 291 〜299 SOI區 300 半導體 裝 置 400 半導體 裝 置 500 半導體 裝 置 600 、60 0A 半導體 裝 置 70 0、700A〜C 半導體裝置 800、800A 半導體裝置 90 0、900A 半導體裝置 半導體裝置 半導體裝置 1000 、 1001 、 2000 、 3000 、 4000 5000 〜6000 〜7000 ' 8000 ^ 8001 ^ 9000
A、B Cl CP CPI FZ GT GS GW GZ LI NP 端部 寄生電容器 接點區 導電區 元件分離氧化膜
閘極 石夕化膜 側壁絕緣膜 閘極絕緣膜 電感器 切槽區
C:\2D-GODE\90-03\89127025.ptd 第79頁 508794 五、發明說明（75) PL 板極 Q1 MOS電晶體 Q11 和Q12 MOS電晶體 R1、R 2、… 電阻 RM2 抗蝕劑遮蔽膜 RP RF電路區 SB 半導體基板 SD 源極·沒極區 SI 螺旋電感器 SL SOI層 SP 遮罩板極 SS 石夕化膜 SZ 層間絕緣膜 TR131、TR141 及TR15 溝渠 WL 下層布線
\\312\2d-code\90-03\89127025.ptd 第80頁
圖 圖1為顯示本發明實 置的PG屏蔽結構 圖2為顯示本發明實施形態1的半導體裝 的俯視圖。 圖3為表PG遮罩的其他結構的俯視圖。 圖4為表PG遮罩的其他結構的俯視圖。 圖5為表pg遮罩的其他結構的俯視圖。 圖6為表p g遮罩的其他結構的俯視圖。 圖7為表p 遮罩的其他結構的俯視圖。
圖8為顯示本發明實施形態2的半導體裝置結構的剖面 圖9為顯 面圖。 示本發明實施形態2的半導體裝置製造步 剖 圖1 〇為顯示本發明實施形態2的半導體裝置製造 剖面圖。 & ^驟的 圖11為顯示本發明實施形態2的半導體裝置锢1 剖面圖。 表&步驟的 圖1 2為顯示本發明實施形態3的半導體裝置姓 圖。 心饵的剖面 圖1 3為顯示本發明實施形態3的半導體裝置处 圖。 、、、"傅的剖面 圖1 4為顯示本發明實施形態3的半導體裝置的辦/ 構的剖面圖。 史形例結 圖1 5為顯示本發明實施形態4的半導體裝f姓姐 構的剖面
圖式簡單說明
圖1 6為顯示本發明實施形態4的半導體裝置的pG遮罩結 構的俯視圖。 圖1 7為顯示本發明實施形態4的半導體裝置的變形例結 構的剖面圖。 圖1 8為顯示本發明實施形態5的半導體裝置結構的剖面 圖0 圖1 9為說明扭曲的示意圖。 圖2 0為顯示本發明實施形態6的半導體裝置結構的剖面 圖。 圖21為顯示本發明實施形態6的半導體装置的pG遮罩結 構的俯視圖。 圖2 2為顯示本發明實施形態6的半導體裝置的變形例結 構的剖面圖。 圖23為顯示本發明實施形態6的半導體裝置的變形例的 PG遮罩結構的俯視圖。 圖24為顯示本發明實施形態7的半導體裝置結構的 圖。 圖25為顯示本發明實施形態7的半導體裝置的％遮罩結 構的俯視圖。 圖26為顯示本發明實施形態7的半導體裝置的變形例結 構的剖面圖。 圖27為顯示本發明實施形態7的半導體裝置的變形例結 構的剖面圖。
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構示本發明實施形態7的半導體裝置的變形例結 圖29為顯示本發明實施形態8的半導體裝置結構 圖。 丹呵4面 圖30為顯示本發明實施形態8的半導體裝置 構的俯視圖。 b墀罩結 圖31為顯示本發明實施形態8的半導體裝置的變带士 構的剖面圖。 乂 1 、、、。 圖32為顯示本發明實施形態8的半導體裝置 %遮罩結構的俯視圖。 文形例的 圖33為顯示本發明實施形態9的半導體裝置結構的 圖。 ^ 圖34為顯示本發明實施形態9的半導體裝置製造步 剖面圖。 ％ 圖35為顯示本發明實施形態9的半導體裝置的％遮罩結 構的俯視圖。， 、° 圖36為顯示本發明實施形態9的半導體裝置的變形士 構的剖面圖。 ^ 圖37為顯示本發明實施形態1 〇的半導體裝置的結構的 視圖。 ” 圖38為顯示本發明實施形態1 〇的半導體裝置結構的剖面 圖。 圖39為顯示本發明實施形態1 〇的半導體裝置的變形例結 構的剖面圖。 ' °
C:\2D-00DE\90-03\89127025.ptd " 第肋頁 " 1— JUO /^H- JUO /^H- 圖式簡單說明 圖40為_ 圖 圖 圖 圖42為 示本發明實施形態11的半導體裝詈姓 A、、、。構的剖 示本發明實施形態1 2的半導體裝詈处 星…構的剖 示本發明實施形態1 3的半導體坡罟处 且〜構的剖 圖45為_ 圖47為顯- _為:，，氛下退火設置空腔區的步驟的剖面n 圖49“，氣氛下退火設置空腔區的步驟的以 圖5〇為氣下退火設置空腔區的步驟的剖^ ==示用陽極氧化法形成多孔層的；c 示用陽極氧化法形成多孔層的步驟圖 圖54為顯千田從1二—…μ /…哪的剖面闻 *負不用％極氧化法形成多孔層的其" 面圖 面 面 面 圖43為g 剖面圖：·’示本發明實施形態13的半導體裂置製造步驟的 圖4 4為g 剖面圖:項示本發明實施形態13的半導體裝置製造+跑 v驟的 剖面圖。.、、、示本發明實施形態13的半導體裝置製造步 圖4 6為gg _ 剖面圖:項示本發明實施形態13的半導體裝置 :的 製造步驟的 圖 圖53為顯干田眼此匕 ^ 曰 鄉的剖面廟 ―上用％極氧化法形成多孔層的步驟的剖面J : 他方法的；面 施形態1 4的半導體裝置鈐 圖5 5為顯示本發明實 、°镡的剖面
C:\2D-G0DE\90-03\89127025.ptd 第84頁 圖式簡單說明 圖0 圖5 6為顯示本發明實施形態1 4的 造步驟的 剖面圖。 τI $ rgj 57 " 馬顯示本發明實施形態1 4的半導體裝置製造步驟的 剖面圖。 施形態1 4的半導體裝置製造步驟的 圖58為顯示本發明實 剖面圖。 剖^ 5圖9為顯示本發明實施形態1 4的半導體裝置製造步驟的 圖 圖 圖60為顯示本發明實施形態15的半導體裝置結構的剖面 圖61為顯示本發明實施形態丨6的半導體裝置 。 再的剖面 的 的 刊Z 3為顯示本發明實施形態1 6的半導體裝置製造井 圖6 3為顯示本發明實施形態丨6的半導體裝置 皮 剖面圖。 i k步 圖64為顯示本發明實施形態丨6的半導體裝置 剖面圖。 < 步驟的 圖6 5為顯示本發明實施形態丨6的半導體裝置變 的剖面圖。 ^例結構 圖66為顯示本發明實施形態丨6的半導體裝置變形 的剖面圖。 v 1結構 圖6 7為顯示本發明實施形態1 6的半導體裝置變形 夕1彳結構 11 f
II C:\2D-C0DE\90-03\89127025.ptd 第85頁 508794 圖式簡單說明 的剖面圖。 圖68為顯示具有高頻電路的半導體裝置的結構例的方塊 圖。 圖6 9為說明電感器引起靜電損失的示意圖。 圖7 0為顯示螺旋電感器及遮罩板極的結構的立體 。 圖7 1為顯示穿孔遮罩結構的示意圖。
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Claims (1)

  1. 观794 :^ !'4''''^'Ί 9L 6 r-89127025--月 a 條正 ϋ 条_ · 六、申請專利_ ^ . 1· 一種半導體裝置，具備半導體基板，在上述半導體基 板的主面内配設的遮罩層，及在上述遮罩層的形成區上由 層間絕緣膜隔開的感應元件； 。在上述遮罩層裝設有連接接地電位用的至少一個導電 區’及至少在一個導電區的平面内遮斷由感應元件感應出 的渦流通路的至少一個電流遮斷區。 、胃2 ·如申請專利範圍第1項之半導體裝置，其中，上述半 導體基，係為具備作為底部的基板區，在該基板區上配設 的埋入氧化膜，及在該埋入氧化膜上配設s〇I層的s〇I 板， 逢 上述至少一個電流遮斷區包括從上述soI層的表面貫穿 上述SOI層達到上述埋入氧化膜的選擇性配設的多個分離 氧化膜， 上述至少一個導電區包括由上述多個分離氧化膜進行電 性分離的多個SOI區。 3 ·如，請專利範圍第2項之半導體裝置，其中，上述多 個为離氧化膜係分別以規定的成形寬度對上述埋入氧化膜 的表面大致以垂直的方向延伸。 4·如申請專利範圍第2項之半導體裝置，其中，上述多
    個分離氧化膜係由分別以規定的成形寬度對上述埋入氧化 膜的表面大致以垂直的方向延伸的第丨部分，以及與該第i 部分的下部連接並以窄於第丨成形寬度的第2成形寬度的對 上述埋入氧化膜的表面大致以垂直的方向延伸的第2部分 所構成。
    508794 -MM 89127025 曰 修正 六、申請專利範圍 5 ·如申請專利範圍第1項之半導體裝置，其中，上述半 導體基板係為具有作為底部的基板區，在該基板區上配設 的埋入氧化膜，及在該埋入氧化膜上配設SOI層的SOI基 板， 上述至少一個導電區包括將上述SO I層作得很薄並成為 規定厚度的多個S 〇 I區， 上述至少一個電流遮斷區包括至少埋設於上述多個SO I 區之間而配設的絕緣膜。 6·如申請專利範圍第5項之半導體裝置，其中，上述多 個S0 I區分別具有濃度較高的半導體摻雜物。 7 ·如申請專利範圍第5項之半導體裝置，其中，在上述 多個SO I區的上面都具有石夕化膜。 8 ·如申請專利範圍第1項之半導體裝置，其中，上述半 導體基板係為具有作為底部的基板區，在該基板區上配設 的埋入氧化膜，及在該埋入氧化膜上配設s〇I層的S(H基 板， 上述遮罩層具有第1導電型的多個第1的3〇1區和第2導電 型的多個第2的SOI區， 上述多個第1和第2的SO I區相互組合構成多個二極體， 上述至少一個電流遮斷區由上述多個二極體中能施加反 偏壓的至少一個反偏壓二極體構成， 上述至少一個導電區由上述多個第1和第2的3〇1區中連 接於接地電位的S〇I區構成。 9 ·如申請專利範圍第8項之半導體裝置，其中，上述多
    89127025.ptc 第88頁 508794
    案號 89127025 六、申請專利範圍 個第1和第2的SOI區配設成上述s〇i層作得較薄並 厚度的區域， 匈現& 又具備覆盍上述第1和第2的s〇I整個區的分離氧化膜。 I 0 ·如申請專利範圍第8項之半導體裝置，其中，上 ' 夕 個第1的SOI區分別具有與上述SOi層大致相同厚度的第^夕 區，及與上述第1區相鄰的並將上述s〇I層作得較薄的第2 區， 上述多個第2的SOI區分別具有與上述s〇I層大致相同 厚度，並且設有覆蓋上述第2區的分離氧化膜。 II ·如申請專利範圍第丨〇項之半導體裝置，其中，上 多個第1的SOI區的上述第！區及上述多個第2的讥！區，二 別在其上面配置矽化膜。 刀 12·如申請專利範圍第8項之半導體裝置，其中，上 個第1的SO I區係為上述s〇 I層作得很薄的規定厚度， 域， 上述多個第2的SOI區均具有與上述s〇I層大致相同的 度， 上述多個第1及第2的SOI區相互鄰接， 又具備分別覆蓋上述多個第i的301區的分離氧化膜。 1 3·如申請專利範圍第丨2項之半導體裝置，其中， 述多個弟2的S 0 I區，其上面均設有石夕化膜。 1 4·*如申請專利範圍第1 2項之半導體裝置，其中，上述 多個第2的SO I區的俯視圖形狀屬於矩形， a 上述遮罩層的俯視圖形狀是呈矩陣形狀配設，在它們
    修正 乂5·=申請專利範圍第12項之半導體裝置，其中，上述 I %，/S〇I區採用與M〇s電晶體閘極相同結構的閘極布 線進行電性連接。 1 二6;如！請專利範圍第8項之半導體裝置，1中，上述多 個弟i及第2的S0I區係分別交互配設，在上述多個第】的夕 SOI區上配設MOS電晶體的閘極構造。
    17如申請專利範圍第8項之半導體裝置，#中，上述多 個第1及第2 _區係分別交互配設，在上述多個第！的 S〇1區係分別具有第1區和與第1區相鄰的第2區， 在上述各自的第2區上分別配設M〇s電晶體的閘極構造。 1^·如申晴專利範圍第8項之半導體裝置，其中，上述 個第1及第2的SOI區係分別交互配設， 在上述多個第1的so I區係分別具有第丨區和與第丨區相鄰 的第2區， 上述多個第2的SOI區以及上述各自的第1區上選擇性地 形成與上述第2區無關的矽化膜。
    1 9.如申請專利範圍第8項之半導體裝置，其中，上述多 個第1及第2的S 01區係分別交互配設， 在上述多個第1的SOI區上選擇性地形成與上述多個第2 的S 01區無關的石夕化膜。 2 0 ·如申請專利範圍第1項之半導體裝置，其中，上述半 導體基板係具有作為底部的基板區，在該基板區上配設的 埋入氧化膜’及在該埋入氧化膜上配設S0I層的s〇I基板，
    89127025.ptc 第90頁 ΛΜ 8912709^ 六、申請專利範圍 曰 上述基板區的妹M 至少有-個中”°冓中少在對應於電感元件的形成區 的渦流抑制區t °°，配設能抑制上述電感元件感應出渦流 二:二利Λ?20項之半導體裝置，其中，上述 程度乃至1/_深ί與上述電感元件平面以的長度相同 區相同長产的、、凡承X，至少由具有與上述電感兀件的形成 22·如申％專°利面方向擴展的空腔區構成。 渦流抑制區係且乾右圍⑽項之半導體裝置，其中，上述 程度乃至與上述電感元件平面方向的長度相同 區相同程度的μ平Ϊ，至少由具有與上述電感元件的形成 U 4 β ^千面方向擴展的多孔層構成。 導』·基= 埋入Ιτ儿二八有作為底部的基板區、在該基板區上配設的 '、在該埋入氧化膜上配設SOI層的SOI基板， ^S0I層係具有與上述電感元件的平面方向的長度相 二X乃至1 /10的珠度，至少由具有與上述電感元件的形 σσ目同長度的沿平面方向擴展的多孔層構成。 2·如申請專利範圍第1項之半導體裝置，其中，上述半 2體基板係，在對應於上述電感元件形成區的區域，具有 與上述電感元件平面方向的長度相同程度乃至1/10的深 度’至少由具有與上述電感元件的形成區相同長度的沿平 面方向擴展的多孔層構成。 25·如申請專利範圍第22至24項中任何一項之半導體裝 置’其中，上述多孔層係包括任一經過蝕刻形成的多個孔
    89127025.ptc 第91頁 508794 曰 修正 皇號89127咖 六、申請專利範圍 或者多個溝渠，以及陽極氧化法 26·如申請專利範圍第1項之半導體，二個孔。 配設於上述多個分離氧化膜下部，=j置，、其中，還設有 到達上述基板内的多個溝渠。 牙上述埋入氧化膜而 27·如申請專利範圍第5項之半導體 配設於上述多個S0I區之間的上述絕緣膜’其中，還設有 埋入氧化膜而到達上述基板内的多個溝泪。° ，貫穿上述 2 8 ·如申請專利範圍第1項之半導體 = 少一個電流遮斷區係包括以距離上述^ $辨，、中，上述至 定深度部位配設的多個分離氧化膜/ 蛉體基板的表面一 上述至少一個導電區係包括由 的多個基板區， 这夕個分離氧化膜劃分 還設有配設：上述多個分離氧化膜下部的 導體基板内一定深度的多個溝渠。 達上述半 29·如申請專利範圍第25項之半導體裝置 多個孔或多個溝渠的内部近於真空狀熊。 八 上述 30·如申請專利範圍第26至28項%任\°一項之半導雕 置，其中，上述多個溝渠的内部近於真空狀態。版、 31· -種半導體严置，其係具有半導體基板，以及 線層的下層沿耆該布線層的配設方向配設於上述半 板的主面内的遮罩層， & 上述遮罩層係具有沿著上述布線層的配設方向以一定 間隔配設並與接地電位連接的多個導電區， 以及配設於上述多個導電區之間的多個絕緣區。 89127025.ptc 第92頁
    508794 _案號89127025_年月日 修正_ 六、申請專利範圍 32.如申請專利範圍第31項之半導體裝置，其中，上述 多個導電區係分別具有交互重疊的多個導電膜和絕緣膜。
    89127025.ptc 第93頁
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Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6407441B1 (en) * 1997-12-29 2002-06-18 Texas Instruments Incorporated Integrated circuit and method of using porous silicon to achieve component isolation in radio frequency applications
JP4969715B2 (ja) * 2000-06-06 2012-07-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2002110908A (ja) * 2000-09-28 2002-04-12 Toshiba Corp スパイラルインダクタおよびこれを備える半導体集積回路装置の製造方法
JP2002164441A (ja) * 2000-11-27 2002-06-07 Matsushita Electric Ind Co Ltd 高周波スイッチ回路装置
JP2002198490A (ja) * 2000-12-26 2002-07-12 Toshiba Corp 半導体装置
JP3579000B2 (ja) * 2001-04-05 2004-10-20 シャープ株式会社 半導体装置
US6864558B2 (en) * 2001-05-17 2005-03-08 Broadcom Corporation Layout technique for C3MOS inductive broadbanding
JP4176342B2 (ja) * 2001-10-29 2008-11-05 川崎マイクロエレクトロニクス株式会社 半導体装置およびそのレイアウト方法
US6744129B2 (en) 2002-01-11 2004-06-01 Microtune (San Diego), Inc. Integrated ground shield
JP4274730B2 (ja) * 2002-01-30 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP4355128B2 (ja) * 2002-07-04 2009-10-28 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
KR20040011016A (ko) * 2002-07-26 2004-02-05 동부전자 주식회사 알에프 반도체소자 제조방법
JP2004104102A (ja) 2002-08-21 2004-04-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
TWI300617B (en) * 2002-11-15 2008-09-01 Via Tech Inc Low substrate loss inductor
US7064411B2 (en) * 2003-02-04 2006-06-20 Mitsubishi Denki Kabushiki Kaisha Spiral inductor and transformer
US20040195650A1 (en) * 2003-04-04 2004-10-07 Tsung-Ju Yang High-Q inductor device with a shielding pattern embedded in a substrate
CN100375283C (zh) * 2003-05-29 2008-03-12 三菱电机株式会社 半导体装置
US7750413B2 (en) * 2003-06-16 2010-07-06 Nec Corporation Semiconductor device and method for manufacturing same
JP4651920B2 (ja) * 2003-07-15 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置
SE0302107D0 (sv) * 2003-07-18 2003-07-18 Infineon Technologies Ag Electromagnetic device and method of operating the same
US6936764B2 (en) * 2003-08-12 2005-08-30 International Business Machines Corporation Three dimensional dynamically shielded high-Q BEOL metallization
EP1553812A3 (fr) * 2003-12-11 2013-04-03 STMicroelectronics S.A. Puce à semiconducteur et circuit comprenant une inductance blindée
JP2005183686A (ja) * 2003-12-19 2005-07-07 Renesas Technology Corp 半導体装置およびその製造方法
US20050181572A1 (en) * 2004-02-13 2005-08-18 Verhoeven Tracy B. Method for acoustically isolating an acoustic resonator from a substrate
US7154161B1 (en) * 2004-04-16 2006-12-26 Newport Fab, Llc Composite ground shield for passive components in a semiconductor die
JP5025095B2 (ja) * 2004-05-07 2012-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4768972B2 (ja) * 2004-05-31 2011-09-07 ルネサスエレクトロニクス株式会社 インダクタ
US7118986B2 (en) * 2004-06-16 2006-10-10 International Business Machines Corporation STI formation in semiconductor device including SOI and bulk silicon regions
KR100632464B1 (ko) * 2004-08-03 2006-10-09 삼성전자주식회사 수동 소자 쉴드 구조를 포함하는 집적 회로 및 그 제조방법
US7663205B2 (en) * 2004-08-03 2010-02-16 Samsung Electronics Co., Ltd. Integrated circuit devices including a dummy gate structure below a passive electronic element
JP2006059959A (ja) * 2004-08-19 2006-03-02 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
JP4175650B2 (ja) * 2004-08-26 2008-11-05 シャープ株式会社 半導体装置の製造方法
JP4795667B2 (ja) * 2004-11-05 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2006186034A (ja) * 2004-12-27 2006-07-13 Toshiba Corp 半導体装置
CN101950748B (zh) * 2005-01-28 2013-06-12 株式会社半导体能源研究所 半导体器件和制造它的方法
US7501690B2 (en) * 2005-05-09 2009-03-10 International Business Machines Corporation Semiconductor ground shield method
JP4175393B2 (ja) 2005-06-23 2008-11-05 セイコーエプソン株式会社 半導体装置および昇圧回路
US7368668B2 (en) * 2006-02-03 2008-05-06 Freescale Semiconductor Inc. Ground shields for semiconductors
GB2439598A (en) * 2006-06-30 2008-01-02 X Fab Uk Ltd CMOS circuit with high voltage and high frequency transistors
US7531407B2 (en) 2006-07-18 2009-05-12 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer backside inductors and methods of fabricating same
US20080029854A1 (en) * 2006-08-03 2008-02-07 United Microelectronics Corp. Conductive shielding pattern and semiconductor structure with inductor device
US7952444B2 (en) * 2006-08-08 2011-05-31 Agency For Science, Technology And Research CMOS power oscillator with frequency modulation
US7829425B1 (en) * 2006-08-15 2010-11-09 National Semiconductor Corporation Apparatus and method for wafer level fabrication of high value inductors on semiconductor integrated circuits
US7489218B2 (en) * 2007-01-24 2009-02-10 Via Technologies, Inc. Inductor structure
US8860544B2 (en) * 2007-06-26 2014-10-14 Mediatek Inc. Integrated inductor
KR101120508B1 (ko) 2007-08-22 2012-02-29 (주) 와이팜 간섭 현상을 줄이기 위한 레이아웃 구조
US8492872B2 (en) * 2007-10-05 2013-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip inductors with through-silicon-via fence for Q improvement
US7598588B2 (en) 2007-10-26 2009-10-06 Hvvi Semiconductors, Inc Semiconductor structure and method of manufacture
TWI349362B (en) * 2007-12-07 2011-09-21 Realtek Semiconductor Corp Integrated inductor
TWI338562B (en) * 2007-12-27 2011-03-01 Unimicron Technology Corp Circuit board and process thereof
JP4609497B2 (ja) * 2008-01-21 2011-01-12 ソニー株式会社 固体撮像装置とその製造方法、及びカメラ
US8559186B2 (en) * 2008-04-03 2013-10-15 Qualcomm, Incorporated Inductor with patterned ground plane
US20090273907A1 (en) * 2008-04-30 2009-11-05 Unimicron Technology Corp. Circuit board and process thereof
US20100019300A1 (en) * 2008-06-25 2010-01-28 The Trustees Of Columbia University In The City Of New York Multilayer integrated circuit having an inductor in stacked arrangement with a distributed capacitor
EP2297751B1 (en) * 2008-07-02 2013-02-13 Nxp B.V. Planar, monolithically integrated coil
JP5478166B2 (ja) * 2008-09-11 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPWO2010064412A1 (ja) * 2008-12-04 2012-05-10 日本電気株式会社 バイアス回路、バイアス回路の製造方法
US8385548B2 (en) * 2009-02-17 2013-02-26 Nucrypt Llc System and method for entangled photons generation and measurement
US20100295150A1 (en) * 2009-05-22 2010-11-25 Chan Kuei-Ti Semiconductor device with oxide define dummy feature
US8089126B2 (en) * 2009-07-22 2012-01-03 International Business Machines Corporation Method and structures for improving substrate loss and linearity in SOI substrates
US8988852B2 (en) * 2009-11-17 2015-03-24 Marvell World Trade Ltd. Ground shield capacitor
JP5486376B2 (ja) * 2010-03-31 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US9142342B2 (en) * 2010-05-17 2015-09-22 Ronald Lambert Haner Compact-area capacitive plates for use with spiral inductors having more than one turn
DE102010039156A1 (de) * 2010-08-10 2012-02-16 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Schaltung und elektrische Schaltung
US9087840B2 (en) * 2010-11-01 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Slot-shielded coplanar strip-line compatible with CMOS processes
US8564092B2 (en) * 2011-02-25 2013-10-22 National Semiconductor Corporation Power convertor device and construction methods
JP5394443B2 (ja) * 2011-07-07 2014-01-22 ルネサスエレクトロニクス株式会社 半導体装置
CN102638113B (zh) * 2012-04-11 2014-08-27 华中科技大学 一种磁耦合谐振装置
DE102012018013B4 (de) * 2012-09-12 2014-09-18 X-Fab Semiconductor Foundries Ag Spiralförmige, integrierbare Spulen mit zentrischen Anschlüssen in planarer grabenisolierter Siliziumhalbleitertechnologie
CN102938400B (zh) * 2012-11-22 2017-05-31 上海集成电路研发中心有限公司 一种电感结构
US9607942B2 (en) * 2013-10-18 2017-03-28 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with patterned ground shielding
US9355972B2 (en) 2014-03-04 2016-05-31 International Business Machines Corporation Method for making a dielectric region in a bulk silicon substrate providing a high-Q passive resonator
JP2015173227A (ja) * 2014-03-12 2015-10-01 株式会社東芝 半導体スイッチ及び半導体基板
US9654094B2 (en) 2014-03-12 2017-05-16 Kabushiki Kaisha Toshiba Semiconductor switch circuit and semiconductor substrate
JP5968968B2 (ja) * 2014-09-19 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US9583554B1 (en) 2014-12-23 2017-02-28 Altera Corporation Adjustable ground shielding circuitry
US9484312B2 (en) * 2015-01-20 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor shielding structure, integrated circuit including the same and method of forming the integrated circuit
DE102015211087B4 (de) * 2015-06-17 2019-12-05 Soitec Verfahren zur Herstellung eines Hochwiderstands-Halbleiter-auf-Isolator-Substrates
TWI587473B (zh) * 2016-01-28 2017-06-11 瑞昱半導體股份有限公司 圖案式接地防護層
CN107039143B (zh) * 2016-02-03 2019-10-11 瑞昱半导体股份有限公司 图案式接地防护层
US10566409B2 (en) * 2016-05-10 2020-02-18 Dumitru Nicolae LESENCO Integrated quantized inductor and fabrication method thereof
JP2018026475A (ja) * 2016-08-10 2018-02-15 ルネサスエレクトロニクス株式会社 半導体装置
US10217703B2 (en) * 2017-01-03 2019-02-26 Xilinx, Inc. Circuits for and methods of implementing an inductor and a pattern ground shield in an integrated circuit
JP2019220646A (ja) * 2018-06-22 2019-12-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2020013902A (ja) * 2018-07-18 2020-01-23 株式会社東海理化電機製作所 半導体装置及びその製造方法
JP2022043369A (ja) * 2018-12-26 2022-03-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置および電子機器
KR20210085421A (ko) * 2019-12-30 2021-07-08 에스케이하이닉스 주식회사 반도체 장치
FR3108443B1 (fr) * 2020-03-18 2023-12-29 Commissariat Energie Atomique Substrat rf avec jonctions ayant un agencement ameliore
US11152394B1 (en) 2020-08-13 2021-10-19 Globalfoundries U.S. Inc. Structure with polycrystalline isolation region below polycrystalline fill shape(s) and selective active device(s), and related method
US11588056B2 (en) 2020-08-13 2023-02-21 Globalfoundries U.S. Inc. Structure with polycrystalline active region fill shape(s), and related method

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3340177B2 (ja) * 1993-03-12 2002-11-05 株式会社東芝 電界効果型トランジスタ
US5466630A (en) * 1994-03-21 1995-11-14 United Microelectronics Corp. Silicon-on-insulator technique with buried gap
JPH07335441A (ja) * 1994-06-07 1995-12-22 Sony Corp コイル構造
DE4433330C2 (de) * 1994-09-19 1997-01-30 Fraunhofer Ges Forschung Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur
JP3582890B2 (ja) * 1995-05-23 2004-10-27 株式会社日立製作所 半導体装置
US5760456A (en) * 1995-12-21 1998-06-02 Grzegorek; Andrew Z. Integrated circuit compatible planar inductors with increased Q
JPH09270515A (ja) 1996-04-01 1997-10-14 Matsushita Electric Ind Co Ltd 半導体装置
DE69738012T2 (de) * 1996-11-26 2007-12-13 Matsushita Electric Industrial Co., Ltd., Kadoma Halbleitervorrichtung und deren Herstellungsverfahren
WO1998050956A1 (en) * 1997-05-02 1998-11-12 The Board Of Trustees Of The Leland Stanford Junior University Patterned ground shields for integrated circuit inductors
JPH10321802A (ja) * 1997-05-22 1998-12-04 Toshiba Corp インダクタ素子
US6030877A (en) * 1997-10-06 2000-02-29 Industrial Technology Research Institute Electroless gold plating method for forming inductor structures
US6153489A (en) * 1997-12-22 2000-11-28 Electronics And Telecommunications Research Institute Fabrication method of inductor devices using a substrate conversion technique
KR19990070958A (ko) 1998-02-26 1999-09-15 윤종용 반도체 집적회로용 유도성 소자
EP0940849A1 (en) * 1998-03-05 1999-09-08 Interuniversitair Micro-Elektronica Centrum Vzw A low-loss conductive pattern on a substrate and a method for fabrication thereof
JP3942264B2 (ja) * 1998-03-11 2007-07-11 富士通株式会社 半導体基板上に形成されるインダクタンス素子
JP3214441B2 (ja) 1998-04-10 2001-10-02 日本電気株式会社 半導体装置及びその製造方法
EP0966040A1 (en) * 1998-06-19 1999-12-22 International Business Machines Corporation Passive component above isolation trenches
JP2000022085A (ja) * 1998-06-29 2000-01-21 Toshiba Corp 半導体装置及びその製造方法
JP3053613B2 (ja) * 1998-07-13 2000-06-19 インターナショナル・ビジネス・マシーンズ・コーポレイション 集積回路
JP2000077610A (ja) * 1998-09-03 2000-03-14 Hitachi Ltd インダクタ
KR100319743B1 (ko) * 1998-11-24 2002-05-09 오길록 기생 캐패시턴스 및 자장의 간섭을 감소시킬 수 있는 집적소자및 그 제조 방법
FR2802700B1 (fr) * 1999-12-15 2002-07-19 St Microelectronics Sa Structure d'inductance sur substrat semiconducteur
JP2001223331A (ja) * 2000-02-07 2001-08-17 Sony Corp 半導体装置及びその製造方法
JP3488164B2 (ja) * 2000-02-14 2004-01-19 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4969715B2 (ja) 2000-06-06 2012-07-04 ルネサスエレクトロニクス株式会社 半導体装置

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US6611041B2 (en) 2003-08-26
FR2808122A1 (fr) 2001-10-26
KR20010098377A (ko) 2001-11-08
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KR100404831B1 (ko) 2003-11-07
FR2808122B1 (fr) 2003-10-24
US6452249B1 (en) 2002-09-17

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