JP5394443B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置およびその製造方法に関し、特に、インダクタを有した高周波回路を備えた半導体装置に関する。

図３５を用いて、高周波回路を備えた半導体装置の構成の一例について説明する。図３５は、無線周波数（１０ｋＨｚ〜１００ＧＨｚ）の電波信号を受信して、音声信号として出力する機能を有した半導体装置９０の構成を示すブロック図である。

図３５に示すように半導体装置９０は、受信した電波信号を復調するＲＦ回路部９１、ＲＦ回路部９１で復調された信号を処理して音声信号に変換するロジック部９２、ＲＦ回路部９１およびロジック部９２における信号処理に必要なデータを記憶するメモリセル部９３を少なくとも備えている。なお、半導体装置９０は電波信号を検出するアンテナ装置９４および音声信号を出力する放音装置９５に接続される。

ＲＦ回路部９１を含めて、いわゆる高周波回路においては、抵抗やキャパシタの他にインダクタ（インダクタンス素子）であるを備えている。インダクタは高周波電流に対して位相を速めるように作用するので、高周波電流に対して位相を遅らせるように作用するキャパシタに対抗して使用することで高周波電流のマッチングを取ることができる。

図３５においてはＲＦ回路部９１内のインダクタＬ１を示すが、インダクタＬ１は寄生キャパシタＣ１を有し、寄生キャパシタＣ１は抵抗Ｒ１を介して接地されている。ここで、抵抗Ｒ１はＲＦ回路部９１を形成する半導体基板の抵抗であり、この抵抗値が極めて低い、あるいは極めて高い場合には問題にはならないが、基板の種類によっては、静電誘導損失により電力を消費するような抵抗値（例えば１０Ωｃｍ程度）を有するものがある。

図３６に、インダクタＬ１の構成を斜視図で示す。図３６に示すように、インダクタＬ１は配線を渦巻き状に巻き回して形成されているので、以後の説明においてはスパイラルインダクタＳＩと呼称する。スパイラルインダクタＳＩの一方の端部である渦の中心部は、図示しない層間絶縁膜を貫通するコンタクト部ＣＰを介して下層の配線ＷＬに接続されている。

このように、高周波回路を備えた半導体装置においては、スパイラルインダクタと呼称されるインダクタを有することが一般的であるが、スパイラルインダクタはその一辺が１００〜２００μｍの大きさを有し、その下部の配線基板の表面内にはスパイラルインダクタの大きさに対応した絶縁層を配設するが、当該絶縁層の配設面積が広過ぎると半導体装置の小型化に支障をきたし、配設面積が狭過ぎるとスパイラルインダクタによる静電誘導損失や電磁誘導損失を無視できなくなるという問題があった。

本発明は上記のような問題点を解消するためになされたもので、スパイラルインダクタを有する半導体装置において、その下部の配線基板の表面内に配設される絶縁層の配設面積を確定した半導体装置を提供することを目的とする。

本発明に係る半導体装置の第１の態様は、半導体基板と、前記半導体基板の主面内に配設された第１の分離酸化膜と、前記第１の分離酸化膜の形成領域上に層間絶縁膜を間に挟んで配設されたインダクタンス素子と、前記第１の分離酸化膜の周囲に配設され、前記第１の分離酸化膜よりも平面視幅が小さい第２の分離酸化膜により分離されたダミーパターン領域とを備え、前記第１の分離酸化膜は、前記インダクタンス素子より広い領域に渡って配置されている。

本発明に係る半導体装置の第２の態様は、前記第１の分離酸化膜が、その端面と、前記インダクタンス素子の端面のうち最も近い端面との平面方向の距離が、前記第１の分離酸化膜に対向する前記インダクタンス素子の下面と前記半導体基板表面との垂直方向の距離以上となるように配設されている。

本発明に係る半導体装置の第３の態様は、前記半導体基板が、土台となる基板部と、該基板部上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ層とを備え、前記垂直方向の距離は、前記インダクタンス素子の下面と前記基板部表面との間の垂直方向の距離である。

本発明に係る半導体装置の第４の態様は、前記第１の分離酸化膜が、第１の形成幅で前記埋め込み酸化膜の表面に対して深さ方向に延在する第１の部分と、該第１の部分の下部に連続し、前記第１の形成幅よりも狭い第２の形成幅で前記埋め込み酸化膜の表面に対して深さ方向に延在して前記埋め込み酸化膜に達する第２の部分とを有し、前記第１の分離酸化膜の端面は、前記第２の部分の端面である。

本発明に係る半導体装置の第５の態様は、前記第１の分離酸化膜が、所定の形成幅で前記埋め込み酸化膜の表面に延在し、前記第１の分離酸化膜は、前記埋め込み酸化膜に達する。

本発明に係る半導体装置の第６の態様は、前記第１の分離酸化膜の平面視形状が矩形であって、前記ダミーパターン領域の形成幅は、前記第１の分離酸化膜の短辺の長さの５％以上の長さを有している。

本発明に係る半導体装置の第７の態様は、前記ダミーパターン領域が、前記第２の分離酸化膜によって規定されるフィールド部を有し、前記ダミーパターン領域の前記第２の分離酸化膜の平面視面積と、前記フィールド部の平面視面積の比率が１対１に設定されている。

本発明に係る半導体装置の第１の態様によれば、第１の分離酸化膜の周囲に、平面視幅が小さい第２の分離酸化膜により分離されたダミーパターン領域を備えているので、第１の分離酸化膜をＣＭＰにより成形する際に、第１の分離酸化膜におけるディッシングがダミーパターン領域外に及ばず、トランジスタ形成領域にディッシングが及ばないようにすることができる。

本発明に係る半導体装置の第２の態様によれば、第１の分離酸化膜とインダクタンス素子との間の高さ位置に導体層を有する構成、あるいは第１の分離酸化膜の周囲に第２の分離酸化膜を有するダミーパターン領域を有する構成においても、静電誘導損失がおよび電磁誘導損失を低減できる。

本発明に係る半導体装置の第３の態様によれば、半導体基板がＳＯＩ基板であるので、確実な素子間分離が可能となり、また分離酸化膜の幅を微細加工技術で決まる最小幅に設定できるので、装置の小型化を達成できる。

本発明に係る半導体装置の第４の態様によれば、第１の分離酸化膜が第１の形成幅で埋め込み酸化膜の表面に対して深さ方向に延在する第１の部分と、該第１の部分の下部に連続し、第１の形成幅よりも狭い第２の形成幅で埋め込み酸化膜の表面に対して深さ方向に延在して埋め込み酸化膜に達する第２の部分とを有して、いわゆる部分分離酸化膜を一部に有した完全分離酸化膜となっているので、部分分離酸化膜により素子間分離を行う半導体装置において、素子間分離のための部分分離酸化膜の形成工程で第１の分離酸化膜を形成することができ、製造工程を簡略化することができる。

本発明に係る半導体装置の第５の態様によれば、第１の分離酸化膜が所定の形成幅で埋め込み酸化膜の表面に延在し、埋め込み酸化膜に達する、いわゆる完全分離酸化膜となっているので、完全分離酸化膜により素子間分離を行う半導体装置において、素子間分離のための完全分離酸化膜の形成工程で第１の分離酸化膜を形成することができ、製造工程を簡略化することができる。また、部分分離酸化膜を一部に有した構成のように、厚みが薄く、抵抗値の高い領域を有さないので、当該領域における電磁誘導損失を低減できる。

本発明に係る半導体装置の第６の態様によれば、ダミーパターン領域の形成幅が、第１の分離酸化膜の短辺の長さの５％以上の長さを有するので、ディッシングがダミーパターン領域外に及ぶことを防止できる。

本発明に係る半導体装置の第７の態様によれば、ダミーパターン領域の第２の分離酸化膜の平面視面積と、フィールド部の平面視面積の比率が１対１に設定されるので、ディッシングがダミーパターン領域外に及ぶことを防止する効果が高い。

スパイラルインダクタを有した半導体装置の構成の一例を示す断面図である。 部分分離酸化膜を一部に有した完全分離酸化膜の上部にスパイラルインダクタを有した半導体装置の構成の一例を示す断面図である。 本発明に係る実施の形態１の半導体装置の構成を示す断面図である。 本発明に係る実施の形態１の半導体装置の構成の特徴を明確に示す断面図である。 本発明に係る実施の形態１の半導体装置の構成の作用を説明する断面図である。 本発明に係る実施の形態１の半導体装置の構成の作用を説明する模式図である。 本発明に係る実施の形態１の半導体装置の構成の作用を説明する模式図である。 本発明に係る実施の形態１の半導体装置の変形例１の構成を示す断面図である。 本発明に係る実施の形態１の半導体装置の変形例２の構成を示す断面図である。 本発明に係る実施の形態２の半導体装置の構成を示す断面図である。 本発明に係る実施の形態２の半導体装置の変形例の構成を示す断面図である。 スパイラルインダクタの下部の配線の接続状態を説明する平面図である。 分離酸化膜のディッシングが及ぼす影響を説明する断面図である。 本発明に係る実施の形態３の半導体装置の構成を示す断面図である。 本発明に係る実施の形態３の半導体装置の変形例の構成を示す断面図である。 ダミーパターン領域の配設状態を説明する平面図である。 ダミーパターンの形状を説明する平面図である。 本発明に係る実施の形態４の半導体装置の構成を示す断面図である。 寄生容量の低減の仕組みを説明する模式図である。 本発明に係る実施の形態４の半導体装置の構成を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様の製造工程を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様の製造工程を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様の製造工程を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様の製造工程を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様の製造工程を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様の製造工程を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様の製造工程を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様の製造工程を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様の製造工程を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様の製造工程を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様の製造工程を示す断面図である。 トレンチ分離酸化膜による素子間分離の一態様の製造工程を示す断面図である。 高周波回路を備えた半導体装置の構成の一例を示すブロック図である。 スパイラルインダクタの構成を示す斜視図である。

＜序論＞
本発明に係る半導体装置の実施の形態の説明に先立って、スパイラルインダクタを有した半導体装置の一例として、図１に半導体装置９０Ａの構成を示す。

図１に示す半導体装置９０Ａは、図３５を用いて説明した半導体装置９０を例に採れば、ＲＦ回路部９１およびロジック部９２の一部分を示しており、それぞれＲＦ回路部ＲＰおよびロジック部ＬＰとして示す。

図１において、シリコン基板１と、該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢ上に、ＲＦ回路部ＲＰおよびロジック部ＬＰが配設されている。

ＲＦ回路部ＲＰにおいては、ＳＯＩ層３のスパイラルインダクタＳＩ（平面構成は図３６参照）の配設領域に対応する領域にトレンチ分離酸化膜１７が配設されている。トレンチ分離酸化膜１７はロジック部ＬＰまで延在し、ロジック部ＬＰにおいては、トレンチ分離酸化膜１５によってＳＯＩ層３が分割され、ＳＯＩ領域７１および７２が形成されている。そして、ＳＯＩ領域７１および７２にはＭＯＳトランジスタＱ３１およびＱ３２がそれぞれ形成されている。

ＭＯＳトランジスタＱ３１およびＱ３２は、共にＳＯＩ領域７１および７２上に配設されたゲート絶縁膜ＧＺ、ゲート絶縁膜ＧＺ上に配設されたゲート電極ＧＴ、ゲート電極ＧＴ上に配設されたシリサイド膜ＧＳおよび、それらの側面を覆うように配設されたサイドウォール絶縁膜ＧＷを備えている。なお、ＭＯＳトランジスタＱ３１およびＱ３２は一般的なＭＯＳトランジスタであり、その構成および製造方法に特徴があるものではない。

また、ＭＯＳトランジスタＱ３１においては、サイドウォール絶縁膜ＧＷの外側のＳＯＩ領域７１の表面内に配設されたシリサイド膜ＳＳおよびソース・ドレイン領域ＳＤを示しているが、ＭＯＳトランジスタＱ３２においても同様の構成を有していることは言うまでもない。ＭＯＳトランジスタＱ３２は、ゲート電極ＧＴの長手方向に沿った断面構成を表すので上述の構成が図示されていないだけである。

そして、ＳＯＩ基板ＳＢ上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜４が配設され、層間絶縁膜４上にはスパイラルインダクタＳＩをＭＯＳトランジスタＱ１１に電気的に接続する配線ＷＬが配設されている。

また、層間絶縁膜４上を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜５が配設され、層間絶縁膜５上にスパイラルインダクタＳＩが配設されている。スパイラルインダクタＳＩの一方の端部は層間絶縁膜５を貫通して配線ＷＬに達するコンタクト部ＣＰを介して配線ＷＬに接続されている。配線ＷＬはＭＯＳトランジスタ等の半導体素子に電気的に接続されるが、図示は省略している。

なお、トレンチ分離酸化膜１５および１７のように、ＳＯＩ領域を電気的に完全に分離するのではなく、その下部にＳＯＩ層３がウエル領域ＷＲとして配設された分離酸化膜を部分分離酸化膜と呼称する。

＜部分分離酸化膜について＞
ここで、部分分離酸化膜について簡単に説明する。完全分離酸化膜によって他の素子から電気的に完全に分離されたＭＯＳトランジスタにおいては、他のＭＯＳトランジスタとの間でのラッチアップが原理的に起こらない。

従って、完全分離酸化膜を用いてＣＭＯＳトランジスタを有するＳＯＩデバイスを製造する場合は、微細加工技術で決まる最小分離幅を使用できチップ面積を縮小できるメリットがあった。しかしながら、衝突電離現象によって発生するキャリア（ＮＭＯＳではホール）がチャネル形成領域（ボディ領域）に溜まり、これによりキンクが発生したり、動作耐圧が劣化したり、また、チャネル形成領域の電位が安定しないために遅延時間の周波数依存性が発生する等の基板浮遊効果による影響があった。

そこで考案されたのが、パーシャルトレンチ分離とも呼称される部分分離酸化膜であり、図１の構成を例に採れば、トレンチ分離酸化膜１５の下部のウエル領域ＷＲを通じてキャリアの移動が可能であり、キャリアがチャネル形成領域に溜まるということを防止でき、またウエル領域ＷＲを通じてチャネル形成領域の電位を固定することができるので、基板浮遊効果による種々の問題が発生しない。

ここで、図１の説明に戻る。半導体装置９０Ａにおいては、ＳＯＩ層３のスパイラルインダクタＳＩの配設領域に対応する領域に、部分分離酸化膜であるトレンチ分離酸化膜１７を配設した構成となっている。このような構成となっているのは、ロジック部ＬＰにおいて部分分離酸化膜を使用するので、製造工程の簡略化という観点でＲＦ回路部ＲＰにおいても部分分離酸化膜を使用するからであるが、トレンチ分離酸化膜１７の下部のウエル領域ＷＲは厚さが薄く、また不純物濃度も低いので抵抗値が高く、図３５を用いて説明したインダクタＬ１に寄生する寄生キャパシタＣ１は、この領域を通して接地されることになり、図３５における抵抗Ｒ１の値が高くなる。抵抗Ｒ１の値が高くなると、静電誘導損失により電力が消費され、また、スパイラルインダクタＳＩに流れる電流により、ウエル領域ＷＲ内において渦電流が発生し電磁誘導損失を被ることになる。

そこで、発明者等は、トレンチ分離酸化膜１７の下部のウエル領域ＷＲの代わりに、当該領域に酸化膜を形成することで、静電誘導損失および電磁誘導損失を低減する構成に想到した。

当該構成を有する半導体装置９０Ｂを図２に示す。なお、図２においては簡略化のため、スパイラルインダクタＳＩと、その下部の構成のみを示しているが、その他の構成において図１に示す半導体装置９０Ａと同様であり、また、図１と同一の構成には同一の符号を付し、重複する説明は省略する。

図２に示す半導体装置９０Ｂにおいては、スパイラルインダクタＳＩの配設領域に対応するＳＯＩ層３の領域には、部分分離酸化膜を一部に有した完全分離酸化膜であるトレンチ分離酸化膜１８を配設した構成となっている。

トレンチ分離酸化膜１８は、第１の形成幅で埋め込み酸化膜２の表面に対してほぼ垂直に延在する第１の部分１８１と、第１の部分の下部に連続し、第１の形成幅よりも狭い第２の形成幅で埋め込み酸化膜２の表面に対してほぼ垂直に延在する第２の部分１８２とで構成され、少なくとも第２の部分１８２がスパイラルインダクタＳＩの配設領域に対応して配設されている。

このような構成を採ることで、図１に示す半導体装置９０Ａに比べて静電誘導損失および電磁誘導損失を低減することができるが、トレンチ分離酸化膜１７の端縁部である領域Ｘにおいては、ＳＯＩ層３が第１の部分１８１の下部に存在して、突出部ＤＰとなっている。

突出部ＤＰは、トレンチ分離酸化膜１７の下部のウエル領域ＷＲと同様に抵抗値が高く、静電誘導損失および電磁誘導損失は無視できないことを発明者等は認識した。そこで、発明者等は静電誘導損失および電磁誘導損失の解析を行い、静電誘導損失および電磁誘導損失をさらに低減できる構成を得るに至った。

＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
以下、本発明に係る半導体装置の実施の形態１として、静電誘導損失および電磁誘導損失をさらに低減した半導体装置１００の構成を図３に示す。なお、図３においては簡略化のため、スパイラルインダクタＳＩと、その下部の構成のみを示しているが、その他の構成において図１に示す半導体装置９０Ａと同様であり、また、図１と同一の構成には同一の符号を付し、重複する説明は省略する。

図３に示す半導体装置１００においては、ＳＯＩ層３の表面内に、スパイラルインダクタＳＩの配設領域に対応する領域よりもさらに広い領域に渡って、部分分離酸化膜の構造を一部に有する完全分離酸化膜であるトレンチ分離酸化膜１９を配設した構成となっている。

そして、トレンチ分離酸化膜１９の周囲のＳＯＩ層３の主面上にはシリサイド膜５１が配設されている。

トレンチ分離酸化膜１９は、第１の形成幅で埋め込み酸化膜２の表面に対してほぼ垂直に延在する第１の部分１９１と、第１の部分１９１の下部に連続し、第１の形成幅よりも狭い第２の形成幅で埋め込み酸化膜２の表面に対してほぼ垂直に延在する第２の部分１９２とで構成され、第２の部分１９２のそれぞれの端面、すなわち第１の部分１８１の下部に存在するＳＯＩ層３の突出部ＤＰの端面は、スパイラルインダクタＳＩの複数の辺の端面のうち、最も近い端面との平面方向の距離が所定の距離以上となるように配設されている。

ここで、第１の部分１９１よりも狭い形成幅の第２の部分１９２が完全分離酸化膜の構造に相当する。

この構成を図４を用いてさらに説明する。図４は図３に示す構成のうちトレンチ分離酸化膜１９のハッチングを省略し、また層間絶縁膜４および５を省略して簡略化した図である。

図４において、ＳＯＩ層３の突出部ＤＰのそれぞれの端面と、それぞれに最も近いスパイラルインダクタＳＩの端面との平面方向の距離および、スパイラルインダクタＳＩの下面とシリコン基板１の上主面までの距離が、それぞれ距離Ｓ₀および距離Ｄ₀で示されている。なお、図４においては縦横の比率は同じではなく、また、距離Ｓ₀とスパイラルインダクタＳＩの大きさとの比率も、距離Ｓ₀を強調するためにスパイラルインダクタＳＩを小さく、距離Ｓ₀を大きく示している。

ここで、距離Ｓ₀を距離Ｄ₀以上（Ｓ₀≧Ｄ₀）となるように設定することで、静電誘導損失およびＳＯＩ層３の突出部ＤＰでの電磁誘導損失を低減できる。

すなわち、距離Ｓ₀（ＳＯＩ層３の突出部ＤＰとスパイラルインダクタＳＩとの距離）を大きくすれば、突出部ＤＰとスパイラルインダクタＳＩとの間の寄生容量が減って静電誘導損失が小さくなり、また、突出部ＤＰからスパイラルインダクタＳＩを見た場合の見込み角を小さくすることで電磁誘導損失が小さくなる。

電磁誘導損失の低減について図５〜図７を用いてさらに説明する。図５は１つの突出部ＤＰからスパイラルインダクタＳＩを見た場合の見込み角θ１を示す図である。ここで、見込み角とは突出部ＤＰの一点を頂点とし、当該頂点とスパイラルインダクタＳＩの向かい合う２つの端面の中心とのなす角度として定義する。

図６および図７は、スパイラルインダクタＳＩによる電磁誘導損失を模式的に示す図であり、図６は見込み角θ１が比較的小さな場合を、図７は見込み角θ１が比較的大きな場合を示し、何れの図においてもスパイラルインダクタＳＩの向かい合う２つの辺での電流の流れを記号で示している。

すなわち、スパイラルインダクタＳＩの左辺と右辺では、ある瞬間における電流の向きは正反対であり、それぞれの辺に流れる電流により誘起される磁界の向きは異なっている。そして、図６のように見込み角θ１が比較的小さな場合は、突出部ＤＰでのスパイラルインダクタＳＩの左辺および右辺が作る磁界ＭＧ１およびＭＧ２は、ほぼ正反対の方向となり磁界が打ち消し合って電磁誘導損失が小さくなる。この効果は、見込み角θ１が小さくなればなるほど、すなわち突出部ＤＰの１つの端面と、それに対応するスパイラルインダクタＳＩの１つの端面との平面方向の距離Ｓ₀が大きくなればなるほど顕著になり、逆に、見込み角θ１が大きくなると、電磁誘導損失は大きくなる。

その極端な例を図７に示す。図７においては、突出部ＤＰの１つの端面と、それに対応するスパイラルインダクタＳＩの１つの端面との距離は離れているが、両者の位置関係は図６の場合と逆転しており、見込み角θ１が大きくなっている。この結果、突出部ＤＰでのスパイラルインダクタＳＩの左辺および右辺が作る磁界ＭＧ１およびＭＧ２は、ほぼ同じ方向となり磁界が強め合って電磁誘導損失が大きくなる。なお、静電誘導損失低減の仕組みについては、後に実施の形態４において説明する。

＜Ａ−２．作用効果＞
このように、ＳＯＩ層３の突出部ＤＰのそれぞれの端面と、それぞれ対応するスパイラルインダクタＳＩの端面との平面方向の距離Ｓ₀をスパイラルインダクタＳＩの下面とシリコン基板１の上主面までの距離Ｄ₀以上とすることで静電誘導損失を低減するとともに、突出部ＤＰでの電磁誘導損失を低減できる。

なお、静電誘導損失および電磁誘導損失の増加はインダクタの性能を表すＱ値（インダクタに蓄えられるエネルギーを、各種損失で割った値）を減少させるので、静電誘導損失および電磁誘導損失を低減させることはＱ値の増加。すなわち向上に寄与することになる。そして、回路の効率が向上し、雑音指数も小さくなる。

ここで、距離Ｓ₀の一例としては８μｍ程度、距離Ｄ₀の一例としては４μｍ程度が挙げられる。距離Ｄ₀は、半導体装置の基本的な構成によって決定されるので大幅に変更することは難しいが、距離Ｓ₀はトレンチ分離酸化膜１９のレイアウトを変更することで容易に変更でき、また、スパイラルインダクタＳＩの一辺の寸法が１００〜２００μｍと大きいので、距離Ｓ₀を多少大きくしても半導体装置全体の面積が極端に増えるということはない。

例えば、前述のように距離Ｓ₀を８μｍとした場合、スパイラルインダクタＳＩが２００μｍであれば、その面積は、距離Ｓ₀が０の場合、すなわちスパイラルインダクタＳＩとトレンチ分離酸化膜１９とが同等の面積である場合に比べて１．２倍程度大きくなるに止まる。

＜Ａ−３．変形例１＞
以上説明した半導体装置１００においては、ＳＯＩ層３の表面内に、スパイラルインダクタＳＩの配設領域に対応する領域よりもさらに広い領域に渡って、部分分離酸化膜の構造を一部に有する完全分離酸化膜であるトレンチ分離酸化膜１９を配設した構成となっていたが、トレンチ分離酸化膜１９の代わりに、図８に示す半導体装置１００Ａのように、完全分離酸化膜であるトレンチ分離酸化膜２０を配設するようにしても良い。

この構成においては、トレンチ分離酸化膜２０は所定の形成幅で、埋め込み酸化膜２の表面に対してほぼ垂直に延在して埋め込み酸化膜２に達する形状を有している。そして、トレンチ分離酸化膜２０のそれぞれの端面、すなわちＳＯＩ層３の端面は、それぞれ対応するスパイラルインダクタＳＩの端面との平面方向の距離が距離Ｓ₂になるように配設されている。

なお、図８においては縦横の比率は同じではなく、また、距離Ｓ₂とスパイラルインダクタＳＩの大きさとの比率も、距離Ｓ₂を強調するためにスパイラルインダクタＳＩを小さく、距離Ｓ₂を大きく示している。

ここで、距離Ｓ₂を距離Ｄ₀以上（Ｓ₂≧Ｄ₀）となるように設定することで、ＳＯＩ層３の端縁部での静電誘導損失および電磁誘導損失を低減できることは、半導体装置１００の場合と同様である。

なお、半導体装置１００と同様に半導体装置１００Ａにおいてもトレンチ分離酸化膜２０の周囲のＳＯＩ層３の主面上にはシリサイド膜５１が配設されている。シリサイド膜５１は、例えばコバルトやチタン等の金属膜をＳＯＩ層３上に形成し、シリサイド反応により当該金属膜をシリサイド化して形成する。シリサイド膜５１の抵抗値はＳＯＩ層３よりも低く、その結果ＳＯＩ層３を通して接地に流れる電流が流れやすくなり、静電誘導損失をさらに低減でき、Ｑ値の向上に寄与することになる。

＜Ａ−４．変形例２＞
以上説明した半導体装置１００および１００Ａは、ＳＯＩ基板ＳＢ上に形成される構成であったが、本発明の適用はＳＯＩ基板に限定されるものではなく、バルク基板と呼称されるシリコン基板に適用することもできる。

すなわち、図９に示す半導体装置１００Ｂのようにシリコン基板１０の表面内に、スパイラルインダクタＳＩの配設領域に対応する領域よりもさらに広い領域に渡って、トレンチ分離酸化膜２０Ａを配設するようにしても良い。

この構成においては、トレンチ分離酸化膜２０Ａは所定の形成幅で、シリコン基板１０の内部にほぼ垂直に延在する形状を有している。そして、トレンチ分離酸化膜２０Ａのそれぞれの端面、すなわちシリコン基板１０の端面は、それぞれ対応するスパイラルインダクタＳＩの端面との平面方向の距離が距離Ｓ₂になるように配設されている。

ここで、距離Ｓ₂を距離Ｄ₀以上（Ｓ₂≧Ｄ₀）となるように設定することで、シリコン基板１０の端縁部での静電誘導損失および電磁誘導損失を低減できることは、半導体装置１００Ａの場合と同様である。

＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
以上説明した実施の形態１においては、スパイラルインダクタの下部の半導体基板の表面内に配設されるトレンチ分離酸化膜のレイアウトを工夫することで、半導体基板とトレンチ分離酸化膜との界面近傍の半導体基板内での静電誘導損失および電磁誘導損失を低減する構成について示したが、本発明の適用はトレンチ分離酸化膜のレイアウトに限定されるものではなく、例えば、配線層などの各種導体層のレイアウトにも適用可能である。

図１０に本発明に係る半導体装置の実施の形態２として、半導体装置２００の構成を示す。

なお、図１０においては簡略化のため、スパイラルインダクタＳＩと、その下部の構成のみを示しているが、その他の構成において図１に示す半導体装置９０Ａと同様であり、また、図１と同一の構成には同一の符号を付し、重複する説明は省略する。

図１０に示す半導体装置２００においては、ＳＯＩ層３の表面内にトレンチ分離酸化膜１９が配設されている点は図３を用いて説明した半導体装置１００と同様であるが、トレンチ分離酸化膜１９の上部の層間絶縁膜（図示せず）中には配線層ＷＬ１が配設されている。

そして、配線層ＷＬ１は、その端面と、スパイラルインダクタＳＩの端面のうち最も近い端面との平面方向の距離が距離Ｓ₁になるように配設されている。

なお、図１０においては縦横の比率は同じではなく、また、距離Ｓ₁とスパイラルインダクタＳＩの大きさとの比率も、距離Ｓ₁を強調するためにスパイラルインダクタＳＩを小さく、距離Ｓ₁を大きく示している。

ここで、距離Ｓ₁を距離Ｄ₀以上（Ｓ₁≧Ｄ₀）となるように設定することで、配線層ＷＬ１とスパイラルインダクタＳＩとの間の寄生容量が減って静電誘導損失が小さくなり、また、配線層ＷＬの端縁部からスパイラルインダクタＳＩを見た場合の見込み角を小さくすることで電磁誘導損失を低減できる。

なお、配線層ＷＬ１は、導体層であれば金属配線層でもポリシリコン配線層でも良く、また金属配線の配設に際して形成される金属配線のダミーパターン等の導体層であっても良い。このダミーパターンは、金属配線を層間絶縁膜で覆う構成において、当該層間絶縁膜をＣＭＰ（Chemical Mechanical Polishing）処理により平坦化する際に、金属配線の間隔が広がり過ぎないようにして平坦度を向上させるために配設されるものである。

このように、スパイラルインダクタＳＩの下部においては、配線層を含めて導体となり得る層を極力配設しないようにすることで静電誘導損失を低減し、また電磁誘導損失を低減することができる。

＜Ｂ−２．変形例＞
以上説明した半導体装置２００は、ＳＯＩ基板ＳＢ上に形成される構成であったが、本発明の適用はＳＯＩ基板に限定されるものではなく、バルク基板と呼称されるシリコン基板に適用することもできる。

すなわち、図１１に示す半導体装置２００Ａのようにシリコン基板１０の表面内に、スパイラルインダクタＳＩの配設領域に対応する領域よりもさらに広い領域に渡って、トレンチ分離酸化膜２０Ａを配設し、トレンチ分離酸化膜２０の上の層間絶縁膜（図示せず）中に配線層ＷＬ１を配設し、配線層ＷＬ１は、その端面と、最も近い位置のスパイラルインダクタＳＩの端面との平面方向の距離が距離Ｓ₁になるように配設しても良い。

ここで、距離Ｓ₁が距離Ｄ₀以上（Ｓ₁≧Ｄ₀）となるように設定されていることは言うまでもない。

＜Ｂ−３．スパイラルインダクタの配線について＞
以上の説明においては、スパイラルインダクタＳＩの下部においては、導体となり得る層を極力配設しないようにする構成について示したが、実際には図１０に示すようにスパイラルインダクタＳＩは図示しない層間絶縁膜を貫通するコンタクト部ＣＰを介して下層の配線ＷＬに接続されているので、少なくとも配線ＷＬはスパイラルインダクタＳＩの下部に存在することになる。

このような場合、配線ＷＬと他のレイヤに形成された他の配線との接続部を、上述した距離Ｓ₁で規定される領域外に設けるようにすることで静電誘導損失を抑制することができる。すなわち、２層以上の導体層が重なる接続部においては静電誘導損失が大きくなるが、これを防止することができる。

当該構成を図１２に示す。図１２においてはスパイラルインダクタＳＩの平面図を示し、スパイラルインダクタＳＩの４辺のそれぞれから距離Ｓ₁離れた位置を破線で示し、配線配置境界領域Ｚとして示している。

図１２に示すように、配線ＷＬを配線配置境界領域Ｚの外部まで延在するように配設し、コンタクト部ＣＰ１により他のレイヤに形成された配線ＷＬ２に接続される構成となっている。

これは、スパイラルインダクタＳＩのもう一方の端部においても同様であり、スパイラルインダクタＳＩのもう一方の端部は、配線配置境界領域Ｚの外部まで延在するように配設され、コンタクト部ＣＰ２により他のレイヤに形成された配線ＷＬ３に接続される構成となっている。

＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
本発明に係る実施の形態１においては、スパイラルインダクタの下部の半導体基板の表面内に配設されるトレンチ分離酸化膜を、スパイラルインダクタの配設領域に対応する領域よりもさらに広い領域に渡るように形成する構成を示したが、このように広い領域に渡るトレンチ分離酸化膜を形成すると、当該トレンチ分離酸化膜が皿状に窪むディッシングが発生しやすくなる。

すなわち、トレンチ分離酸化膜の形成においては、トレンチを形成して当該トレンチに酸化膜を埋め込んだ後、不要な酸化膜をＣＭＰ処理で除去するが、この際にトレンチの面積が広いと、トレンチ上の酸化膜が削れ過ぎてディッシングが発生する。

ディッシングが発生した状態を示す一例として、図１３に半導体装置８０の構成を示す。図１３においては、シリコン基板１と、該シリコン基板１上に配設された埋め込み酸化膜２と、埋め込み酸化膜２上に配設されたＳＯＩ層３とで構成されるＳＯＩ基板ＳＢのＳＯＩ層３の表面内に、スパイラルインダクタＳＩの配設領域に対応する領域よりもさらに広い領域に渡って、部分分離酸化膜であるトレンチ分離酸化膜６０が配設された構成となっている。

そして、トレンチ分離酸化膜６０の両側はＭＯＳトランジスタ形成領域ＱＲとなっており、それぞれの領域にはＳＯＩ領域７３が形成されている。ＳＯＩ領域７３にはＭＯＳトランジスタＱ３３が形成されている。

ＭＯＳトランジスタＱ３３は、ＳＯＩ領域７３上に配設されたゲート絶縁膜ＧＺ、ゲート絶縁膜ＧＺ上に配設されたゲート電極ＧＴ、ゲート電極ＧＴ上に配設されたシリサイド膜ＧＳを備えている。なお、ＭＯＳトランジスタＱ３３は一般的なＭＯＳトランジスタであり、その構成および製造方法に特徴があるものではない。

そして、ＳＯＩ基板ＳＢ上全域を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜４が配設され、層間絶縁膜４上にはスパイラルインダクタＳＩをＭＯＳトランジスタＱ１１に電気的に接続する配線ＷＬが配設されている。

また、層間絶縁膜４上を覆うように、例えばシリコン酸化膜で構成される層間絶縁膜５が配設され、層間絶縁膜５上にスパイラルインダクタＳＩが配設されている。スパイラルインダクタＳＩの一方の端部は層間絶縁膜５を貫通して配線ＷＬに達するコンタクト部ＣＰを介して配線ＷＬに接続されている。

このような構成の半導体装置８０においては、トレンチ分離酸化膜６０の表面が皿状に窪んでいる。ディッシングが発生したトレンチ分離酸化膜６０の上部端縁部の形状は、正常なトレンチ分離酸化膜の上部端縁部の形状とは異なり、当該上部端縁部に係合するように配設されたＭＯＳトランジスタＱ３３のしきい値が低下したり、ゲート絶縁膜ＧＺの信頼性が低下するなどの影響を及ぼす可能性がある。また、薄くなったトレンチ分離酸化膜６０を貫通してソース・ドレイン不純物がチャネル形成領域（ボディ部）に注入され、トランジスタ動作が不安定になる可能性があった。

以下、本発明に係る半導体装置の実施の形態３として、広い面積に渡って形成されたトレンチ分離酸化膜のディッシングを防止した半導体装置３００の構成を図１４に示す。なお、図１４においては簡略化のため、スパイラルインダクタＳＩと、その下部のトレンチ分離酸化膜７０の近傍の構成のみを示しているが、その他の構成において図１３に示す半導体装置８０と同様であり、また、図１３と同一の構成には同一の符号を付し、重複する説明は省略する。

図１４においては、ＳＯＩ層３の表面内に、スパイラルインダクタＳＩの配設領域に対応する領域よりもさらに広い領域に渡って、部分分離酸化膜の構造を一部に有する完全分離酸化膜であるトレンチ分離酸化膜１９を配設した構成となっている。なお、トレンチ分離酸化膜１９の構成は図３を用いて説明しており、距離Ｓ₀を距離Ｄ₀以上（Ｓ₀≧Ｄ₀）となるように設定することで、静電誘導損失および電磁誘導損失を低減できることは言うまでもない。

そして、トレンチ分離酸化膜１９の周囲のＳＯＩ層３はトレンチ分離酸化膜のダミーパターン領域ＤＭＲとなっている。トレンチ分離酸化膜のダミーパターン領域ＤＭＲには、トレンチ分離酸化膜１９よりも配設面積が小さい部分分離酸化膜ＰＴが複数配設され、部分分離酸化膜ＰＴによってフィールド部ＦＰが規定されている。

ＣＭＰ処理におけるディッシングは、トレンチ分離酸化膜１９などの面積の広いフィールド酸化膜およびその近傍において顕著に発生し、面積が小さくなるとディッシングは発生しないという特性がある。そこで、トレンチ分離酸化膜１９の周囲に、配設面積が小さい部分分離酸化膜ＰＴを配設したダミーパターン領域ＤＭＲを設けることで、ディッシングがＭＯＳトランジスタ形成領域ＱＲに及ばないようにすることができ、ＭＯＳトランジスタの特性低下を防止することができる。

＜Ｃ−２．変形例＞
以上説明した半導体装置３００においては、ＳＯＩ層３の表面内に、スパイラルインダクタＳＩの配設領域に対応する領域よりもさらに広い領域に渡って、部分分離酸化膜の構造を一部に有する完全分離酸化膜であるトレンチ分離酸化膜１９を配設した構成となってたが、トレンチ分離酸化膜１９の代わりに、図１５に示す半導体装置３００Ａのように、完全分離酸化膜であるトレンチ分離酸化膜２０を配設するようにしても良い。

この場合、トレンチ分離酸化膜２０のそれぞれの端面、すなわちＳＯＩ層３の端面は、それぞれ対応するスパイラルインダクタＳＩの端面との平面方向の距離が距離Ｓ₂になるように配設されている。なお、また、図１４と同一の構成には同一の符号を付し、重複する説明は省略する。

ここで、距離Ｓ₂を距離Ｄ₀以上（Ｓ₂≧Ｄ₀）となるように設定することで、ＳＯＩ層３の端縁部での静電誘導損失および電磁誘導損失を低減できることは、半導体装置１００の場合と同様である。

そして、トレンチ分離酸化膜２０の周囲のＳＯＩ層３はトレンチ分離酸化膜のダミーパターン領域ＤＭＲとなっている。トレンチ分離酸化膜のダミーパターン領域ＤＭＲには、トレンチ分離酸化膜２０よりも配設面積が小さい完全分離酸化膜ＦＴが複数配設され、完全分離酸化膜ＦＴによってフィールド部ＦＰが規定されている。

なお、ダミーパターン領域ＤＭＲとＭＯＳトランジスタ形成領域ＱＲとの境界においては、完全分離酸化膜と部分分離酸化膜とが併合した併合分離酸化膜ＢＴが配設され、ＭＯＳトランジスタ形成領域ＱＲにおいては部分分離酸化膜ＰＴが配設されている。

このように、トレンチ分離酸化膜２９の周囲に、配設面積が小さい完全分離酸化膜ＦＴおよび併合分離酸化膜ＢＴを配設したダミーパターン領域ＤＭＲを設けることで、ディッシングがＭＯＳトランジスタ形成領域ＱＲに及ばないようにすることができ、ＭＯＳトランジスタの特性低下を防止することができる。

＜Ｃ−３．ダミーパターン領域の配設面積＞
ここで、ダミーパターン領域ＤＭＲの配設面積について図１６を用いて説明する。

図１６は、ダミーパターン領域ＤＭＲのレイアウトを模式的に示す平面図であり、スパイラルインダクタＳＩの配設領域が矩形のインダクタ領域ＳＰＲとして示され、その周囲にトレンチ分離酸化膜１９あるいは２０の完全分離領域ＦＲが示されている。なお、インダクタ領域ＳＰＲを規定する実線と完全分離領域ＦＲを規定する破線との間隔が、これまでに説明した距離Ｓ₀あるいは距離Ｓ₂であることは言うまでもない。

また、完全分離領域ＦＲを囲むようにダミーパターン領域ＤＭＲが配設されている。

ここで、ダミーパターン領域ＤＭＲは、完全分離領域ＦＲの短辺の長さの５％以上の幅を有するように設定することが望ましい。これは、ＣＭＰ処理におけるディッシングの度合いは、トレンチ分離酸化膜１９および２０などのような大面積のフィールド酸化膜の短辺の長さに依存し、その外周から短辺の長さの５％外側まで影響を及ぼすことが発明者等の実験により判明したからである。

従って、ダミーパターン領域ＤＭＲを、完全分離領域ＦＲの短辺の長さの５％以上の幅を有するように設定することで、ＭＯＳトランジスタ形成領域ＱＲにディッシングが及ばないようにできる。

＜Ｃ−４．ダミーパターン領域の配設の態様＞
次に、図１７を用いてダミーパターン領域ＤＭＲの配設の態様について説明する。

図１７は、図１６に示す完全分離領域ＦＲとダミーパターン領域ＤＭＲとを部分的に示す平面図であり、ダミーパターン領域ＤＭＲのフィールド部ＦＰの平面視形状は正方形として示されている。

ここで、フィールド部ＦＰと、その周囲の分離酸化膜（完全分離酸化膜ＰＴおよび部分分離酸化膜ＦＴ等）ＩＸとの面積比が１対１となるように配設することが望ましい。

例えば、フィールド部ＦＰの１辺の長さを１とすれば、その周囲の分離酸化膜ＩＸの１辺の長さを１．４とすることで、フィールド部ＦＰと分離酸化膜ＩＸとの面積比を約１対１にできる。

＜Ｄ．実施の形態４＞
本発明に係る実施の形態１〜３においては、スパイラルインダクタの下部の半導体基板の表面内に配設されるトレンチ分離酸化膜を、スパイラルインダクタの配設領域に対応する領域よりもさらに広い領域に渡るように形成する構成を示したが、スパイラルインダクタだけでなく、キャパシタや抵抗素子の下部の半導体基板の表面内に配設されるトレンチ分離酸化膜についても同様の構成とすることで、寄生容量成分を低減して静電誘導損失を低減できる。

例えば、図１８は、図３に示す半導体装置１００のスパイラルインダクタＳＩをキャパシタＣＣに変更したものであって、キャパシタＣＣの下部にトレンチ分離酸化膜１９が配設されている。

なお、キャパシタＣＣは一般的な構造であり、２つの電極ＥＤ１およびＥＤ２を有し、それぞれ異なる配線層（図示せず）に接続されている。

図１８において、ＳＯＩ層３の突出部ＤＰのそれぞれの端面と、それぞれ対応するキャパシタＣＣの電極ＥＤ１端面との平面方向の距離および、キャパシタＣＣの電極ＥＤ１下面とシリコン基板１の上主面までの距離が、それぞれ距離Ｓ₀および距離Ｄ₀で示されている。

ここで、距離Ｓ₀を距離Ｄ₀以上（Ｓ₀≧Ｄ₀）となるように設定することで、静電誘導損失を低減できる。

ここで、静電誘導損失低減について図１９を用いて説明する。図１９において、キャパシタＣＣの電極ＥＤ１に対向するシリコン基板１を仮想電極１とすれば、電極ＥＤ１と仮想電極１との間の絶縁物を誘電体として寄生容量Ｃ_dが形成される。寄生容量Ｃ_dは下記の数式（１）で表される。

なお、εは誘電体の誘電率を表す。

一方、ＳＯＩ層３の突出部ＤＰをキャパシタＣＣの電極ＥＤ１に対する電極とすれば、突出部ＤＰとキャパシタＣＣの電極ＥＤ１との間の絶縁物を誘電体として寄生容量Ｃ_Sが形成される。この場合、ＳＯＩ層３の突出部ＤＰとキャパシタＣＣの電極ＥＤ１との直線距離はＳ₀ ²＋Ｄ₀ ²の平方根で表され、寄生容量Ｃ_Sは下記の数式（２）で表される。

ここで、距離Ｓ₀が０であれば、すなわち従来的な構成であれば寄生容量Ｃ_Sは寄生容量Ｃ_dと同じとなるので、寄生容量Ｃ_dが２倍になるが、本発明においては距離Ｓ₀を距離Ｄ₀と同等以上とするので、例えばＳ₀＝Ｄ₀の場合には寄生容量Ｃ_Sは下記の数式（３）で表される。

数式（３）に示すように、寄生容量Ｃ_Sは寄生容量Ｃ_dの１／√２となるので、従来に比べて寄生容量を低減でき、静電誘導損失を低減できる。

なお、以上説明した仕組みは先に説明した実施の形態１〜３においても同様である。

また、図２０は、図３に示す半導体装置１００のスパイラルインダクタＳＩを抵抗素子ＲＥに変更したものであって、抵抗素子ＲＥの下部にトレンチ分離酸化膜１９が配設されている。

なお、抵抗素子ＲＥは一般的な構造であり、抵抗素子ＲＥの２つの端部がそれぞれ異なる配線層（図示せず）に接続されている。

図２０において、ＳＯＩ層３の突出部ＤＰのそれぞれの端面と、それぞれ対応する抵抗素子ＲＥの端面との平面方向の距離および、抵抗素子ＲＥの下面とシリコン基板１の上主面までの距離が、それぞれ距離Ｓ₀および距離Ｄ₀で示されている。

ここで、距離Ｓ₀を距離Ｄ₀以上（Ｓ₀≧Ｄ₀）となるように設定することで、静電誘導損失を低減できることは上述した通りである。

なお、実施の形態３において説明したように、トレンチ分離酸化膜１９の周囲に、ダミーパターン領域を設けることで、ディッシングがＭＯＳトランジスタ形成領域に及ばないようにすることができ、ＭＯＳトランジスタの特性低下を防止することができることは言うまでもない。

＜Ｅ．各種トレンチ分離酸化膜による素子間分離の態様＞
以上の説明においては、図２において部分分離酸化膜の構造を一部に有する完全分離酸化膜としてトレンチ分離酸化膜１９を、図２７において完全分離酸化膜と部分分離酸化膜とが併合した併合分離酸化膜ＢＴを示したが、以下、これらのトレンチ分離酸化膜による素子間分離の構成および製造方法の一例について説明する。

＜Ｅ−１．第１の態様＞
図２１は、部分分離酸化膜の構造を一部に有する完全分離酸化膜により素子間分離を行う半導体装置４００の構成を示す図であり、実施の形態１において説明したトレンチ分離酸化膜１９に相当するトレンチ分離酸化膜３３を例示している。

図２１において、シリコン基板１、埋め込み酸化膜２およびＳＯＩ層からなるＳＯＩ構造の半導体装置におけるＳＯＩ層３の各トランジスタ形成領域は下層部にウエル領域が形成される部分分離酸化膜３１によって分離される。そして、ＮＭＯＳトランジスタ間を分離する部分分離酸化膜３１の下層にｐ型のウエル領域１１が形成され、ＰＭＯＳトランジスタ間を分離する部分分離酸化膜３１の下層にｎ型のウエル領域１２が形成され、ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を分離するトレンチ分離酸化膜３３においては、下層部の一部がウエル領域２９となるがＳＯＩ層３の上面から下面にかけてトレンチ分離酸化膜３３を用いてＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間を完全分離している。

なお、ウエル領域１１はＮＭＯＳトランジスタ群のドレイン領域５およびソース領域６を囲うように形成され、ウエル領域１２はＰＭＯＳトランジスタ群のドレイン領域５およびソース領域６を囲うように形成され、ＳＯＩ層３上を層間絶縁膜４で覆っている。

また、部分分離酸化膜３１よって他のトランジスタから分離される１単位のＭＯＳトランジスタは、ＳＯＩ層３中に形成されるソース領域６およびチャネル形成領域７、チャネル形成領域７上に形成されるゲート酸化膜８、ゲート酸化膜８上に形成されるゲート電極９から構成される。また、層間絶縁膜４上に形成された配線層２２は、層間絶縁膜４中に設けられたコンタクト２１を介してドレイン領域５あるいはソース領域６と電気的に接続される。

次に、図２２〜図２６を用いて半導体装置４００の素子分離工程について説明する。

まず、図２２に示すように、シリコン基板１、埋め込み酸化膜２及びＳＯＩ層３からなるＳＯＩ基板ＳＢを準備する。通常、ＳＯＩ層３の膜厚は５０〜２００ｎｍ、埋め込み酸化膜２の膜厚は１００〜４００ｎｍになる。

なお、ＳＯＩ基板ＳＢは酸素イオン注入によって埋め込み酸化膜２を形成するＳＩＭＯＸ法や、ウエハの貼り合わせ法により形成したものなどを使用でき、その製造方法に限定はない。

次に、ＳＯＩ層３上に、２０ｎｍ程度の酸化膜４１と２００ｎｍ程度の窒化膜４２を順次堆積した後、パターニングしたレジスト４６をマスクとして分離領域をパターニングし、窒化膜４２、酸化膜４１、ＳＯＩ層の３多層膜を、ＳＯＩ層３の下層部が残存するようにエッチングして、図２３に示すように、比較的幅の広い部分トレンチ４４Ａと比較的幅の狭い部分トレンチ４４Ｂとを形成する。

部分トレンチ４４Ａが完全分離用であり、部分トレンチ４４Ｂが部分分離用である。この際、ＳＯＩ層３の下層の一部が残るように部分トレンチ４４Ａおよび４４Ｂは形成される。

次に図２４に示すように、酸化膜４７で部分トレンチ４４Ａおよび４４Ｂの側面に、部分トレンチ４４Ｂの底面は塞ぐが部分トレンチ４４Ａの底面中心部が露出するようにサイドウォールを形成する。これは、部分トレンチ４４Ｂの形成幅が部分トレンチ４４Ａの形成幅より狭いことを利用している。

次に、図２５に示すように、酸化膜４７をマスクとして、ＳＯＩ層３に対するシリコンエッチングを行うことにより、部分トレンチ４４Ａの底面の中心部下のＳＯＩ層３を含む、上部に酸化膜４７が形成されていないＳＯＩ層３が除去され、埋め込み酸化膜２の表面が露出する。

次に、図２６に示すように、５００ｎｍ程度の酸化膜を堆積し、通常のトレンチ分離と同様の手法でＣＭＰ処理により窒化膜４２の途中まで研磨し、その後、窒化膜４２、酸化膜４１の除去を行うことにより、部分分離酸化膜３１（およびその下のＳＯＩ層３）とトレンチ分離酸化膜３３（およびその一部下のＳＯＩ層３）とが選択的に形成された構造を得ることができる。

以下、既存の方法で、ＮＭＯＳトランジスタ形成領域にＮＭＯＳトランジスタを形成し、ＰＭＯＳトランジスタ形成領域にＰＭＯＳトランジスタを形成することにより、図２１で示した半導体装置４００を得ることができる。

＜Ｅ−２．第２の態様＞
図２７は、完全分離酸化膜と部分分離酸化膜とが併合した併合分離酸化膜により素子間分離を行う半導体装置５００の構成を示す図であり、実施の形態３の変形例において説明した併合分離酸化膜ＢＴに相当する併合分離酸化膜ＢＴ１を例示している。

図２７に示すように、半導体装置５００はシリコン基板１上に埋め込み酸化膜２およびＳＯＩ層３が配設されたＳＯＩ基板ＳＢ上に形成され、ＮＭＯＳトランジスタが形成される領域ＮＲと、ＰＭＯＳトランジスタが形成される領域ＰＲとを有し、両者の間には完全分離酸化膜と部分分離酸化膜とが併合した併合分離酸化膜ＢＴ１を有している。

併合分離酸化膜ＢＴ１は、領域ＰＲ側の部分がＳＯＩ層３を貫通して埋め込み酸化膜２に達しているのに対し、領域ＮＲ側の部分は、その下部にｐ型のウエル領域ＷＲ１を有した断面形状となっている。

領域ＮＲのＳＯＩ層３には２つのＮＭＯＳトランジスタＭ１１およびＭ１２が配設され、両者の間は、その下部にウエル領域ＷＲ１が配設された部分分離酸化膜ＰＴ１によって分離されている。

そして、図２７に向かって部分分離酸化膜ＰＴ１より左側のＳＯＩ層３上に配設されたＮＭＯＳトランジスタＭ１１は、部分分離酸化膜ＰＴ１と併合分離酸化膜ＢＴ１の間に渡るゲート酸化膜ＧＯ１１、ゲート酸化膜ＧＯ１１上に配設されるとともに、その端部が部分分離酸化膜ＰＴ１上および併合分離酸化膜ＢＴ１上に係合するゲート電極ＧＴ１１を有している。

また、図２７に向かって部分分離酸化膜ＰＴ１より右側のＳＯＩ層３上に配設されたＮＭＯＳトランジスタＭ１２は、部分分離酸化膜ＰＴ１と併合分離酸化膜ＢＴ１の間に渡るゲート酸化膜ＧＯ１２、ゲート酸化膜ＧＯ１２上に配設されるとともに、その端部が部分分離酸化膜ＰＴ１上および併合分離酸化膜ＢＴ１上に係合するゲート電極ＧＴ１２を有している。

また、領域ＰＲのＳＯＩ層３には部分分離酸化膜ＰＴ２が配設され、部分分離酸化膜ＰＴ２と併合分離酸化膜ＢＴ１との間のＳＯＩ層３上にはＰＭＯＳトランジスタＭ１３が配設されている。

ＰＭＯＳトランジスタＭ１３は、部分分離酸化膜ＰＴ２と併合分離酸化膜ＢＴ１の間に渡るゲート酸化膜ＧＯ１３、ゲート酸化膜ＧＯ１３上に配設されるとともに、その端部が部分分離酸化膜ＰＴ２上および併合分離酸化膜ＢＴ１上に係合するゲート電極ＧＴ１３を有している。

そして、ＳＯＩ基板ＳＢ全面に渡って層間絶縁膜９が配設され、層間絶縁膜９を貫通してゲート電極ＧＴ１１、ＧＴ１２、ＧＴ１３の一端に達する複数のゲートコンタクトＧＣが配設され、ゲートコンタクトＧＣは層間絶縁膜９上にパターニングされた配線層ＷＬ０にそれぞれ接続されている。

次に、図２８〜図３４を用いて半導体装置５００の素子分離工程について説明する。

まず、図２８に示すように、シリコン基板１上に埋め込み酸化膜２およびＳＯＩ層３が配設されたＳＯＩ基板ＳＢを準備する。このＳＯＩ基板ＳＢは、ＳＩＭＯＸ法で形成されたものでもウエハ貼り合わせ法で形成されたもの、その他、いかなる形成方法で形成されたＳＯＩ基板であっても構わない。通常、ＳＯＩ層３の膜厚は５０〜２００ｎｍ、埋め込み酸化膜２の膜厚は１００〜４００ｎｍである。

そして、ＣＶＤ法により８００℃程度の温度条件で、ＳＯＩ層３上に厚さ５〜５０ｎｍ（５０〜５００オングストローム）程度の酸化膜ＯＸ１１（酸化伸張層）を形成する。なお、この酸化膜はＳＯＩ層３を８００〜１０００℃程度の温度条件で熱酸化して形成しても良い。

次に、ＣＶＤ法により酸化膜ＯＸ１１上に厚さ１０〜１００ｎｍ（１００〜１０００オングストローム）程度のポリシリコン層ＰＳ１１（酸化伸張層）を形成する。

次に、ＣＶＤ法により７００℃程度の温度条件で、ポリシリコン層ＰＳ１１上に、厚さ５０〜２００ｎｍ（５００〜２０００オングストローム）の窒化膜ＳＮ１１を形成する。なお、窒化膜の代わりに、窒素と酸素の混合雰囲気中で形成した、窒素を数％から数１０％程度含有する窒化酸化膜を使用しても良い。

続いて、窒化膜ＳＮ１１上にパターニングによりレジストマスクＲＭ１１を形成する。レジストマスクＲＭ１１は、部分分離酸化膜ＰＴ１、ＰＴ２および併合分離酸化膜ＢＴ１（図１）の配設位置に対応した部分が開口部となったパターンを有している。

次に、図２９に示す工程において、レジストマスクＲＭ１１の開口パターンに合わせて窒化膜ＳＮ１１をエッチングし、その後、窒化膜ＳＮ１１をエッチングマスクとして、ドライエッチングによりポリシリコン層ＰＳ１１、酸化膜ＯＸ１１およびＳＯＩ層３を選択的に除去し、部分分離酸化膜ＰＴ１、ＰＴ２および併合分離酸化膜ＢＴ１の形成位置に対応させてトレンチＴＲ１、ＴＲ２およびＴＲ３を形成する。

なお、ＳＯＩ層３のエッチングにおいては、ＳＯＩ層３を貫通しないようにすることが必要であるが、トレンチの底部から埋め込み酸化膜２までのＳＯＩ層３の厚さが薄くなり過ぎると結晶欠陥が発生するため、少なくとも１０ｎｍ程度の厚さとなるようにエッチング条件を設定する。

次に、図３０に示す工程においてパターニングによりレジストマスクＲＭ１２を形成する。レジストマスクＲＭ１２は、トレンチＴＲ２の所定部分だけが開口部となるようなパターンを有している。より具体的には、後に形成される併合分離酸化膜ＢＴ１（図２７）のうち、ＳＯＩ層３を貫通して埋め込み酸化膜２に達する部分に対応する領域のみが開口部となったパターンを有している。そして、レジストマスクＲＭ１２の開口パターンに合わせてトレンチＴＲ２をエッチングし、埋め込み酸化膜２を露出させる。

レジストマスクＲＭ１２を除去した後、図３１に示す工程において、窒化膜ＳＮ１１をマスクとして露出したＳＯＩ層３の表面を熱酸化して酸化膜ＯＸ１２を形成する。なお、トレンチＴＲ２の再度のエッチングにより、トレンチＴＲ２はＳＯＩ層３を貫通した部分を有するトレンチＴＲ２１となる。

酸化膜ＯＸ１２を形成する目的は、ＳＯＩ層３のパターニングの際のエッチングによるダメージを除去することと、絶縁破壊を防止して信頼性を高めたゲート酸化膜を得るためである。

酸化膜ＯＸ１２の形成温度は８００〜１３５０℃程度で、膜厚は１〜６０ｎｍ（１０〜６００オングストローム）程度である。なお、酸化前および酸化後の少なくとも一方の段階において、窒素雰囲気、水素雰囲気あるいはアルゴン雰囲気でアニールを行うようにしても良い。このアニール条件としては、６００〜９００℃の比較的低温で行う場合は処理時間は３０分〜２時間程度であり、９００〜１３００℃の比較的高温で行う場合は処理時間は２秒から１分程度となる。

酸化前に上記アニールを行うと、ＳＯＩ層３の最表面の結晶性を改善することができ、酸化後に上記アニールを行うと、熱処理に伴うＳＯＩ層３のストレスを緩和することができる。

次に、図３３に示す工程において、ＳＯＩ基板全域に渡ってＣＶＤ法により厚さ３００〜６００ｎｍ程度の酸化膜ＯＸ１３を形成し、酸化膜ＯＸ１３によりトレンチＴＲ１、ＴＲ３およびＴＲ２１を完全に埋め込む。

酸化膜ＯＸ１３は、例えばＨＤＰ（High Density Plasma）-ＣＶＤ法によって形成される。ＨＤＰ-ＣＶＤ法は、一般的なプラズマＣＶＤよりも１桁〜２桁高い密度のプラズマを使用し、スパッタリングとデポジションを同時に行いながら酸化膜を堆積するものであり、膜質の良好な酸化膜を得ることができる。

なお、酸化膜ＯＸ１３は、トレンチＴＲ１、ＴＲ３およびＴＲ２１等の段差形状を反映した凹凸部を有しており、この凹凸部を覆うようにパターニングされたレジストマスクＲＭ１３を酸化膜ＯＸ１３上に形成する。

そして、レジストマスクＲＭ１３の開口パターンに合わせて酸化膜ＯＸ１３を所定深さまでエッチングした後、レジストマスクＲＭ１３を除去することで図８に示す構成を得る。このような処理を行う理由は、後に行うＣＭＰ（Chemical Mechanical Polishing）処理で酸化膜ＯＸ１３を平坦化するが、その際に、平坦化後の酸化膜ＯＸ１３の厚さの均一性を向上させるためである。

次に、図３４に示す工程において、ＣＭＰ処理により酸化膜ＯＸ１３を窒化膜ＳＮ１１の途中まで研磨して平坦化する。その後、窒化膜ＳＮ１１およびポリシリコン層ＰＳ１１をウエットエッチングまたはドライエッチングにより除去することで、図２７に示した部分分離酸化膜ＰＴ１、ＰＴ２および併合分離酸化膜ＢＴ１を成形する。

以下、既存の方法で、ＮＭＯＳトランジスタ形成領域ＮＲにＮＭＯＳトランジスタを形成し、ＰＭＯＳトランジスタ形成領域ＰＲにＰＭＯＳトランジスタを形成することにより、図２７で示した半導体装置５００を得ることができる。

なお、部分分離酸化膜と完全分離酸化膜との併用例およびその製造方法については、特許出願番号１１−１７７０９１の明細書中の図４〜図７および図８〜図２７に開示されている。

また、併合分離酸化膜の構成およびその製造方法については、特許出願番号２０００−３９４８０の明細書中の図１〜図３８に開示されている。

１９，２０ トレンチ分離酸化膜、ＳＩ スパイラルインダクタ、ＷＬ１ 配線層、ＤＭＲ ダミーパターン領域。

Claims (7)

1. 半導体基板と、
   前記半導体基板の主面内に配設された第１の分離酸化膜と、
   前記第１の分離酸化膜の形成領域上に層間絶縁膜を間に挟んで配設されたインダクタンス素子と、
   前記第１の分離酸化膜の周囲に配設され、前記第１の分離酸化膜よりも平面視幅が小さい第２の分離酸化膜により分離されたダミーパターン領域とを備え、
   前記第１の分離酸化膜は、前記インダクタンス素子より広い領域に渡って配置される、半導体装置。
2. 前記第１の分離酸化膜は、その端面と、前記インダクタンス素子の端面のうち最も近い端面との平面方向の距離が、前記第１の分離酸化膜に対向する前記インダクタンス素子の下面と前記半導体基板表面との間の垂直方向の距離以上となるように配設される、請求項１記載の半導体装置。
3. 前記半導体基板は、
   土台となる基板部と、該基板部上に配設された埋め込み酸化膜と、該埋め込み酸化膜上に配設されたＳＯＩ層とを備えるＳＯＩ基板であって、
   前記垂直方向の距離は、前記インダクタンス素子の下面と前記基板部表面との間の垂直方向の距離である、請求項２記載の半導体装置。
4. 前記第１の分離酸化膜は、
   第１の形成幅で前記埋め込み酸化膜の表面に対して深さ方向に延在する第１の部分と、該第１の部分の下部に連続し、前記第１の形成幅よりも狭い第２の形成幅で前記埋め込み酸化膜の表面に対して深さ方向に延在して前記埋め込み酸化膜に達する第２の部分とを有し、
   前記第１の分離酸化膜の端面は、前記第２の部分の端面である、請求項３記載の半導体装置。
5. 前記第１の分離酸化膜は、所定の形成幅で前記埋め込み酸化膜の表面に延在し、前記第１の分離酸化膜は、前記埋め込み酸化膜に達する、請求項３記載の半導体装置。
6. 前記第１の分離酸化膜の平面視形状は矩形であって、
   前記ダミーパターン領域の形成幅は、前記第１の分離酸化膜の短辺の長さの５％以上の長さを有する、請求項１記載の半導体装置。
7. 前記ダミーパターン領域は、前記第２の分離酸化膜によって規定されるフィールド部を有し、
   前記ダミーパターン領域の前記第２の分離酸化膜の平面視面積と、前記フィールド部の平面視面積の比率が１対１に設定される、請求項６記載の半導体装置。

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