JP2008034747A - トレンチ型パワーmosfet及びその製造方法 - Google Patents
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Abstract
【課題】 チップ面積を増大させることなく、ゲート保護用ダイオードを内部に有してなるトレンチ型パワーMOSFETを提供する。
【解決手段】 第1導電型の半導体基板1の上部には、第1導電型のエピタキシャル層2、第2導電型のボディ層3、第1導電型のソース拡散層7を備え、ソース拡散層7及びボディ層3を貫通しエピタキシャル層2に達するトレンチ内部に形成されるトレンチゲート電極22を備える。トレンチゲート電極22の上部領域とソース拡散層7の上部領域の間には、第1導電型のポリシリコン層10と第2導電型のポリシリコン層12とが半導体基板1と平行方向に交互に形成されており、トレンチゲート電極22とソース拡散層7とが少なくとも二以上のポリシリコン層10と少なくとも一以上のポリシリコン層12とを介して接続される。
【選択図】 図2
【解決手段】 第1導電型の半導体基板1の上部には、第1導電型のエピタキシャル層2、第2導電型のボディ層3、第1導電型のソース拡散層7を備え、ソース拡散層7及びボディ層3を貫通しエピタキシャル層2に達するトレンチ内部に形成されるトレンチゲート電極22を備える。トレンチゲート電極22の上部領域とソース拡散層7の上部領域の間には、第1導電型のポリシリコン層10と第2導電型のポリシリコン層12とが半導体基板1と平行方向に交互に形成されており、トレンチゲート電極22とソース拡散層7とが少なくとも二以上のポリシリコン層10と少なくとも一以上のポリシリコン層12とを介して接続される。
【選択図】 図2
Description
本発明は、トレンチ型パワーMOSFET及びその製造方法に関する。
パワーMOSFETは、例えば、家庭用電気機器や自動車のモータの電力変換や電力制御等、幅広い用途に使われているパワーデバイスであり、年々、高速スイッチング、低オン抵抗化など性能向上が求められている。又、パワーMOSFETを大別すると、縦型と横型の2種類があり、その中でもトレンチ構造を用いた縦型のパワーMOSFETは高耐圧化、大電流化、低オン抵抗化に適した構造であり、スイッチング素子として極めて有用である。
ところで、パワーMOSFETのゲート電極は、低損失を実現すべく薄い絶縁膜によって絶縁されているため、ゲート電極に静電気等の過電圧が印加された場合、当該絶縁膜が絶縁破壊を起こし、これによってパワーMOSFETが初期の出力特性を満足できなくなるという問題がある。
このため、従来より、ゲート電極を保護すべく、ゲート・ソース間にゲート保護用のダイオードを付加し、このダイオードを介してゲート・ソース間を接続する構成が利用されている。尚、このとき、ノイズ等によってダイオードが誤動作することがないよう、2以上のダイオードを逆接続した状態でゲート・ソース間に配されるのが通例である(例えば、非特許文献1参照)。
山崎浩著、「パワーMOSFETの応用技術」、第2版、日刊工業新聞社、2003年2月、p.147−149
上記のゲート保護用のダイオードは、静電気等の過電圧印加に対する耐性向上の目的においては、パワーMOSFET素子の近くに形成することが好ましい。しかしながら、実際にはチップ周辺部やゲート引き出し用電極の下に上記ゲート保護用のダイオードを形成することとなり、チップ面積が増大化してしまうという問題があった、
本発明は、上記の問題点に鑑み、チップ面積を増大させることなく、ゲート保護用ダイオードを内部に有してなるトレンチ型パワーMOSFET及びその製造方法を提供することを目的とする。
上記目的を達成するための本発明に係るトレンチ型パワーMOSFETは、第1導電型の半導体基板と、前記半導体基板の裏面側に形成されるドレイン電極と、前記半導体基板の上部に形成される前記第1導電型のエピタキシャル層と、前記エピタキシャル層の上部に形成される第2導電型のボディ層と、前記ボディ層の上部に形成される前記第1導電型のソース拡散層と、前記ソース拡散層及び前記ボディ層を貫通し前記エピタキシャル層に達するトレンチと、前記トレンチ内部に形成されるトレンチゲート電極と、前記ソース拡散層及び前記トレンチゲート電極の上部に形成され、前記第1導電型を示す第1領域と前記第2導電型を示す第2領域とを前記半導体基板と平行方向に交互に有してなるポリシリコン層と、を備え、前記ポリシリコン層が、前記第1領域と前記第2領域とを介して前記ソース拡散層と前記トレンチゲート電極とを接続する構成であることを第1の特徴とする。
本発明に係るトレンチ型パワーMOSFETの上記第1の特徴構成によれば、ソース拡散層とトレンチゲート電極の上部領域に形成されるポリシリコン層内において、第1領域と第2領域で構成されるダイオード領域が形成され、当該ダイオード領域を介してソース拡散層とトレンチゲート電極とが接続される構成である。従って、トレンチゲート電極とソース拡散層とが逆方向接続のダイオード領域を有するポリシリコン層によって接続される構成とすることで、通常使用時には、ソース端子とゲート端子との間には電流が流れることはなく、過電圧が印加された場合にのみ、ソース端子とゲート端子との間に電流を流してトレンチゲート電極の印加電圧を低下させることができる。又、当該ダイオード領域は、ソース拡散層の上部領域とトレンチゲート電極の上部領域との間に形成されるポリシリコン層によって形成されるため、ダイオード構成領域をMOSFET構成領域の周辺部に確保する必要がない。即ち、チップ面積を増大させることなくゲート保護用ダイオードを備えることが可能となる。
又、本発明に係るトレンチ型パワーMOSFETは、上記第1の特徴構成に加えて、前記ソース拡散層と前記トレンチゲート電極とを接続する構成において、前記ソース拡散層と前記トレンチゲート電極との間には前記第1領域と前記第2領域との界面が少なくとも2以上存在する構成であることを第2の特徴とする。
本発明に係るトレンチ型パワーMOSFETの上記第2の特徴構成によれば、特に、第1領域と第2領域との界面が少なくとも2以上存在する構成であるため、必ずソース拡散層とトレンチゲート電極との間には逆方向接続を構成するダイオード領域が存在する。従って、通常使用時には、ソース端子とゲート端子との間には電流が流れることはなく、過電圧が印加された場合にのみ、ソース端子とゲート端子との間に電流を流してトレンチゲート電極の印加電圧を低下させることができる。又、当該ダイオード領域は、ソース拡散層の上部領域とトレンチゲート電極の上部領域との間に形成されるポリシリコン層によって形成されるため、ダイオード構成領域をMOSFET構成領域の周辺部に確保する必要がない。即ち、チップ面積を増大させることなくゲート保護用ダイオードを備えることが可能となる。
又、本発明に係るトレンチ型パワーMOSFETは、上記第2の特徴構成に加えて、前記ポリシリコン層が、前記ソース拡散層と接触する領域、及び前記トレンチゲート電極と接触する領域が前記第1領域であることを第3の特徴とする。
又、上記目的を達成するための本発明に係るトレンチ型パワーMOSFETの製造方法は、上記第1又は第2の特徴構成を有するトレンチ型パワーMOSFETの製造方法であって、第1導電型の半導体基板の上部に前記第1導電型の半導体層をエピタキシャル成長させることで前記エピタキシャル層を形成する第1工程と、前記第1工程終了後、前記エピタキシャル層の表面に対して前記第2導電型のイオン注入を行うことで前記ボディ層を形成する第2工程と、前記第2工程終了後、前記ボディ層を貫通し前記エピタキシャル層に達する前記トレンチを形成する第3工程と、前記第3工程終了後、層間絶縁膜を全面に堆積した後、前記トレンチ内部に導電性材料を堆積することで前記トレンチゲート電極を形成する第4工程と、前記第4工程終了後、前記ボディ層の上面に前記第1導電型のイオン注入を行うことで前記ソース拡散層を形成する第5工程と、前記第5工程終了後、前記トレンチゲート電極上部の一部領域及び前記ソース拡散層上部の一部領域に形成されている前記層間絶縁膜を除去して当該領域を開口した後、全面にポリシリコン層を堆積する第6工程と、前記第6工程終了後、前記トレンチゲート電極上部と前記ソース拡散層上部との間の領域内における一又は隣接しない二以上の小領域に対して、当該小領域の上部を第1フォトレジスト膜でマスクすると共に、当該第1フォトレジスト膜でマスクされていない前記ポリシリコン層に対して前記第1導電型のイオン注入を行うことで前記第1領域を形成する第7工程と、前記第7工程終了後、前記第1フォトレジスト膜を剥離すると共に、前記第1フォトレジスト膜でマスクされた領域以外の領域を第2フォトレジスト膜でマスクすると共に、当該第2フォトレジスト膜でマスクされていない前記ポリシリコン層に対して前記第2導電型のイオン注入を行うことで前記第2領域を形成する第8工程と、前記第8工程終了後、前記半導体基板の裏面側に導電性材料を堆積することで前記ドレイン電極を形成する第9工程と、を有することを特徴とする。
本発明に係るトレンチ型パワーMOSFETの製造方法の上記特徴によれば、チップ面積を増大することなくゲート保護用ダイオードを内部に備えるトレンチ型パワーMOSFETを製造することが可能となる。又、製造の際に別途新たな技術を必要とせず、通常のフォトリソグラフィ技術、エッチング技術、及びイオン注入技術を利用することで上記トレンチ型パワーMOSFETを製造することが可能である。
本発明のトレンチ型パワーMOSFETの構成によれば、ソース拡散層とトレンチゲート電極の上部領域に形成されるポリシリコン層内において、第1領域と第2領域で構成されるダイオード領域が複数形成され、当該ダイオード領域を介してソース拡散層とトレンチゲート電極とが接続される構成である。特に、第1領域と第2領域との界面が少なくとも2以上存在する構成であるため、必ずソース拡散層とトレンチゲート電極との間には逆方向接続を構成するダイオード領域が存在する。従って、通常使用時には、ソース端子とゲート端子との間には電流が流れることはなく、過電圧が印加された場合にのみ、ソース端子とゲート端子との間に電流を流してトレンチゲート電極の印加電圧を低下させることができる。又、当該ダイオード領域は、ソース拡散層の上部領域とトレンチゲート電極の上部領域との間に形成されるポリシリコン層によって形成されるため、ダイオード構成領域をMOSFET構成領域の周辺部に確保する必要がない。即ち、チップ面積を増大させることなくゲート保護用ダイオードを備えることが可能となる。
以下において、本発明に係るトレンチ型パワーMOSFET(以下、適宜「本発明装置」と呼称する)及びその製造方法(以下、適宜「本発明方法」と呼称する)の実施形態について図1〜図5の各図を参照して説明する。図1及び図2は、本発明方法によって本発明装置を製造する際の製造工程順に示した概略断面図であり、図1(a)〜図1(h)、及び図2(a)〜図2(f)によって各工程順に示されている(紙面の都合上、2図面に分かれている)。又、図3及び図4は、本発明方法に係る製造工程をフローチャートにしたものであり(紙面の都合上、2図面に分かれている)、以下の文中の各ステップは図3或いは図4に示されるフローチャートの各ステップを表すものとする。
尚、図1及び図2に示される各概略構造図は、あくまで模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。
まず、図1(a)に示すような、抵抗率が0.005Ω・cm〜0.01Ω・cmの範囲内となるようにP型不純物がドープされた厚み500μm〜600μm程度の半導体基板1(Si基板として良い)の表面に対し、エピタキシャル成長させることで、図1(b)に示すように基板1よりもドープ濃度が低いP−型エピタキシャル層2を形成する(ステップ#1)。次に、図1(c)に示すように、表面において5×1016〜7×1017〔atoms/cm3〕程度のドープ濃度となるようにN型不純物を構成するイオン(例えばリンイオン)4を注入し、N型のボディ層3を形成する(ステップ#2)。このとき、N型のボディ層3とP−型エピタキシャル層2との界面で形成されるPN接合の深さ位置が、製造する本発明装置の電気的特性に応じて設計される所定の深さ位置(例えば本発明装置を40Vで作動させる場合には2.5μm〜3μmの範囲内)となるように、イオン注入エネルギが設定されるものとする。
次に、図1(d)に示すように、フォトリソグラフィ技術及びエッチング技術を用いてN型ボディ層3を貫通しP−型エピタキシャル層2に達するトレンチ21を形成する(ステップ#3)。
次に、図1(e)に示すように、露出表面の全体を酸化することでゲート絶縁膜5を全面に堆積する(ステップ#4)。このとき堆積されるゲート絶縁膜5の膜厚は、製造する本発明装置の電気的特性に応じ、本発明装置が必要とする絶縁耐圧に応じて設定される(例えば40V程度の耐圧を維持するためには膜厚が40nm程度となるようにゲート絶縁膜5を堆積する)。
次に、図1(f)に示すように、トレンチ21の内部を充填するように全面に導電性材料(以下ではポリシリコンとする)6を堆積する(ステップ#5)。その後、図1(g)に示すように、ポリシリコン6に対してエッチバックを施すことでトレンチ21の内部に前記ポリシリコン6が充填されて構成されるトレンチゲート電極22を形成する(ステップ#6)。このとき、トレンチ21の内部以外の領域に堆積されたポリシリコン6を完全に除去するものとして良い。
次に、図1(h)に示すように、トレンチゲート電極22の上部領域をマスクした後、マスクされていない領域に対してP型不純物を構成するイオン(例えばホウ素イオン)を注入することで、P型の不純物が含有されるP+型ソース拡散層7を形成する(ステップ#7)。このとき、ソース拡散層7に含有されるP型不純物濃度が1×1020〔atoms/cm3〕程度の高濃度となるように、ドーズ量を設定してイオン注入を行う。
次に、図2(a)に示すように、層間絶縁膜8をCVD法により全面に堆積する(ステップ#8)。その後、図2(b)に示すように、フォトリソグラフィ技術及びエッチング技術を用いて、トレンチ電極22上部の一部領域、及びソース拡散層7の上部の一部領域を開口し、開口部23及び開口部24を夫々形成する(ステップ#9)。
次に、図2(c)に示すように、開口部23及び開口部24の内部が充填されるように全面にポリシリコン層9を膜厚200nm〜400nm程度堆積する(ステップ#10)。
次に、図2(d)に示すように、所定のマスクパターンで構成される第1フォトレジスト膜11によって、トレンチゲート電極22の上部領域とソース拡散層7の上部領域との間の領域内における一又は不連続な二以上の小領域をマスクした後、マスクされていない領域内に形成されているポリシリコン層9に対してP型不純物を構成するイオン(例えばホウ素イオン)を注入し、P+型ポリシリコン層10を形成する(ステップ#11)。このとき、ポリシリコン層10に含有されるP型不純物濃度が3×1019〜3×1020〔atoms/cm3〕程度の高濃度となるように、ドーズ量を設定してイオン注入を行う。又、第1フォトレジスト膜11でマスクされている領域内に形成されているポリシリコン層9は、ホウ素イオンがドープされていない。
次に、図2(e)に示すように、前記第1フォトレジスト膜11を剥離した後、ステップ#11によってP+型ポリシリコン層10が形成された領域(以下、「第1領域」と称する)がマスク対象領域となるようなマスクパターンで構成された第2フォトレジスト膜13によってマスクした後、当該第2フォトレジスト膜13によってマスクされていない前記第2領域内に形成されているポリシリコン層9に対してN型不純物を構成するイオン(例えばリンイオン)を注入し、N+型ポリシリコン層12を形成する(ステップ#12)。このとき、ポリシリコン層12に含有されるN型不純物濃度が3×1019〜3×1020〔atoms/cm3〕程度の高濃度となるように、ドーズ量を設定してイオン注入を行う。これによって、ステップ#10で堆積されたポリシリコン層9は、P+型ポリシリコン層10が形成される第1領域と、N+型ポリシリコン層12が形成される領域(以下、「第2領域」と称する)とで構成されることとなる。
従って、図2(e)に示すように、トレンチゲート電極22の上部に位置する領域と、ソース拡散層7の上部に位置する領域との間には、前記第1領域と前記第2領域とが半導体基板1と平行方向に交互に形成される。そして、トレンチゲート電極22とソース拡散層7とが少なくとも二以上の第1領域と少なくとも一以上の第2領域とを介して接続される構成となる(図2(e)ではトレンチゲート電極22とソース拡散層7とが三の第1領域と二の第2領域を介して接続されている)。
その後、図2(f)に示すように、第2フォトレジスト膜13を剥離した後、層間絶縁膜14、導電性材料(ソース電極用金属膜)15を順次堆積し、コンタクトを形成してソース電極端子S及びゲート電極端子Gを構成する。又、ウェハの裏面を研磨した後、裏面側に導電性材料(ドレイン電極用金属膜)16を構成する。このようにステップ#1〜ステップ#13の各ステップを経ることで、本発明装置が製造される。
このようにして製造された本発明装置は、トレンチゲート電極22とソース拡散層7とが、二以上のP+型ポリシリコン層(第1領域)10及び一以上のN+型ポリシリコン層(第2領域)12によって接続される構成である。言い換えれば、トレンチゲート電極22とソース拡散層7とを接続するポリシリコン層には、少なくとも二以上のPN接合の界面が含まれるように構成される。従って、トレンチゲート電極22とソース拡散層7との間には、逆方向に接続されたダイオード領域が一以上存在する構成となる。例えば、図2(f)に示す領域25においてPN接合とNP接合が交互に複数構成されていることが分かる。即ち、本発明装置は図5に示されるような等価回路で表現することができる。
図5は、本発明装置を等価的に表現した等価回路図である。図2(f)に図示したように、本発明装置に係るゲート電極端子Gとソース電極端子Sとは、両端子間に複数のPN接合とNP接合が交互に構成されるダイオード領域25を介在して接続される構成である。従って、通常使用時には、ソース端子Sとゲート端子Gとの間には当該ダイオード領域25を介して電流が流れることはなく、過電圧が印加された場合にのみ、ソース端子Sとゲート端子Gとの間に電流を流してトレンチゲート電極の印加電圧を低下させることができ、これによってトレンチゲート電極に対する過電圧印加を回避することができる。
本発明装置によれば、ゲート電極を保護するためのダイオード領域25をトレンチゲート電極22の上部領域とソース拡散層7の上部領域との間の領域内に構成することができるため、MOSFETを形成する領域内にゲート保護用ダイオードを構成することができる。即ち、従来のように、ゲート保護用ダイオードを形成するための領域をMOSFET形成領域の外部に別途設ける必要がなく、これによってチップ面積の縮小化を図ることができる。
又、上述した本発明方法によれば、フォトリソグラフィ技術、エッチング技術、イオン注入技術等の通常の技術を用いることにより、複雑な工程を経ることなく、MOSFET形成領域の内部にゲート保護用ダイオードが形成されるトレンチ型パワーMOSFETを製造することができる。
尚、上述の実施形態では、本発明装置としてPチャネル型パワーMOSFETを製造する場合を例に挙げて説明を行ったが、Nチャネル型パワーMOSFETを製造する場合においても、各工程において含有する不純物の極性を逆にすることで同様の方法により製造が可能である。
1: 半導体基板
2: エピタキシャル層
3: ボディ層
4: リンイオン
5: ゲート絶縁膜
6: 導電性材料(ポリシリコン)
7: ソース拡散層
8: 層間絶縁膜
9: ポリシリコン層
10: P+型ポリシリコン層
11: 第1フォトレジジスと膜
12: N+型ポリシリコン層
13: 第2フォトレジスト膜
14: 層間絶縁膜
15: 導電性材料(ソース電極用金属膜)
16: 導電性材料(ドレイン電極用金属膜)
21: トレンチ
22: トレンチゲート電極
23: 開口部
24: 開口部
25: ダイオード領域
2: エピタキシャル層
3: ボディ層
4: リンイオン
5: ゲート絶縁膜
6: 導電性材料(ポリシリコン)
7: ソース拡散層
8: 層間絶縁膜
9: ポリシリコン層
10: P+型ポリシリコン層
11: 第1フォトレジジスと膜
12: N+型ポリシリコン層
13: 第2フォトレジスト膜
14: 層間絶縁膜
15: 導電性材料(ソース電極用金属膜)
16: 導電性材料(ドレイン電極用金属膜)
21: トレンチ
22: トレンチゲート電極
23: 開口部
24: 開口部
25: ダイオード領域
Claims (4)
- 第1導電型の半導体基板と、
前記半導体基板の裏面側に形成されるドレイン電極と、
前記半導体基板の上部に形成される前記第1導電型のエピタキシャル層と、
前記エピタキシャル層の上部に形成される第2導電型のボディ層と、
前記ボディ層の上部に形成される前記第1導電型のソース拡散層と、
前記ソース拡散層及び前記ボディ層を貫通し前記エピタキシャル層に達するトレンチと、
前記トレンチ内部に形成されるトレンチゲート電極と、
前記ソース拡散層及び前記トレンチゲート電極の上部に形成され、前記第1導電型を示す第1領域と前記第2導電型を示す第2領域とを前記半導体基板と平行方向に交互に有してなるポリシリコン層と、を備え、
前記ポリシリコン層が、前記第1領域と前記第2領域とを介して前記ソース拡散層と前記トレンチゲート電極とを接続する構成であることを特徴とするトレンチ型パワーMOSFET。 - 前記ソース拡散層と前記トレンチゲート電極とを接続する構成において、前記ソース拡散層と前記トレンチゲート電極との間には前記第1領域と前記第2領域との界面が少なくとも2以上存在する構成であることを特徴とする請求項1に記載のトレンチ型パワーMOSFET。
- 前記ポリシリコン層が、前記ソース拡散層と接触する領域、及び前記トレンチゲート電極と接触する領域が前記第1領域であることを特徴とする請求項2に記載のトレンチ型パワーMOSFET。
- 請求項1又は請求項2に記載のトレンチ型パワーMOSFETの製造方法であって、 第1導電型の半導体基板の上部に前記第1導電型の半導体層をエピタキシャル成長させることで前記エピタキシャル層を形成する第1工程と、
前記第1工程終了後、前記エピタキシャル層の表面に対して前記第2導電型のイオン注入を行うことで前記ボディ層を形成する第2工程と、
前記第2工程終了後、前記ボディ層を貫通し前記エピタキシャル層に達する前記トレンチを形成する第3工程と、
前記第3工程終了後、層間絶縁膜を全面に堆積した後、前記トレンチ内部に導電性材料を堆積することで前記トレンチゲート電極を形成する第4工程と、
前記第4工程終了後、前記ボディ層の上面に前記第1導電型のイオン注入を行うことで前記ソース拡散層を形成する第5工程と、
前記第5工程終了後、前記トレンチゲート電極上部の一部領域及び前記ソース拡散層上部の一部領域に形成されている前記層間絶縁膜を除去して当該領域を開口した後、全面にポリシリコン層を堆積する第6工程と、
前記第6工程終了後、前記トレンチゲート電極上部と前記ソース拡散層上部との間の領域内における一又は隣接しない二以上の小領域に対して、当該小領域の上部を第1フォトレジスト膜でマスクすると共に、当該第1フォトレジスト膜でマスクされていない前記ポリシリコン層に対して前記第1導電型のイオン注入を行うことで前記第1領域を形成する第7工程と、
前記第7工程終了後、前記第1フォトレジスト膜を剥離すると共に、前記第1フォトレジスト膜でマスクされた領域以外の領域を第2フォトレジスト膜でマスクすると共に、当該第2フォトレジスト膜でマスクされていない前記ポリシリコン層に対して前記第2導電型のイオン注入を行うことで前記第2領域を形成する第8工程と、
前記第8工程終了後、前記半導体基板の裏面側に導電性材料を堆積することで前記ドレイン電極を形成する第9工程と、を有することを特徴とするトレンチ型パワーMOSFETの製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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CN116525663A (zh) * | 2023-07-05 | 2023-08-01 | 江苏应能微电子股份有限公司 | 具有闸源端夹止结构的沟槽式功率mosfet器件及其制备方法 |
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2006
- 2006-07-31 JP JP2006208818A patent/JP2008034747A/ja not_active Withdrawn
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Publication number | Priority date | Publication date | Assignee | Title |
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CN116525663A (zh) * | 2023-07-05 | 2023-08-01 | 江苏应能微电子股份有限公司 | 具有闸源端夹止结构的沟槽式功率mosfet器件及其制备方法 |
CN116525663B (zh) * | 2023-07-05 | 2023-09-12 | 江苏应能微电子股份有限公司 | 具有闸源端夹止结构的沟槽式功率mosfet器件及其制备方法 |
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