CN206041966U - 半导体器件和半导体部件 - Google Patents

半导体器件和半导体部件 Download PDF

Info

Publication number
CN206041966U
CN206041966U CN201620780006.XU CN201620780006U CN206041966U CN 206041966 U CN206041966 U CN 206041966U CN 201620780006 U CN201620780006 U CN 201620780006U CN 206041966 U CN206041966 U CN 206041966U
Authority
CN
China
Prior art keywords
protectiveness
semi
semiconductor devices
semiconductor
shielding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201620780006.XU
Other languages
English (en)
Inventor
B·帕德玛纳伯翰
P·文卡特拉曼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Application granted granted Critical
Publication of CN206041966U publication Critical patent/CN206041966U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开涉及半导体器件和半导体部件。根据实施例，提供了级联连接的半导体部件。级联连接的半导体部件具有一对基于硅的晶体管，每个晶体管具有体区域、在体区域之上的栅极区域、源极区域和漏极。第一和第二基于硅的晶体管的源极区域电连接在一起，并且第一和第二基于硅的晶体管的漏极区域电连接在一起。第二基于硅的晶体管的栅极区域连接到第一和第二基于硅的晶体管的漏极区域。第二基于硅的晶体管的体区域具有高于第一基于硅的晶体管的掺杂浓度的掺杂浓度。基于氮化镓的晶体管的源极区域耦合到第一和第二基于硅的晶体管。

Description

半导体器件和半导体部件
技术领域
本申请一般而言涉及电子产品，并且更具体而言涉及其半导体结构以及形成半导体器件的方法。
背景技术
在过去，半导体工业使用各种不同的器件结构和方法来形成诸如例如二极管、肖特基二极管、场效应晶体管(FET)、高电子迁移率晶体管(HEMT)等等的半导体器件。诸如二极管、肖特基二极管和FET的器件通常从硅衬底制造。从硅衬底制造出的半导体器件的缺点包括低击穿电压、过多反向泄漏电流、高漏极到源极电阻(Rds(on))、不适当的较差的开关特性、低功率密度以及高制造成本。为了克服这些缺点，半导体制造商已经开始转而从诸如例如III-N半导体衬底、III-V半导体衬底、II-VI半导体衬底等等的化合物半导衬底制造半导体器件。尽管这些衬底具有改进的器件性能，它们非常易碎并且会增加制造成本。因此，半导体工业已经开始使用作为硅材料和III-N材料的组合的化合物半导体衬底来解决成本、可制造性以及易碎的问题。已经在Zhi He的于2011年6月9日公开的美国专利申请公开号2011/0133251A1以及Michael A.Briere的于2013年3月21日公开的美国专利申请公开号2013/0069208A1中描述了形成在硅衬底或者其他半导体衬底上的III-N化合物半导体材料。
半导体制造商已经使用硅半导体材料与III-N半导体材料的组合来制造器件，诸如与硅器件级联的常开型III-N耗尽型HEMT。使用这种材料组合帮助通过使用常开的III-N耗尽型器件来实现常关状态。在被构造为开关的级联的器件中，由于在高漏极偏置下工作的III-N器件的高泄漏电流，硅器件通常在雪崩模式中操作。在雪崩操作模式中，III-N器件的栅极处于大应力下，这是由于硅器件的雪崩击穿电压可以超过III-N器件的栅极电介质的击穿电压。严重的应力状况(诸如，在雪崩模式中操作硅器件)使得器件的可靠性退化、降低击穿电压并且、增大泄漏电流。此外，在雪崩模式中操作硅器件可能使得硅器件的可靠性退化。已经在Rakesh K.Lai等人于2013年4月11日公开的美国专利公开号2013/0088280中描述了级联的半导体器。
因此，具有能降低硅器件进入雪崩击穿的概率的级联的半导体器件结构以及制造该级联的半导体器件的方法将是有益的。使得该结构和方法实现起来成本较低将是更加有益的。
实用新型内容
根据本公开的一个方面，提供了一种半导体器件(12)，所述半导体器件(12)与保护性器件(16)单片集成，特征在于，所述半导体器件(12)包括：第一导电性类型的半导体材料(152)，具有与第二主表面(156)相对的第一主表面(154)；其中所述半导体器件(12)形成在所述半导体材料(152)的第一部分中，并且其中所述半导体器件(12)包括：在所述半导体材料(152)的所述第一部分中的第一屏蔽/源极区域(188A)；与所述第一屏蔽/源极区域(188A)相邻的第一栅极电极(200A，200B)；在所述半导体材料(152)的第二部分中的漏极接触结构(110)；并且其中所述保护性器件(16)形成在所述半导体材料(152)的第三部分中，其中所述保护性器件(16)包括：在所述半导体材料(152)的第三部分中的第二屏蔽/源极区域(288A)；与所述第二屏蔽/源极区域(288A)相邻的第二栅极电极(200C，200D)；以及所述第二栅极电极(200C，200D)耦合到所述漏极接触结构(110)。
在一个示例中，所述保护性器件(16)的体区域(273B，273C)中的杂质材料的浓度高于所述半导体器件(12)的体区域(173B，173C)中的杂质材料的浓度。
在一个示例中，所述保护性器件(16)的阈值电压高于以级联配置耦合到所述半导体器件(12)的III-N器件的阈值电压的绝对值。
根据本公开的另一个方面，提供了一种半导体部件，特征在于，包括：第一导电性类型的半导体材料(152)；在所述半导体材料(152)的第一部分中的第一器件沟槽(170)；在所述半导体材料(152)的第二部分中的第一保护性器件沟槽(270)；在所述第一器件沟槽(270)中以及在所述第一保护性器件沟槽(272)中的第一层电介质材料(182，184)，其中所述第一层电介质材料(182，184)包括第一部分和第二部分，所述第一层电介质材料(182，184)的第一部分在所述第一器件沟槽(170)中，并且所述第一层电介质材料(182，184)的第二部分在所述第一保护性沟槽(172)中；在所述第一层电介质材料(182，184)之上的第一层导电材料(188)，所述第一层导电材料(188)具有第一部分和第二部分，所述第一层导电材料(188)的第一部分在所述第一层电介质材料(182，184)的第一部分之上，并且所述第一层导电材料(188)的第二部分在所述第一层电介质材料(182，184)的第二部分之上；来自所述第一层导电材料(188)的第一部分的第一屏蔽/源极结构(188A)；来自所述第一层导电材料(188)的第二部分的第二屏蔽/源极结构(288A)；在所述第一屏蔽/源极结构(188A)之上的第一栅极结构(200A，200B)；在所述第二屏蔽/源极结构(288A)之上的第二栅极结构(200C，200D)；在所述第一导电性类型的半导体材料(152)之上的漏极环(110)；并且其中所述第二栅极结构(200C，200D)耦合到所述漏极环(110)。
根据本公开的又一个方面，提供了一种半导体部件，所述半导体部件具有与保护性器件(16)单片集成并且被构造成用于与III-N半导体器件(14)耦合以形成级联的半导体部件的半导体器件(12)，特征在于，所述半导体部件包括：第一导电性类型的半导体材料(152)；被构造用于与所述III-N半导体器件耦合的所述半导体器件(12)，所述半导体器件(12)由所述半导体材料(152)的第一部分形成并且包括：第一器件沟槽(170)，具有第一侧壁(170S1)、第二侧壁(170S2)和底面(170F)；在所述第一侧壁(170S1)、所述第二侧壁(170S21)和所述底面(170F)上的第一电介质材料(182，184)；在所述第一器件沟槽(170)中的所述第一电介质材料(182，184)上的第一屏蔽/源极结构(188A)；在所述第一屏蔽/源极结构(188A)上的第二电介质材料(198C，197)；在所述第二电介质材料(198C，197)上的第一栅极电极(200A，200B)，所述第一栅极电极(200A，200B)在所述第一器件沟槽(170)内；在所述半导体材料(152)的所述第一部分的至少第一子部分上的漏极电极(110)；并且其中所述保护性器件(16)由所述半导体材料(152)的第二部分形成并且包括：具有第一侧壁(270S1)、第二侧壁(270S2)和底面(270F)的第一保护性器件沟槽(270)；在所述第一保护性器件沟槽(270)的第一侧壁(270S1)、第二侧壁(270S2)和底面(270F)上的第三电介质材料；在所述第一保护性器件沟槽(270)中的所述第三电介质材料上的第二保护性器件屏蔽/源极结构(288A)；在所述第一保护性器件屏蔽/源极结构(288)上的第四电介质材料(198C，197)；以及在所述第四电介质材料(198C，197)上的第一保护性器件栅极电极(200C，200D)，所述第一保护性器件栅极电极(200C，200D)在所述第一保护性器件沟槽(270)内，其中所述第一保护性器件栅极电极(200C，200D)电耦合到所述漏极电极(110)。
在一个示例中，被构造用于与所述III-N半导体器件耦合的所述半导体器件(12)还包括：具有第一侧壁、第二侧壁和底面的第一终止沟槽(172，172A，174)；形成在所述第一终止沟槽的第一侧壁、第二侧壁和底面上的第三电介质材料；以及形成在所述第三电介质材料上的第一终止电极(188B，188C，188D)。
在一个示例中，所述保护性器件(16)还包括：具有第一侧壁、第二侧壁和底面的第一保护性器件终止沟槽(272，272A，274)；形成在所述第一保护性器件终止沟槽(272，272A，274)的所述第一侧壁、第二侧壁和底面上的第五电介质材料；形成在所述第三电介质材料上的第一保护性器件终止电极(288B，288C，288D)；以及将所述第一保护性器件栅极电极(200C，200D)耦合到所述漏极电极(110)的电互连(280H，280K)。
在一个示例中，所述漏极电极(110)围绕所述半导体材料(152)的所述第一部分和所述第二部分。
在一个示例中，所述半导体部件还包括在所述半导体材料(152)中与所述第一保护性器件沟槽(172，172A，174)的所述第一侧壁相邻的第二导电性类型的第一掺杂区域(208E，210E)，所述第二导电性类型的所述第一掺杂区域(208E，210E)的浓度将所述第一保护性器件(16)的阈值电压设置为比所述III-N半导体器件(14)的阈值电压的绝对值高。
在一个示例中，所述第一保护性器件屏蔽/源极结构(288A)包括通过基座(103)与第二栅极部分(200D)隔开的第一栅极部分(200C)。
附图说明
通过结合所附附图阅读以下具体描述，将会更好地理解本实用新型，在附图中，类似的附图标记指定类似的元件，并且在附图中：
图1是根据本实用新型实施例的半导体部件的电路示意图；
图2是根据本实用新型另一实施例的图1的半导体部件的一部分的版图；
图3是沿着图2的剖面线A-A的区域获取的在制造的早些阶段图2的半导体部件的截面视图；
图4是图3的半导体部件在制造的晚些阶段的截面视图；
图5是图4的半导体部件在制造的晚些阶段的截面视图；
图6是图5的半导体部件在制造的晚些阶段的截面视图；
图7是图6的半导体部件在制造的晚些阶段的截面视图；
图8是图7的半导体部件在制造的晚些阶段的截面视图；
图9是图8的半导体部件在制造的晚些阶段的截面视图；
图10是图9的半导体部件在制造的晚些阶段的截面视图；
图11是图10的半导体部件在制造的晚些阶段的截面视图；
图12是图11的半导体部件在制造的晚些阶段的截面视图；
图12A是沿着图2的剖面线C-C获取的在制造的早些阶段图2的半导体部件的截面视图；
图13是沿着图2的剖面线B-B的区域获取的在制造的早些阶段图2的半导体部件的截面视图；
图13A是沿着图2的剖面线D-D获取的在制造的早些阶段图2的半导体部件的截面视图；
图14是图12的半导体部件在制造的晚些阶段的截面视图；
图14A是图12A的半导体部件在制造的晚些阶段的截面视图；
图15是图13的半导体部件在制造的晚些阶段的截面视图；
图15A是图13的半导体部件在制造的晚些阶段的截面视图；
图16是图14的半导体部件在制造的晚些阶段的截面视图；
图17是图15的半导体部件在制造的晚些阶段的截面视图；
图18是图16的半导体部件在制造的晚些阶段的截面视图；
图19是图17的半导体部件在制造的晚些阶段的截面视图；
图20是图18的半导体部件在制造的晚些阶段的截面视图；
图21是图19的半导体部件在制造的晚些阶段的截面视图；
图22是图20的半导体部件在制造的晚些阶段的截面视图；
图23是图21的半导体部件在制造的晚些阶段的截面视图；
图24是图22的半导体部件在制造的晚些阶段的截面视图；
图25是图23的半导体部件在制造的晚些阶段的截面视图；
图26是根据本实用新型另一实施例的图1的半导体部件的一部分的版图；
图27是沿着图26的剖面线C-C的区域获取的图26的半导体部件的截面视图；以及
图28是沿着图26的剖面线D-D的区域获取的图26的半导体部件的截面视图。
为了图示的简洁和清楚起见，图中的元件不一定按比例，并且在不同的图中相同的附图标记指示相同的元件。另外，为了描述的简单起见，可以省略公知步骤和元件的描述和细节。如此处使用的载流电极意指承载通过器件的电流的器件的元件(诸如，MOS晶体管的源极或者漏极或者双极晶体管的发射极或者集电极或者二极管的阴极或者阳极)，以及控制电极意指控制通过器件的电流的器件的元件(例如MOS晶体管的栅极或者双极晶体管的基极)。尽管此处可以将器件解释为某些N沟道或者P沟道器件，或者某些N型或者P型掺杂区域，但是本领域普通技术人员将理解，根据本实用新型的实施例也可以是互补器件。本领域技术人员将理解，如此处使用的词“在...的期间”、“当...的时候”和“当...时”不是意指一旦发起动作就立刻发生动作的确切术语，而是在由在发起动作发起的反应之间可以有一些小但合理的延迟(诸如传播延迟)。词“大致”、“大约”或者“基本上”的使用意指元件的值具有期望临近于规定值或者位置的参数。然而，如在本领域中公知的，总是有阻止值或者位置完全按照规定的较小差异。在本领域中充分地确认，高达至少百分之十(10％)(以及对于半导体掺杂浓度高达百分之二十(20％))的差异被视为与完全如所描述的理想目标的合理差异。
具体实施方式
一般而言，本实用新型提供了一种半导体部件，包括：由基于硅的材料构造的半导体器件、由III-N半导体材料构造的半导体器件以及保护性元件。由基于硅的半导体材料构造的半导体器件具有至少一对载流端子，并且由III-N半导体材料构造的半导体器件具有控制端子和一对载流端子。基于硅的半导体器件的载流端子连接到III-N半导体器件的载流端子以形成共同连接节点，并且III-N半导体器件的控制端子连接到基于硅的半导体器件的另一载流端子。保护性元件具有连接到共同连接节点的端子以及共同地连接到基于硅的半导体器件的另一载流端子和III-N半导体器件的控制端子以形成半导体部件的端子的端子。III-N半导体器件的另一载流端子用作半导体部件的另一端子。保护性元件可以被称为电流导引元件。
保护性器件耦合到从基于硅的材料制造的半导体器件，该从基于硅的材料制造的半导体器件耦合到从III-N半导体材料制造的半导体器件。因此，保护性器件耦合到硅半导体器件和III-N半导体材料的组合。保护性器件可以是被构造为使得其阈值电压大于III-N半导体器件的阈值电压的绝对值的晶体管。根据实施例，保护性器件的阈值电压通过增加在保护性器件的沟道区域或者体区域中的杂质材料的浓度来调节。在这些情况下，III-N半导体器件截止，并且保持施加到保护性器件的漏极电压。
图1是根据本实用新型实施例的III-N半导体部件10的电路示意图。图1中示出了半导体器件12耦合到半导体器件14并且被构造为形成级联开关。因此，III-N半导体部件10可以被称为级联半导体部件或者级联的半导体部件。作为例子，半导体器件12和14是晶体管，其中每个晶体管具有控制端子、源极端子和漏极端子。此外，在晶体管12的源极端子和漏极端子之间设置有用于形成沟道的的体区域，并且在晶体管14的源极端子和漏极端子之间设置有用于形成沟道的体区域。晶体管14是常开型的，并且因此可以被称为常开晶体管。晶体管12的漏极端子连接到晶体管14的源极端子以形成共同连接节点15，并且晶体管12的源极端子连接到晶体管14的栅极端子。如以上所讨论的，晶体管的栅极端子可以被称为栅极或者栅极电极，源极端子可以被称为源极、源极电极、载流端子或者载流电极，并且漏极端子可以被称为漏极、漏极电极、载流端子或者载流电极。根据实施例，晶体管12的源极端子被耦合用于接收工作电势源VSS，并且晶体管14的栅极耦合到晶体管12的源极端子。作为例子，工作电势源VSS是地。
保护性元件(诸如例如晶体管16)连接到晶体管12，使得晶体管16具有连接到公共连接节点15(即，连接到共同连接的晶体管12的漏极端子和晶体管14的源极端子)的端子。晶体管16的漏极端子连接到其栅极端子，以形成连接到共同节点15的共同连接的栅极和漏极端子。此外，用于形成沟道的体区域在晶体管16的源极端子和漏极端子之间，其中在晶体管16的体区域中的杂质材料的浓度大于至少在晶体管12的体区域中的杂质材料的浓度。作为例子，在晶体管16的体区域中的杂质材料的浓度可以是至少在晶体管12的体区域中的杂质材料的浓度5倍至20倍之间。可替代地，在晶体管16的体区域中的杂质材料的浓度可以是至少在晶体管12的体区域中的杂质材料的浓度至少5倍。
晶体管16的源极端子连接到晶体管12的源极端子和晶体管14的栅极端子。由于晶体管16的共同连接的栅极和漏极端子连接到晶体管12 的漏极端子，并且晶体管16的源极端子连接到晶体管12的源极端子，晶体管12和16是并联连接的。晶体管12和16的源极端子可以被耦合用于接收工作电势源，诸如例如电压VSS。作为例子，工作电势源VSS是地电势。根据实施例，晶体管16被构造为具有小于晶体管12的击穿电压但是大于晶体管14的阈值电压的绝对值的阈值电压。应当注意，晶体管16在来自III-N晶体管14的电流的泄漏电流路径中，并且晶体管16的尺寸可以被确定成应对在半导体部件10接通时半导体部件10的泄漏电流。保护性元件16可以被称为电流导引元件、并联元件或者泄漏路径电路。
根据实施例，半导体器件12从基于硅的材料制造，并且半导体器件14从III-N半导体材料制造。基于硅的材料可以包括硅、碳掺杂的硅、碳化硅材料、锗硅材料等等。III-N半导体材料包括氮化镓、铝氮化镓等等。
根据另一实施例，晶体管14的衬底被耦合到地，即III-N半导体衬底接地。
应当注意，半导体器件12、半导体器件14和保护性元件16可以单片集成，或者半导体器件12和保护性元件16可以单片集成。
响应于在晶体管12的栅极端子处的逻辑高电压电平，级联开关10接通，并且中间点电压接近在晶体管12的源极处的电压。应当注意，在共同连接节点15处的电压可以被称为中间点电压。响应于在晶体管12的栅极端子处的逻辑低电压电平，晶体管12截止并且在连接节点15处的中间点电压增大，从而使得一旦其到达晶体管14的阈值电压的绝对值，就使晶体管14截止。如果流过晶体管14的泄漏电流高于流过晶体管12和保护性电路16的泄漏电流，则在晶体管16的漏极端子处的电压继续朝着晶体管16的阈值电压增大，晶体管16导通，从而抑制中间点电压的进一步增大。因此，中间点电压小于晶体管12的击穿电压。优选地，晶体管16被构造为使得其阈值电压大于III-N半导体器件14(即，晶体管14)的阈值电压的绝对值。在这些情况下，晶体管14截止，并且保持施加到晶体管14的漏极电压。
图2是根据本实用新型的另一实施例的半导体部件100的顶视图。图2中的顶视图可以被称为版图。图2中示出了晶体管的版图，该晶体管诸如例如是被构造用于在级联器件中使用的晶体管12和被构造用于作为钳位器件的晶体管16。级联器件12包括在源极区域104A和104B之间形成的屏蔽区域102、与源极区域104A和104B相邻的栅极馈线106、栅极焊盘108以及围绕屏蔽区域102、源极区域104A和104B、栅极馈线106和栅极焊盘108的漏极环110。漏极环110可以被称为漏极接触结构。此外，级联器件12包括有源沟槽170以及终止沟槽172、172A和174。屏蔽区域102、源极区域104A和104B、漏极环110、有源沟槽170以及终止沟槽172、172A和174参照图12、图14、图16、图18、图20、图22和图24来描述。应当注意，半导体器件14的有源沟槽由附图标记170统一标识，并且为了清楚起见，在图12A和图14A中标识并且进一步示出了沟槽170A和170B；半导体器件16的有源沟槽由附图标记270标识，并且为了清楚起见，在图13A和图15A中标识并且进一步示出了沟槽270A和270B；半导体器件12的终止沟槽由部分172、172A和174标识，其中为了清楚起见每个部分被标识为终止沟槽；以及半导体器件16的终止沟槽由部分272、272A和274标识，其中为了清楚起见每个部分被标识为终止沟槽。
钳位器件16包括在源极区域105A和105B之间形成的屏蔽区域103以及围绕屏蔽区域103及源极区域105A和105B的漏极环110。此外，钳位器件16包括有源沟槽270以及终止沟槽272和274。屏蔽区域103、源极区域105A和105B、漏极环110、有源沟槽270以及终止沟槽272和274参照图13、图15、图17、图19、图21、图23和图25来描述。图2进一步图示了电连接晶体管16的栅极电极与漏极环110的互连280H和280K。互连280H和280K进一步参照图25来描述。
图3是沿着图2的剖面线A-A的区域获取但是比在图2中示出的制造阶较早的制造阶段的截面视图。应当注意，在由图3表示的制造阶段，由图2的剖面线B-B指示的区域具有与由图1的剖面线A-A指示的区域相同的结构。还应当注意，图3-图11描述了沿着图2的剖面线A-A获取的半导体部件10的部分，并且图3-图11的截面视图表示沿着图2的剖面线B-B获取的在由图3-图11表示的阶段钳位器件16的结构。因此，对于级联器件12和钳位器件16，图3-图11的结构看起来相同。例如，图3-图11的沟槽170、172和174分别对应于半导体器件16的沟槽270、272和274。应当注意，图12、图14、图16、图18、图20、图22和24表示在由图3-图11图示的制造阶段之后的级联器件12，而图13、图15、图17、图19、图21、图23和25表示在由图3-图11图示的制造阶段之后的钳位器件16。
图3是图示具有相对的表面154和156的半导体材料152的截面视图。表面154也被称为前表面或者顶表面，而表面156也被称为底表面或者后表面。根据该实施例，半导体材料152包括利用N型导电性的杂质材料掺杂并且具有从大约0.0005Ohm-厘米(Ω-cm)到大约0.02Ω-cm范围内的电阻率的半导体衬底158。作为例子，衬底158的材料是硅。
根据实施例，半导体材料152还包括在衬底158上形成的外延层160，其中外延层160是N型导电性的，并且具有可以从大约0.03Ω-cm到大约1Ω-cm范围内的电阻率。掩埋层(未示出)可以在外延层160和衬底158的一部分中形成。
半导体层160可以使用半导体外延生长技术、半导体掺杂和扩散技术等等形成。作为例子，半导体层160通过外延生长技术形成，并且具有从到大约2微米(μm)到大约10μm范围内的厚度和从大约5.0x1015 atoms/cm3到大约1.0x1017 atoms/cm3的掺杂浓度。如本领域技术人员知晓的，微米可以被称为μm。依赖于半导体部件100的期望的漏极到源极击穿电压等级(BVDSS)，半导体层160的掺杂剂浓度和厚度可以增大或者减小。可替代地，衬底158的导电性可以与半导体层160的导电性相反，以例如形成绝缘栅极双极晶体管(IGBT)。可以使用半导体材料152制造的其他半导体器件包括垂直功率MOSFET、MOS栅控晶闸管和相关领域普通技术人员已知的其他等效结构。
应当注意，利用N型掺杂剂或杂质材料掺杂的区域或层被称为具有N型导电性或者N导电性类型，并且利用P型掺杂剂或杂质材料掺杂的区域或层被称为具有P型导电性或P导电性类型。
掩蔽层162可以在半导体材料152上或者由其形成。掩蔽层162可以是电介质膜或者抗用于形成沟槽或者沟槽特征的蚀刻化学品的膜。作为例子，掩蔽层162是具有厚度从大约0.1μm到大约1.0μm范围内的热生长氧化物。可替代地，掩蔽层162可以是使用等离子体增强化学气相沉积形成的TEOS层。仍然参照图3，光致抗蚀剂层在电介质层162之上图案化，以形成具有掩蔽元件166和开口168的掩蔽结构164，开口168暴露电介质层162的部分。
现在参照图4，图示了在比图3晚些的制造阶段半导体部件100的制造的截面视图。图4中示出了从表面154的部分延伸进入到外延层160中的沟槽170、172和174的形成。作为例子，沟槽170、172和174通过例如使用利用碳氟化合物或氟基蚀刻化学品(例如、SF6/O2)的等离子体蚀刻技术来蚀刻外延层160而形成。根据实施例，沟槽170、172和174延伸进入到外延层160中，但是不延伸到衬底158，并且根据另一实施例，沟槽170、172和174延伸穿过外延层160并且进入到衬底158中。作为例子，沟槽170、172和174具有从大约1μm到大约5μm范围内的深度，并且是使用单个蚀刻步骤形成的。可替代地，沟槽170、172和174可以使用多步蚀刻工艺来形成。用于形成沟槽170、172和174的技术对本实用新型来说不是限制性的。沟槽170具有侧壁170S1和170S2以及底面170F；沟槽172具有侧壁172S1和172S2以及底面172F；并且沟槽174具有侧壁174S1和174S2以及底面174F。
应当注意，外延层160在沟槽170和172之间的部分可以被称为台面结构171，外延层160在沟槽170和174之间的部分可以被称为台面结构173，外延层160与沟槽172的侧壁172S1相邻的部分可以被称为台面结构175，并且外延层160与沟槽174的侧壁174S2相邻的部分可以被称为台面结构177。沟槽170可以被称为有源沟槽，并且沟槽172和174可以被称为终止沟槽。如关于图2讨论的，沟槽172和174可以被形成为单个沟槽，其中沟槽172和174通过沟槽172A连接。
现在参照图5，图示了在比图4晚些的制造阶段半导体部件100的制造的截面视图。图5示出了材料层182在沟槽170、172和174的侧壁、端部和底面上以及在半导体材料152的表面154上形成。层182在台面结构171和173之上的部分用作栅极层或者栅极电介质膜。用于栅极层182的合适材料包括二氧化硅、氮化物、五氧化二钽、二氧化钛、钛酸锶钡、高K电介质材料、它们的组合或者本领域普通技术人员已知的其他等效材料。作为例子，栅极层182是厚度从大约0.01μm到大约.05μm范围内的二氧化硅。根据实施例，栅极层182在工艺的早期阶段形成，这帮助维持栅极层182与半导体层160之间的界面的完整性，并且还为栅极层182提供更均匀的膜厚度。
仍然参照图5，材料层184可以与栅极层182相邻地或者在其上形成。层184可以包括与栅极层182的材料不同的材料。根据实施例，当栅极层182是二氧化硅时，层184是氮化硅。作为例子，层184使用低温化学气相沉积(LPCVD)技术来形成，并且具有从大约0.01μm到大约0.05μ范围内的厚度。
电介质材料层186与层184相邻地或者在其上形成。根据实施例，电介质层186是使用利用正硅酸乙酯(TEOS)源材料的LPCVD技术形成的氧化物或氧化物层。可替代地，电介质层186可以使用利用高温氧化(HTO)工艺的LPCVD(LPCVD/HTO)来形成，与使用TEOS源材料形成的LPCVD氧化物相比，该工艺可以形成更致密沉积的氧化物。作为例子，对于LPCVD/HTO工艺，可以与氧化反应物(诸如，一氧化二氮)一起使用硅烷源材料。根据一个例子，电介质层86具有从大约0。04到大约0。25μm范围内的厚度。应当注意，半导体部件100的击穿电压可以通过选择层186的厚度来调节。例如，通过将电介质层186制造为具有从大约0.2μm到大约0.25μm范围内的厚度，半导体部件100可以被制造为具有大约60伏的击穿电压BVDSS。
现在参照图6，导电材料层188在电介质层186上并且在沟槽170、172和174形成。导电层188可以是金属或者掺杂的晶体半导体层。作为例子，导电层188是用N型掺杂剂(诸如例如磷或砷)掺杂的多晶硅。在掺杂之后，多晶硅可以在惰性气氛或者氧化剂中退火。
现在参照图7，导电层188使用例如化学机械抛光(CMP)技术来平坦化，从而分别在沟槽170、172和174中留下部分188A、188B和188C。部分188A用作屏蔽/源极电极或者屏蔽/源极区域，并且部分188B和188C用于终止区域或者终止结构。
现在参照图8，光致抗蚀剂层分别在电介质层186以及沟槽170、172和174中的导电部分188A、188B和188C的暴露部分之上图案化，以形成具有掩蔽元件191和开口192的掩蔽结构190，开口192暴露屏蔽/源极区域188A的部分。
现在参照图9，屏蔽/源极区域188A通过开口192暴露的部分被各向同性蚀刻，以形成具有底面194F、侧壁194S1和侧壁194S2的沟槽194，以及具有底面195F、侧壁195S1和侧壁195S2的沟槽195。导电部分188A在沟槽170的侧壁170S1和沟槽194的侧壁194S1之间的子部分由附图标记104A标识，导电部分188A在沟槽194的侧壁194S2和沟槽195的侧壁195S1之间的子部分由附图标记102标记，并且导电部分188A在沟槽170的侧壁170S2和沟槽174的侧壁174S1之间的子部分由附图标记104B标识。
现在参照图10，掩蔽结构190使用本领域技术人员已知的技术去除。屏蔽/源极区域188A以及终止区域188B和188C被凹陷在半导体材料152的表面154之下。作为例子，屏蔽/源极区域188A以及终止区域188B和188C使用蚀刻技术来凹陷。电介质材料层186在电介质层184和表面154之上的暴露部分使用例如反应离子刻蚀去除。源极/屏蔽区域188A以及终止区域188B和188C的暴露部分被氧化，以分别从终止区域188B和188C的暴露多晶硅部分形成多晶硅间氧化物层198A和198B，并且以分别从屏蔽/源极区域188A的通过沟槽194和195暴露的部分形成多晶硅间氧化物层198C。可选地，氧化物层(未示出)可以在多晶硅间氧化物层198A-198C之上形成，以填充在多晶硅间氧化物层198A-198C周围形成的任何“齿”或凹陷。可选的氧化物层然后使用例如蚀刻技术来蚀刻，以暴露电介质层184在表面154之上的部分以及电介质层184与侧壁194S1和195S2相邻的部分。
仍然参照图10，电介质层184在表面154之上的部分使用例如反应离子刻蚀去除。薄的高温氧化物197在电介质层182的暴露部分和氧化物层198C上形成。氧化物层197可以被称为电介质层，并且氧化物层197和氧化物层198C的组合可以被称为复合栅极氧化物。
现在参照图11，导电材料层200分别在沟槽194和195中的电介质层197上形成。导电层200可以是金属或掺杂的晶体半导体层。作为例子，导电层200是利用N型掺杂剂(诸如例如磷或砷)掺杂的多晶硅。在掺杂之后，多晶硅可以在惰性气氛或氧化剂中退火。
现在参照图12、图12A和图13，导电层200使用例如化学机械抛光(CMP)技术平坦化，留下分别在沟槽194和195中的部分200A和200B，以及分别在沟槽230和232中的部分200C和200D。应当注意，图12的截面视图是沿着图2的剖面线A-A获取的，图12A的截面视图是沿着图2的剖面线C-C获取的，并且图13的截面视图是沿着图2的剖面线B-B获取的，但是在制造的早些阶段。还应当注意，图12和12A表示图1的级联配置的器件10的半导体器件(诸如晶体管12)的截面视图，图13表示图1的级联配置的器件10的半导体器件(诸如钳位器件16)的截面视图，并且图12、图12A和图13在工艺的相同时间发生。
根据其中半导体器件12和半导体器件16从公共半导体材料单片集成的实施例，用于制造半导体器件的工艺步骤是相同的。如关于图2讨论的，对于级联器件12和钳位器件16，图3-图11的结构看起来是相同的；图12、图12A、图14、图14A、图16、图18、图20、图22和图24表示在图3-图11的阶段之后的级联器件12；并且图13、图13A、图15、图15A、图17、图19、图21、图23和图25表示在图3-图11图示的阶段之后的钳位器件16。应当理解，半导体器件12的终止沟槽已经由附图标记172和174标识，并且半导体器件12的器件沟槽已经由附图标记170标识，而半导体器件16的终止沟槽已经由附图标记272和274标识，半导体器件16的器件沟槽已经由附图标记270标识，器件12的栅极沟槽已经由附图标记194和195标识，并且器件16的栅极沟槽已经由附图标记230和232标识。类似地，半导体材料188的保留在半导体器件12的沟槽170、172和174中的部分已经分别由附图标记188A、188B和188C标识；导电材料188的保留在半导体器件16的沟槽270、272和274中的部分已经分别由附图标记288A、288B和288C标识；导电材料200的保留在沟槽194和195的部分已经分别由附图标记200A和200B标识；并且导电材料200的保留在沟槽230和232中的部分已经分别由附图标记200C和200D标识。半导体器件12的台面结构已经由附图标记171、173、175和177标识，并且半导体器件16的台面结构已经由附图标记271、273、275和277标识。
此外，导电材料188A用作图2中的源极/屏蔽区域104A的子部分在图12中由附图标记104A标识；导电材料188A用作图2中的源极/屏蔽区域104B的子部分在图12中由附图标记104B标识；导电材料188A的用作图2中的屏蔽区域102的子部分在图12中由附图标记102标识；导电材料288A的用作图2中的源极/屏蔽区域105A的子部分在图13中由附图标记105A标识；导电材料288A的用作图2中的源极/屏蔽区域105B的子部分在图13中由附图标记105B标识；并且导电材料288A的用作图2中的屏蔽区域103的子部分在图13中由附图标记103标识。
应当注意，参照图10描述的工艺步骤对半导体器件12和16发生，其中在图10的描述中使用的附图标记适用于半导体器件12。为完整起见，对于半导体器件16，在使屏蔽/源极区域288A以及终止区域288B和288C凹陷到半导体材料152的表面154之下的处理步骤。作为例子，屏蔽/源极区域288A以及终止区域288B和288C是使用蚀刻技术凹陷的。电介质材料层186在电介质层184和表面154上的暴露部分使用例如反应离子刻蚀去除。源极/屏蔽区域288A以及终止区域288B和288C的暴露部分被氧化以分别从终止区域288B和288C的暴露多晶硅部分形成多晶硅间氧化物层298A和298B，并且分别从屏蔽/源极区域288A的通过沟槽230和232暴露的部分形成多晶硅间氧化物层298C。可选地，氧化物层(未示出)可以在多晶硅间氧化物层298A-298C之上形成，以填充可能在多晶硅间氧化物层298A-298C周围形成的任何“齿”或凹陷。可选的氧化物层然后使用例如蚀刻技术蚀刻，以暴露电介质层184在表面154 之上的部分以及电介质层184与侧壁230S1和232S2相邻的部分。
仍然参照图13、电介质层184在表面154之上的部分使用例如反应离子刻蚀去除。薄的高温氧化物197在电介质层182的暴露部分和氧化物层298C上形成。氧化物层197可以被称为电介质层，并且氧化物层197和氧化物层298C的组合可以被称为复合栅极氧化物。
图12A是沿着图2的剖面线C-C获取的半导体器件14的截面视图。图12A中示出了终止沟槽172A(即终止沟槽的部分172A)以及有源沟槽170A和170B。电介质层182、184和186以及导电层188的部分188D在终止沟槽172A中形成。类似地，电介质层182、184和186在沟槽170A和170B中形成。在处理之后，导电材料188A的子部分188A1保留在沟槽170A的底部部分，其中子部分188A1通过电介质层182、184和186的部分与沟槽170A的侧壁电隔离。此外、氧化物层197的部分197A1在子部分188A1上形成。导电材料200B的子部分200B1在沟槽170A中形成，其中子部分200B1与沟槽170A的侧壁并且与导电材料188A的子部分188A1电隔离。因此，子部分188A1用作栅极屏蔽，并且子部分200B1用作栅极电极。
类似地，导电材料188A的子部分188A2保留在沟槽170B的底部部分，其中子部分188A2通过电介质层182、184和186的部分与沟槽170B的侧壁电隔离。此外，氧化物层197的部分197A2在子部分188A2上形成。导电材料200B的子部分200B2在沟槽170B中形成，其中子部分200B2与沟槽170B的侧壁并且与导电材料188A的子部分188A2电隔离。因此，子部分188A2用作栅极屏蔽，并且子部分200B2用作栅极电极。
沟槽170A分别通过台面结构173A和173B与沟槽172A和170B横向间隔开。沟槽170B横向定位在台面结构173B和173C之间。台面结构173B和173C可以被称为半导体器件12的体区域。
图13A是沿着图2的剖面线D-D获取的半导体器件16的截面视图。图13A中示出了终止沟槽272A(即终止沟槽的部分272A)以及有源沟槽270A和270B。电介质层182、184和186以及导电层288的部分288D在终止沟槽272A中形成。类似地，电介质层182、184和186在沟槽270A 和270B中形成。在处理之后，导电材料288A的子部分288A1保留在沟槽270A的而底部部分中，其中子部分288A1通过电介质层182、184和186的部分与沟槽270A的侧壁电隔离。此外，氧化物层197的部分197A3形成在部分288A1上。导电材料200D的子部分200D1形成在沟槽270A中，其中子部分200D1与沟槽270A的侧壁并且与导电材料288A的子部分288A1电隔离。因此，子部分288A1用作栅极屏蔽，并且子部分200D1用作栅极电极。
类似地，导电材料288A的子部分288A2保留在沟槽270B的底部部分中，其中子部分288A2通过电介质层182、184和186的部分与沟槽270B的侧壁电隔离。此外，氧化物层197的部分197A4在子部分288A2上形成。导电材料200D的子部分200D2在沟槽270B中形成，其中子部分200D2与沟槽270B的侧壁并且与导电材料288A的子部分288A2电隔离。因此，子部分288A2用作栅极屏蔽，并且子部分200D2用作栅极电极。
沟槽270A分别通过台面结构273A和273B与沟槽272A和270B横向间隔开。沟槽270B横向定位在台面结构273B和273C之间。台面结构273B和273C可以被称为半导体器件16的体区域。
仍然参照图12、图12A、图13和图13A，光致抗蚀剂层在复合栅极氧化物的暴露部分上图案化，以形成具有掩蔽元件204和开口206的掩蔽结构202，开口206暴露氧化物层197在台面结构271和273之上的部分并且暴露子部分200C和200D以及复合栅极氧化物的一部分。应当注意，掩蔽元件204不在沟槽270(即，沟槽270A和270B)之上形成。P型导电性的杂质材料被注入到台面结构271和273中，以分别形成掺杂区域208和210，并且在台面结构273A、273B和273C中形成掺杂区域208。作为例子，P型导电性的杂质材料可以例如是以从大约5x1013原子每平方厘米(atoms/cm2)到大约5x1014 atoms/cm2范围内的剂量并且以至少50千电子伏的能量注入的硼或铟。P型杂质材料的浓度被增加，以调节保护性器件16的阈值电压，使得在图1中示出的III-N半导体器件14截止并且保持向保护性器件16施加的漏极电压。
现在参照图14、图14A、图15和图15A，掩蔽结构202被去除，并且光致抗蚀剂层在复合栅极氧化物的暴露部分之上图案化，以形成具有掩蔽元件214和开口216的掩蔽结构212，开口216暴露氧化物层197在台面结构171、173、271和273之上的部分、子部分200A和200B的部分以及复合栅极氧化物层的一部分。应当注意，掩蔽元件214不在沟槽170和沟槽270之上形成。P型导电性的杂质材料被注入到台面结构171、173、271和273中，以分别在台面结构171和173中形成掺杂区域209和211，以及分别在台面结构271和273中形成增强的掺杂区域208E和210E。此外、掺杂区域209形成在台面结构173A、173B和173C中，并且增强的掺杂区域208E形成在台面结构273A、273B和273C中。作为例子，P型导电性的杂质材料可以例如是以从大约5x1012 atoms/cm2到大约5x1013 atoms/cm2的剂量并且以至少50千电子伏的能量注入的硼或铟。这一注入用作半导体器件12和16的体注入。
现在参照图16和图17，掩蔽结构212被去除，并且光致抗蚀剂层在复合栅极氧化物的暴露部分之上图案化，以形成具有掩蔽元件224和开口226的掩蔽结构222，开口226暴露氧化物层197在台面结构175和177之上的部分和半导体器件12的屏蔽/源极区域188A以及暴露氧化物层197在台面结构273和275之上的部分和半导体器件16的屏蔽/源极区域288A的开口。N型导电性的杂质材料被注入到台面结构175、177、275和277以及屏蔽/源极区域188A和288A中，以形成分别在台面结构175和177中的掺杂区域227A和227B、分别在台面结构275和277中的掺杂区域227C和227D、屏蔽/源极区域188A中的掺杂区域229A和229B以及在屏蔽/源极区域288A中的掺杂区域229C和229D。作为例子，N型导电性的杂质材料可以例如是以从大约5x1014 atoms/cm2到大约5x1015 atoms/cm2范围内的剂量并且以至少50千电子伏的能量注入的磷或砷。这一注入用作半导体器件12和16两者的源极/漏极注入。
现在参照图18和图19，掩蔽结构222被去除，并且电介质材料层240在氧化物197、晶体管12的栅极区域200A和200B以及晶体管16的栅极区域200C和200D上形成。根据实施例，电介质层240的材料是具有厚度从大约到大约范围内的二氧化硅。电介质层240可以通过等离子体增强化学气相沉积来形成。仍然参照图18和图19，光致抗蚀剂层在电介质层240之上图案化，以形成具有掩蔽元件244和开口246的掩蔽结构242，开口246暴露电介质层220在台面结构175之上的部分、晶体管12的掺杂区域229A和229B、晶体管12的栅极区域200A和200B、晶体管16的台面结构275和277、晶体管16的栅极区域200C和200D。
现在参照图20和图21，电介质层240的暴露部分被去除，以形成开口240A、240C、240D、240E、240G、240H、240I、240J、240K和240L。开口240A延伸穿过掺杂区域227A并且进入到台面结构175的一部分；开口240C延伸进入到栅极区域200A中，开口240D延伸进入到屏蔽/源极区域188A的部分102中，开口240E延伸进入到栅极区域200B中，并且开口240G延伸穿过掺杂区域227B并且进入到晶体管12的台面结构177的一部分中。开口240H延伸穿过掺杂区域227C并且进入到台面结构275的一部分；开口240I延伸进入到栅极区域200C中，开口240J延伸进入到屏蔽/源极区域288A的一部分103中，开口240K延伸进入到栅极区域200D中，开口240L延伸穿过掺杂区域227D并且进入到晶体管12的台面结构277的一部分。掩蔽结构242被去除。
P型导电性的杂质材料被注入到掺杂区域227A、227B、227C和227D中，以分别形成台面结构171、173、271和273中的掺杂区域141A、143A、241B和243B。作为例子，P型导电性的杂质可以是例如以从大约5x1014atoms/cm2到大约5x1015 atoms/cm2范围内的剂量并且以至少50千电子伏的能量注入的硼或铟。
现在参照图22和图23，金属化系统250在电介质层240上形成，并且填充开口240A、240C、240D、240E、240G、240H、240I、240J、240K和240L。金属化系统250的部分形成与台面结构175的接触252A、与栅极区域220A的接触252C、与屏蔽/源极区域188A的接触252D、与栅极区域220B的接触252E、与台面结构177的接触252G、与台面结构275的接触252H、与栅极区域200C的接触252I、与屏蔽/源极区域288A 的接触252J、与栅极区域200D的接触252K和与台面结构277的接触252J。接触252C、252E、252I和252K可以被称为栅极接触。用于金属化系统250的合适材料包括铜、铝等等。应当理解，为了清楚起见，金属化系统250被示为单层导电材料。然而，金属化系统250可以包括多个导电层。例如、金属化系统250可以包括，沉积在电介质层240之上并且在分别通过开口240A-240J暴露的以下各项上的难熔金属层(未示出)：台面结构175的部分、屏蔽/源极区域188A的掺杂区域229A、屏蔽/源极区域188A、屏蔽/源极区域188A的掺杂区域229B、台面结构177、台面结构275、屏蔽/源极区域288A的掺杂区域229C、屏蔽/源极区域288A、屏蔽/源极区域288A的掺杂区域229D和台面结构277。作为例子，难熔金属是具有厚度在从大约到大约范围内的钛。执行快速热退火，其中难熔金属被加热到从大约500℃到大约700℃范围内的温度。热处理使得钛与硅反应，以在钛与硅或多晶硅接触的所有区域中形成钛硅化物。可替代地，难熔金属可以是钛氮化物、钨、钴等等。通过快速热退火形成的硅化物用作阻挡层。
阻挡金属可以在电介质层240之上并且在通过开口240A-240J暴露的台面结构175的暴露部分、屏蔽/源极区域188A的掺杂区域229A、屏蔽/源极区域188A、屏蔽/源极区域188A的掺杂区域229B、台面结构177、台面结构275、屏蔽/源极区域288A的掺杂区域229C、屏蔽/源极区域288A、屏蔽/源极区域288A的掺杂区域229D和台面结构277上形成。应当注意，阻挡金属可以包括多个金属层。铝铜(AlCu)层在阻挡金属层之上形成。作为例子，铝铜层被溅射到阻挡金属层上，并且具有从大约1微米(μm)到大约4μm范围内的厚度。可替代地，在阻挡金属层之上的层等可以是铝、铝铜硅、铝硅等等。光致抗蚀剂层在金属化系统250之上图案化，以形成具有掩蔽元件262和开口264的掩蔽结构260，其中开口264暴露金属化系统250的部分。
现在参照图24和图25，金属化系统250的未被掩蔽元件244保护的部分(即金属化系统250通过开口246暴露的部分)使用例如反应离子刻蚀去除。金属化系统250保留的部分形成用于晶体管12的导电互连280A、280C、280D、280E和280G以及用于晶体管16的互连280H、280J和280K。
图26是根据本实用新型另一实施例的半导体部件300的顶视图。图26中示出的顶视图可以被称为版图。图26中示出了晶体管的版图，该晶体管诸如例如被构造用于在级联器件中使用的晶体管12和被构造用于用作钳位器件的晶体管16。晶体管12可以被称为级联器件，并且包括在源极焊盘104A和104B之间的屏蔽馈线102、栅极焊盘108、围绕源极焊盘104A和104B的栅极馈线106、源极馈线302以及围绕屏蔽馈线102、源极焊盘104A和104B、栅极焊盘108、栅极馈线106及源极馈线302的漏极环110。此外、级联器件12包括被构造用于包含器件12的部分的有源沟槽170以及被构造用于用作终止结构的终止沟槽172和174。
钳位器件16包括在源极区域105A和105B之间形成的屏蔽区域10以及围绕屏蔽区域103及源极区域105A和105B的漏极环110。此外、钳位器件16包括有源沟槽270以及终止沟槽272和274。屏蔽区域103，源极区域105A和105B、漏极环110、有源沟槽270以及终止沟槽272和274参照图13、图15、图17、图19、图21、图23和图25进行描述。图26还图示了将晶体管16的栅极电极电连接至漏极环110的互连280H和280K。互连280H和280K参照图28进一步描述。
图27和图28分别是沿着图26的剖面线E-E和F-F获取的截面视图。半导体部件300类似于半导体部件10，除了半导体部件300包括附加的接触之外。更具体而言，半导体部件300包括与掺杂区域229A和屏蔽/源极区域188A接触的互连280B和与掺杂区域229B和屏蔽/源极区域188A接触的互连280F。此外，互连280H被形成为将漏极环110耦合到栅极电极200C，并且互连280K被形成为将漏极环110耦合到栅极电极200D。
尽管本文已经描述了某些优选实施例和方法，对本领域技术人员来说，很清楚可以从前述公开做出对这种实施例和方法的各种修改和变更而不脱离本实用新型的精神和范围。旨在使得本实用新型仅被所附权利要求以及适用的法律的规则和原理所要求的程度所限制。
本申请是由Balaji Padmanabhan等人于2015年7月24日递交的题为“SEMOCONDUCTOR COMPONENT AND METHOD OF MANUFACTURE”的临时专利申请62/196,658的非临时申请，该临时申请通过引用全部并入本申请，并且要求其优先权以用于本文声明的共同主题。

Claims (10)

1.一种半导体器件(12)，所述半导体器件(12)与保护性器件(16)单片集成，特征在于，所述半导体器件(12)包括：
第一导电性类型的半导体材料(152)，具有与第二主表面(156)相对的第一主表面(154)；其中所述半导体器件(12)形成在所述半导体材料(152)的第一部分中，并且其中所述半导体器件(12)包括：
在所述半导体材料(152)的所述第一部分中的第一屏蔽/源极区域(188A)；
与所述第一屏蔽/源极区域(188A)相邻的第一栅极电极(200A，200B)；
在所述半导体材料(152)的第二部分中的漏极接触结构(110)；
并且其中
所述保护性器件(16)形成在所述半导体材料(152)的第三部分中，其中所述保护性器件(16)包括：
在所述半导体材料(152)的第三部分中的第二屏蔽/源极区域(288A)；
与所述第二屏蔽/源极区域(288A)相邻的第二栅极电极(200C，200D)；以及
所述第二栅极电极(200C，200D)耦合到所述漏极接触结构(110)。
2.根据权利要求1所述的半导体器件(12)，所述半导体器件(12)与保护性器件(16)单片集成，其中所述保护性器件(16)的体区域(273B，273C)中的杂质材料的浓度高于所述半导体器件(12)的体区域(173B，173C)中的杂质材料的浓度。
3.根据权利要求1所述的半导体器件(12)，所述半导体器件(12)与保护性器件(16)单片集成，其中所述保护性器件(16)的阈值电压高于以级联配置耦合到所述半导体器件(12)的III-N器件的阈值电压的绝对值。
4.一种半导体部件，特征在于，包括：
第一导电性类型的半导体材料(152)；
在所述半导体材料(152)的第一部分中的第一器件沟槽(170)；
在所述半导体材料(152)的第二部分中的第一保护性器件沟槽(270)；
在所述第一器件沟槽(270)中以及在所述第一保护性器件沟槽(272)中的第一层电介质材料(182，184)，其中所述第一层电介质材料(182，184)包括第一部分和第二部分，所述第一层电介质材料(182，184)的第一部分在所述第一器件沟槽(170)中，并且所述第一层电介质材料(182，184)的第二部分在所述第一保护性沟槽(172)中；
在所述第一层电介质材料(182，184)之上的第一层导电材料(188)，所述第一层导电材料(188)具有第一部分和第二部分，所述第一层导电材料(188)的第一部分在所述第一层电介质材料(182，184)的第一部分之上，并且所述第一层导电材料(188)的第二部分在所述第一层电介质材料(182，184)的第二部分之上；
来自所述第一层导电材料(188)的第一部分的第一屏蔽/源极结构(188A)；
来自所述第一层导电材料(188)的第二部分的第二屏蔽/源极结构(288A)；
在所述第一屏蔽/源极结构(188A)之上的第一栅极结构(200A，200B)；
在所述第二屏蔽/源极结构(288A)之上的第二栅极结构(200C，200D)；
在所述第一导电性类型的半导体材料(152)之上的漏极环(110)；并且其中
所述第二栅极结构(200C，200D)耦合到所述漏极环(110)。
5.一种半导体部件，所述半导体部件具有与保护性器件(16)单片集成并且被构造成用于与III-N半导体器件(14)耦合以形成级联的半导体部件的半导体器件(12)，特征在于，所述半导体部件包括：
第一导电性类型的半导体材料(152)；
被构造用于与所述III-N半导体器件耦合的所述半导体器件(12)，所述半导体器件(12)由所述半导体材料(152)的第一部分形成并且包括：
第一器件沟槽(170)，具有第一侧壁(170S1)、第二侧壁(170S2)和底面(170F)；
在所述第一侧壁(170S1)、所述第二侧壁(170S21)和所述底面(170F)上的第一电介质材料(182，184)；
在所述第一器件沟槽(170)中的所述第一电介质材料(182，184)上的第一屏蔽/源极结构(188A)；
在所述第一屏蔽/源极结构(188A)上的第二电介质材料(198C，197)；
在所述第二电介质材料(198C，197)上的第一栅极电极(200A，200B)，所述第一栅极电极(200A，200B)在所述第一器件沟槽(170)内；
在所述半导体材料(152)的所述第一部分的至少第一子部分上的漏极电极(110)；并且其中
所述保护性器件(16)由所述半导体材料(152)的第二部分形成并且包括：
具有第一侧壁(270S1)、第二侧壁(270S2)和底面(270F)的第一保护性器件沟槽(270)；
在所述第一保护性器件沟槽(270)的第一侧壁(270S1)、第二侧壁(270S2)和底面(270F)上的第三电介质材料；
在所述第一保护性器件沟槽(270)中的所述第三电介质材料上的第二保护性器件屏蔽/源极结构(288A)；
在所述第一保护性器件屏蔽/源极结构(288)上的第四电介质材料(198C，197)；以及
在所述第四电介质材料(198C，197)上的第一保护性器件栅极电极(200C，200D)，所述第一保护性器件栅极电极(200C，200D)在所述第一保护性器件沟槽(270)内，其中所述第一保护性器件栅极电极(200C，200D)电耦合到所述漏极电极(110)。
6.根据权利要求5所述的半导体部件，其中被构造用于与所述III-N半导体器件耦合的所述半导体器件(12)还包括：
具有第一侧壁、第二侧壁和底面的第一终止沟槽(172，172A，174)；
形成在所述第一终止沟槽的第一侧壁、第二侧壁和底面上的第三电介质材料；以及
形成在所述第三电介质材料上的第一终止电极(188B，188C，188D)。
7.根据权利要求6所述的半导体部件，其中所述保护性器件(16)还包括：
具有第一侧壁、第二侧壁和底面的第一保护性器件终止沟槽(272，272A，274)；
形成在所述第一保护性器件终止沟槽(272，272A，274)的所述第一侧壁、第二侧壁和底面上的第五电介质材料；
形成在所述第三电介质材料上的第一保护性器件终止电极(288B，288C，288D)；以及
将所述第一保护性器件栅极电极(200C，200D)耦合到所述漏极电极(110)的电互连(280H，280K)。
8.根据权利要求5所述的半导体部件，其中所述漏极电极(110)围绕所述半导体材料(152)的所述第一部分和所述第二部分。
9.根据权利要求5所述的半导体部件，还包括在所述半导体材料(152)中与所述第一保护性器件沟槽(172，172A，174)的所述第一侧壁相邻的第二导电性类型的第一掺杂区域(208E，210E)，所述第二导电性类型的所述第一掺杂区域(208E，210E)的浓度将所述第一保护性器件(16)的阈值电压设置为比所述III-N半导体器件(14)的阈值电压的绝对值高。
10.根据权利要求5所述的半导体部件，其中所述第一保护性器件屏蔽/源极结构(288A)包括通过基座(103)与第二栅极部分(200D)隔开的第一栅极部分(200C)。
CN201620780006.XU 2015-07-24 2016-07-22 半导体器件和半导体部件 Active CN206041966U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562196658P 2015-07-24 2015-07-24
US62/196,658 2015-07-24
US15/209,541 2016-07-13
US15/209,541 US9882020B2 (en) 2015-07-24 2016-07-13 Cascode configured semiconductor component

Publications (1)

Publication Number Publication Date
CN206041966U true CN206041966U (zh) 2017-03-22

Family

ID=57837387

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201620780006.XU Active CN206041966U (zh) 2015-07-24 2016-07-22 半导体器件和半导体部件

Country Status (2)

Country Link
US (2) US9882020B2 (zh)
CN (1) CN206041966U (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
DE102019121417B4 (de) 2018-09-28 2023-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung und Hochspannungsvorrichtung mit einer zwischen zwei HEMT-Vorrichtungen als Diode geschalteten Transistorvorrichtung und Verfahren zum Ausbilden derselben
US11139290B2 (en) 2018-09-28 2021-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage cascode HEMT device
US11211484B2 (en) 2019-02-13 2021-12-28 Monolithic Power Systems, Inc. Vertical transistor structure with buried channel and resurf regions and method of manufacturing the same
US11088688B2 (en) 2019-02-13 2021-08-10 Logisic Devices, Inc. Configurations of composite devices comprising of a normally-on FET and a normally-off FET
US10937781B1 (en) * 2019-09-04 2021-03-02 Semiconductor Components Industries, Llc Electronic device including a protection circuit
US11621331B2 (en) 2020-09-10 2023-04-04 Semiconductor Components Industries, Llc Electronic device including a charge storage component
US11411077B2 (en) 2020-09-10 2022-08-09 Semiconductor Components Industries, Llc Electronic device including doped regions and a trench between the doped regions

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5530312B2 (zh) * 1975-01-16 1980-08-09
US4303958A (en) * 1979-06-18 1981-12-01 Motorola Inc. Reverse battery protection
US7576388B1 (en) * 2002-10-03 2009-08-18 Fairchild Semiconductor Corporation Trench-gate LDMOS structures
US9230651B2 (en) * 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
US9240402B2 (en) * 2008-02-13 2016-01-19 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
US8552535B2 (en) 2008-11-14 2013-10-08 Semiconductor Components Industries, Llc Trench shielding structure for semiconductor device and method
US8304829B2 (en) * 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP5458709B2 (ja) * 2009-07-13 2014-04-02 三菱電機株式会社 半導体装置
US8269259B2 (en) 2009-12-07 2012-09-18 International Rectifier Corporation Gated AlGaN/GaN heterojunction Schottky device
US7977193B1 (en) * 2010-08-20 2011-07-12 Monolithic Power Systems, Inc. Trench-gate MOSFET with capacitively depleted drift region
US8796738B2 (en) 2011-09-21 2014-08-05 International Rectifier Corporation Group III-V device structure having a selectively reduced impurity concentration
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
US9029215B2 (en) 2012-05-14 2015-05-12 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device having a shield electrode structure
US8680614B2 (en) * 2012-06-12 2014-03-25 Monolithic Power Systems, Inc. Split trench-gate MOSFET with integrated Schottky diode
US9252147B2 (en) * 2013-08-05 2016-02-02 Qualcomm Incorporated Methods and apparatuses for forming multiple radio frequency (RF) components associated with different RF bands on a chip
TWI645534B (zh) * 2015-03-06 2018-12-21 聯華電子股份有限公司 半導體靜電放電保護元件

Also Published As

Publication number Publication date
US10276686B2 (en) 2019-04-30
US20180166557A1 (en) 2018-06-14
US20170025404A1 (en) 2017-01-26
US9882020B2 (en) 2018-01-30

Similar Documents

Publication Publication Date Title
CN206041966U (zh) 半导体器件和半导体部件
TWI572037B (zh) 電晶體裝置及其形成方法
CN103180959B (zh) 半导体元件及其制造方法
CN102694011B (zh) 半导体器件
US6486011B1 (en) JFET structure and manufacture method for low on-resistance and low voltage application
US10468402B1 (en) Trench diode and method of forming the same
JP4024503B2 (ja) 半導体装置及びその製造方法
EP2317553B1 (en) Double-sided semiconductor structure and method for manufacturing the same
CN102832211B (zh) 具有pin二极管隔离的高压电阻器
TW200917498A (en) Semiconductor device and a method of manufacturing the same
JPS595674A (ja) 分割ゲ−トｅｆｅｔ
CN102194877B (zh) 电子器件及其形成方法
CN106601731B (zh) 带有esd保护结构的半导体结构及其制作方法
CN206259352U (zh) 集成电路
WO2018082455A1 (zh) 功率器件及其制造方法
CN107910267A (zh) 功率半导体器件及其制造方法
TWI470802B (zh) 溝槽式金氧半導體電晶體元件及其製造方法
US10256236B2 (en) Forming switch circuit with controllable phase node ringing
CN208690257U (zh) 电路和电子设备
CN111370479A (zh) 沟槽栅功率器件及其制造方法
CN207398150U (zh) 功率半导体器件
CN111223931B (zh) 沟槽mosfet及其制造方法
TWI668864B (zh) 具有電流路徑方向控制的半導體結構
CN103779416B (zh) 一种低vf的功率mosfet器件及其制造方法
JP6555284B2 (ja) 半導体装置

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant