CN208690257U - 电路和电子设备 - Google Patents

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Abstract

本实用新型涉及电路和电子设备。本公开涉及一种电路和一种电子设备。所述电路可包括具有主体、漏极、栅极和源极的场效应晶体管。在一个实施方案中，所述电路还可包括可具有基极和集电极的双极晶体管，其中所述双极晶体管的所述集电极耦接到所述场效应晶体管的所述主体；并且所述场效应晶体管的所述漏极耦接到所述双极晶体管的所述基极。在另一个实施方案中，所述电路可包括具有阳极和阴极的二极管，其中所述场效应晶体管的所述源极耦接到所述二极管的所述阳极，并且所述场效应晶体管的所述栅极耦接到所述二极管的所述阴极。在另一方面，所述电子设备可包括对应于所述电路内的组件的一个或多个物理结构。

Description

电路和电子设备
技术领域
本公开涉及电路和电子设备，具体地讲涉及包括场效应晶体管和双极晶体管的电路，并且涉及包括环形抑制结构的电子设备。
背景技术
振荡是电源转换电路中存在的问题。大电流的切换会与电路中的寄生电感反应，从而产生潜在的大电压过冲。在金属氧化物半导体场效应晶体管体二极管的反向恢复期间或在硬开关电路拓扑结构中可能发生振荡。因此，需要进一步改进以解决振荡问题。
实用新型内容
本实用新型要解决的问题是减少金属氧化物半导体场效应晶体管体二极管的反向恢复期间或硬开关电路拓扑结构中可能发生的振荡量。
在一个方面，提供了一种电路。该电路包括：具有主体和漏极的第一场效应晶体管；以及具有基极和集电极的双极晶体管。双极晶体管的集电极耦接到第一场效应晶体管的主体，并且第一场效应晶体管的漏极耦接到双极晶体管的基极。
在一个实施方案中，电路还包括：耦接到第一场效应晶体管的漏极的第一电源端子；耦接到第一场效应晶体管的源极的第二电源端子；以及具有栅极的第二场效应晶体管，其中第二场效应晶体管的栅极和双极晶体管的基极耦接到第一电源端子。
在一个具体实施方案中，电路还包括具有阳极和阴极的第一二极管，其中阴极耦接到第一电源端子，并且阳极耦接到第二场效应晶体管的源极。
在一个更具体的实施方案中，电路还包括：具有源极和漏极的第三场效应晶体管，其中漏极耦接到第二电源端子；电荷存储元件，该电荷存储元件具有耦接到第一电源端子的第一端子以及耦接到第三场效应晶体管的源极的第二端子；以及第一电阻器，该第一电阻器具有耦接到第二场效应晶体管的源极的第一端子以及耦接到第三场效应晶体管的源极的第二端子。
在一个甚至更具体的实施方案中，第一场效应晶体管是增强型功率n沟道绝缘栅场效应晶体管，双极晶体管是PNP晶体管，第二晶体管和第三晶体管中的每一者是耗尽型p沟道结型场效应晶体管，第一二极管是具有阳极和阴极的第一pn结二极管，电荷存储元件是具有阳极和阴极的第二pn结二极管，双极晶体管的发射极电气连接到第二场效应晶体管的漏极，双极晶体管的基极、第二场效应晶体管的栅极、第三场效应晶体管的栅极以及第一pn结二极管和第二pn结二极管的阴极彼此电气连接，第二场效应晶体管的源极电气连接到第一pn结二极管的阳极，并且第三场效应晶体管的源极电气连接到第二pn结二极管的阳极。
在另一方面，提供了另一种电路。该电路包括：具有阳极和阴极的第一二极管；以及具有源极和栅极的第一场效应晶体管，其中源极耦接到第一二极管的阳极，并且栅极耦接到第一二极管的阴极。
在一个实施方案中，该电路还包括：第一电路端子；第二电路端子；电阻器，该电阻器具有第一端子和第二端子；第二二极管，该第二二极管具有阳极和阴极；第二场效应晶体管，该第二场效应晶体管具有源极、栅极和漏极；以及双极晶体管，该双极晶体管具有发射极、基极和集电极。第一二极管和第二二极管的阴极、第一场效应晶体管和第二场效应晶体管的栅极、双极晶体管的基极以及第一电路端子彼此电气连接，电阻器的第一端子耦接到第一场效应晶体管的漏极，电阻器的第二端子耦接到第二电路端子，双极晶体管的发射极电气连接到第二场效应晶体管的漏极。
在又一方面，提供了一种电子设备。该电子设备包括：衬底，该衬底包含半导体材料；第一沟槽；与第一沟槽间隔开的第二沟槽；以及环形抑制结构，该环形抑制结构设置在第一沟槽与第二沟槽之间并且包括覆盖在衬底上面并具有第一导电类型的第一掺杂区域；第二掺杂区域，该第二掺杂区域覆盖在第一掺杂区域上面并具有与第一导电类型相反的第二导电类型；以及第三掺杂区域，该第三掺杂区域覆盖在第二掺杂区域上面并具有第一导电类型。
在一个实施方案中，电子设备还包括与第一掺杂区域相邻的场效应晶体管结构的栅极电极，其中第二掺杂区域是双极晶体管结构的基极区。
在另一个实施方案中，第一掺杂区域包括第一部分、第二部分和第三部分，第一掺杂区域的第二部分设置在第一掺杂区域的第一部分与第三部分之间并且比第一部分和第三部分中的每一者窄，第二掺杂区域更靠近第一掺杂区域的第三部分而不是第一掺杂区域的第一部分和第二部分中的每一者，并且第一掺杂区域的第二部分包括场效应晶体管结构的夹断区域。
在一个具体实施方案中，电子设备还包括与第一掺杂区域的第二部分相邻的场效应晶体管结构的栅极电极。
在另一个实施方案中，电子设备还包括有源场效应晶体管结构，其中有源场效应晶体管结构和环形抑制结构设置在第一沟槽与第二沟槽之间。
在又一方面，提供了一种电子设备。该电子设备包括第一结构和第二结构。第一结构包括：第一掺杂区域的第一部分，该第一掺杂区域具有第一导电类型；第二掺杂区域，该第二掺杂区域覆盖在第一掺杂区域上面并具有与第一导电类型相反的第二导电类型；以及第三掺杂区域的第一部分，该第三掺杂区域覆盖在第二掺杂区域上面并具有第一导电类型。第二结构包括：第一掺杂区域的第二部分；以及第三掺杂区域的第二部分。第二结构具有与第一结构不同的组成。
在一个实施方案中，第二掺杂区域邻接第一掺杂区域和第三掺杂区域中的每一者，是双极晶体管结构的基极区，并耦接到电源端子，并且第一结构是环形抑制结构，第二结构是耦接到第一掺杂区域的接触结构。
本实用新型所实现的技术效果是实现一种电路以及一种具有在环形抑制结构内的双极晶体管的电子设备。
附图说明
在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。
图1示出了根据一个实施方案的可用于环形抑制的电路的示意图。
图2示出了物理结构的部分的图示，其中图1的电路叠加到物理结构的部分上。
图3和图4示出了工件的包括衬底、半导体层和掺杂区域的一部分的剖视图和顶视图的图示。
图5和图6示出了图3和图4的工件在形成另一个半导体层和掺杂区域之后的剖视图和顶视图的图示。
图7和图8示出了图5和图6的工件在形成柱和沟槽之后的剖视图的图示。
图9和图10示出了图7和图8的工件在沟槽内形成掺杂半导体之后的剖视图的图示。
图11和图12示出了图9和图10的工件在填充沟槽并形成栅极电极和主体区域之后的剖视图的图示。
图13和图14示出了图11和图12的工件在形成源极区并凹入栅极电极之后的剖视图的图示。
图15和图16示出了图13和图14的工件在形成大致完整的物理结构之后的剖视图的图示。
图17示出了不具有环形抑制结构的功率晶体管的比较例的一部分的剖视图，以及在切换操作期间作为时间的函数的模拟电压和电流的曲线图。
图18示出了如图15和图16中所描述和图示的抑制侧结构的切换操作期间作为时间的函数的模拟电压和电流的曲线图的图示。
技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可能相对于其他元件被夸大，以有助于理解本实用新型的实施方案。
具体实施方式
提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导的具体实现方式和实施方案。提供该着重点以帮助描述所述教导，而不应被解释为对所述教导的范围或适用性的限制。然而，当然可在本申请中使用其他教导。
在以下描述中，术语“本征”、“轻度掺杂”、“中度掺杂”和“重度掺杂”以及“退化”用于指示相对的掺杂程度。这些术语并非旨在表示明确的数值范围，而是表示相对的掺杂物浓度水平。近似范围的上限和下限可允许在任一方向上变化4倍。例如，对于硅，术语“本征”可表示1014个原子/cm3或更小的掺杂物浓度，“轻度掺杂”可表示1014至1016个原子/cm3之间的范围内的浓度，“中度掺杂”可表示在1016至1018个原子/cm3范围内的浓度，并且“重度掺杂”可表示在1018至1020个原子/cm3范围内的浓度。“退化”指示足以提供与金属触点的欧姆(非整流)连接的掺杂水平(通常大于1020原子/cm3)。需注意的是，对于除硅之外的半导体，这些范围可能不同。
术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或该方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而非排他性的或。例如，条件A或B由以下任一项满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。
另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并给出该实用新型的范围的一般含义。除非另外明确指出，否则此描述应当被理解为复数包括一个或至少一个，而单数也包括复数。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。
词语“约”、“大约”或“基本上”的使用旨在意指参数的值接近于规定值或位置。然而，细微差值可防止值或位置完全如所规定的那样。因此，从完全如所述的理想目标来看，针对值至多百分之十(10％)的差值为合理差值。
除非另外定义，否则本文所用的所有技术和科学术语具有与该实用新型所属领域的普通技术人员通常理解的含义相同的含义。材料、方法和例子仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并可在半导体和电子领域中的教科书和其他来源中找到。
电路和电子设备可被配置为减小晶体管在导通和关断状态之间切换时的振荡效应。功率晶体管允许在导通时相对较高的电流通过，并且在晶体管从导通状态切换到关断状态时可具有明显的振荡。环形抑制结构可以结合到电路和电子设备中以帮助控制能量耗散并减少电压过冲和下冲的量，并且减少达到目标电压的5％范围内所需的时间。在一个具体实施方案中，双极晶体管和结型场效应晶体管可以串联连接并通过功率晶体管的漏极电压控制。
在一个方面，电路可包括具有主体、漏极、栅极和源极的场效应晶体管。在一个实施方案中，电路还可包括具有基极和集电极的双极晶体管，其中双极晶体管的集电极耦接到场效应晶体管的主体；并且场效应晶体管的漏极耦接到双极晶体管的基极。在另一个实施方案中，电路可包括具有阳极和阴极的二极管，其中场效应晶体管的源极耦接到二极管的阳极，并且场效应晶体管的栅极耦接到二极管的阴极。
在另一方面，电子设备可包括：包含半导体材料衬底、第一沟槽和与第一沟槽间隔开的第二沟槽，以及设置在第一沟槽与第二沟槽之间的环形抑制结构。环形抑制结构可包括：第一掺杂区域，该第一掺杂区域覆盖在衬底上面并具有第一导电类型；第二掺杂区域，该第二掺杂区域覆盖在第一掺杂区域上面并具有与第一导电类型相反的第二导电类型；以及第三掺杂区域，该第三掺杂区域覆盖在第二掺杂区域上面并具有第一导电类型。
在另一方面，电子设备可包括第一结构和第二结构。第一结构可包括：第一掺杂区域，该第一掺杂区域具有第一导电类型；第二掺杂区域，该第二掺杂区域覆盖在第一掺杂区域上面并具有与第一导电类型相反的第二导电类型；以及第三掺杂区域，该第三掺杂区域覆盖在第二掺杂区域上面并具有第一导电类型。第二结构可包括第四掺杂区域，该第四掺杂区域具有第一导电类型并且耦接到第一结构的第一掺杂区域。
根据附图阅读说明书后将理解电路和电子设备。在阅读本说明书后，技术人员将认识到，本文所述的实施方案是示例性的，而不限制本实用新型的范围，如所附权利要求书中所定义。
图1示出了用于辅助功率晶体管的振荡抑制的示例性电路。在一个实施方案中，功率晶体管是绝缘栅场效应晶体管(IGFET)。如将在本说明书中稍后描述的那样，图1的左侧示出了电路的环形振荡抑制部分，并且图1的右侧示出了电路的接触部分并提供沟槽内掩埋区域的适当偏置。出于本说明书的目的，图1的左侧被称为抑制侧，图1的右侧被称为接触侧。双极晶体管是电路的抑制侧部分与接触侧部分之间的唯一组成差异。
参照该电路，源极端子110耦接到功率晶体管102和103的源极和主体、双极晶体管122的集电极以及接触侧结型场效应(JFET)125的漏极。栅极端子120耦接到功率晶体管102和103的栅极。双极晶体管122的发射极耦接到抑制侧JFET 124的漏极。漏极端子130耦接到功率晶体管102和103的漏极、双极晶体管122的基极、抑制侧和接触侧JFET 124和125的栅极以及电荷存储元件的电极。电荷存储元件的其他电极耦接到抑制侧和接触侧JFET的源极。在一个实施方案中，功率晶体管102和103是n沟道IGFET，双极晶体管122是PNP双极晶体管，JFET 124和125是p沟道JFET，并且电荷存储元件是pn结二极管132和133。
在一个具体实施方案中，电阻器142耦接在双极晶体管122的集电极与源极端子之间，电阻器143耦接在接触侧JFET 125的漏极与源极端子之间，并且电阻器148耦接在抑制侧和接触侧JFET 124和125的源极之间。
在一个具体实施方案中，许多先前描述的耦接可以是节点处的电气连接的形式。在一个更具体的实施方案中，漏极端子130、功率晶体管102和103的漏极、双极晶体管122的基极、抑制侧和接触侧JFET 124和125的栅极以及pn结二极管132和133的阴极在节点处彼此电气连接。栅极端子120在另一节点处电气连接到功率晶体管102和103的栅极。源极端子110、功率晶体管102和103的源极以及电阻器142和143的端子在另一节点处彼此电气连接。电阻器142的另一个端子在又一节点处电气连接到双极晶体管122的集电极；双极晶体管122的发射极在又一节点处电气连接到抑制侧JFET 124的漏极；并且抑制侧JFET 124的源极、抑制侧pn结二极管132的阳极以及电阻器148的端子在另一节点处彼此电气连接。电阻器148的另一个端子电气连接到接触侧JFET 125的源极以及接触侧pn结二极管133的阳极；并且接触侧JFET 125的漏极和电阻器143的另一个端子在另一节点处彼此电气连接。
在先前所述的电路中，并非所有组件都是必需的。例如，可以对包括抑制侧JFET124的载流部分和双极晶体管122的发射极的半导体特征实现不同类型的接触结构。在这样的实施方案中，接触侧JFET 125、接触侧pn结二极管133、电阻器143和148或它们的任何组合可以不存在。在另一个示例中，抑制侧JFET 124或接触侧JFET 125可以由电阻器替代。
图2示出了叠加在示例性物理结构上的图1的电路，使得电路图中的组件与物理结构的部分相关。图1所示的工件的所有部分可以形成在同一沟槽或不同沟槽内。因此，图2中的结构的图示可以位于同一沟槽内的不同部分处或位于不同沟槽内。另外的功率晶体管结构可以形成在其他沟槽中。功率晶体管结构的源极区可以彼此连接，功率晶体管结构的栅极电极可以彼此连接，并且功率晶体管结构的漏极区可以彼此连接。通过形成物理结构的方法描述，电路与物理结构之间的关联将变得更加显而易见。
下面将描述包括该电路的电子设备的形成方法。在完整阅读本说明书之后，本领域的技术人员将认识到，可形成包括至少部分前述电路的其他方法和电子设备。在该方法的描述中，一些操作是众所周知的，不再描述；然而，在阅读本说明书之后，本领域的技术人员将会理解，这类操作可以在期望或需要时执行。例如，在层内形成掺杂区域之前，可以形成屏蔽氧化物层以减少注入隧道效应，特别是在使用硼离子作为注入期间的物质的情况下。屏蔽氧化物层可以移除，也可以不移除。此外，可以在掺杂一种或多种掺杂物之后形成退火。因此，退火可作为下一个操作来执行，或者可以被推迟到稍后的工艺流程中。更进一步地，可以在该工艺中的一个或多个特定点处生长并移除氧化物层，以使半导体材料的暴露表面平滑化。
图3示出了具有部分形成的电子设备的工件300的图示。工件300包括半导体衬底302、半导体层322、掺杂区域324以及掩埋在半导体层322内的掺杂区域326。衬底302可以是重度掺杂半导体材料，例如n型硅，并且具有1毫欧姆-厘米至3毫欧-厘米范围内的电阻率。
半导体层322沉积在衬底302上方。在一个实施方案中，半导体层322是外延生长的硅层。在一个具体实施方案中，半导体层322具有在1.5微米至5微米范围内的厚度，并且具有浓度为至多1×1016个原子/cm3的n型掺杂物，例如磷。
掺杂区域324将是功率晶体管的漏极区和JFET的栅极的一部分，并且随后将与衬底302连接。衬底302和掺杂区域324具有相同的导电类型。掺杂区域324可以选择性地沿着半导体层322的上表面形成。在一个实施方案中，掺杂区域324可通过注入砷离子(As+)而形成。掺杂区域324在半导体层322的表面下方0.1微米至0.5微米的深度处具有在1×1018个原子/cm3至1×1020个原子/cm3范围内的峰值掺杂物浓度。
掺杂区域326将是pn结二极管的阳极和JFET的源极区的一部分。掺杂区域326具有与衬底302和掺杂区域324相反的导电类型。掺杂区域326被形成为使得峰值掺杂物浓度大约在衬底302与掺杂区域324的峰值浓度的位置之间的一半处。掺杂区域326可以用硼离子(例如，B+或B3+)形成。掺杂区域326具有在5×1016个原子/cm3至1×1018个原子/cm3范围内的峰值掺杂物浓度。
图4示出了在工艺流程中此时的工件的顶视图。掺杂区域324覆盖大部分工件。其他部分对应于掺杂区域326未被掺杂区域324覆盖的区域。这样的未覆盖部分对应于将形成双极晶体管结构的基极区(较宽区域)和接触侧结构(较窄区域)的位置。
图5示出了在形成半导体层522和将包括晶体管结构的基极区的掺杂区域524之后的剖视图。半导体层522沉积在掺杂区域324和半导体层322上方。在一个实施方案中，半导体层522是外延生长的硅层。在一个具体实施方案中，半导体层522具有在1.5微米至5微米范围内的厚度，并且具有浓度为至多1×1016个原子/cm3的n型掺杂物，例如磷。
在形成掺杂区域524之前，在工件上方形成掩模，如图6所示，使得掩蔽构件覆盖不会形成掺杂区域524的位置。掩蔽构件的一部分覆盖接触侧结构，如先前关于图4所述。掺杂区域524具有与衬底302和掺杂区域324相同且与掺杂区域326相反的导电类型。在未覆盖区域中注入n型掺杂物离子，如砷离子(As+)。在一个具体实施方案中，掺杂区域524具有在0.05微米至0.5微米范围内的峰值深度，以及在1×1017个原子/cm3至5×1018个原子/cm3范围内的浓度。在形成掺杂区域524之后移除掩模。
可在掺杂区域524和半导体层522的其他部分上外延生长相对厚的半导体层。厚度可以取决于晶体管结构的正常工作电压，其中相对较厚的半导体层用于相对较高的正常工作电压，并且相对较薄的半导体层用于相对较低的正常工作电压。半导体层可以掺杂n型掺杂物、p型掺杂物或者不掺杂。如果半导体层被掺杂，则掺杂物浓度将为至多1×1016个原子/cm3。
在半导体层上方形成硬掩模层702，并且半导体层被图案化以形成柱722并且在柱722之间限定沟槽724，如图7和图8所示。图7示出了柱722的长度(垂直方向)和沟槽724的整个深度，图8示出了靠近柱722和沟槽724中的一个的底部的放大部分。沟槽724延伸穿过相对厚的半导体层、掺杂区域524、半导体层522、掺杂区域324以及半导体层322的一部分(未在图7和图8中标出)。在所示的实施方案中，沟槽底部与衬底302之间的半导体层322的剩余部分在1微米至2微米厚的范围内。在另一个实施方案中，沟槽的底部可以延伸到衬底302。柱722和沟槽724中的每一者具有在1.1微米至5.0微米范围内的宽度。图7和图8中的图示对应于抑制侧结构。接触侧结构的柱可以比柱722更窄、与柱722基本上相同或者比柱722更宽，并且接触侧结构的沟槽可以比沟槽724更窄、与沟槽724基本上相同或者比沟槽724更宽。在一个具体实施方案中，接触侧结构的柱比柱722窄，并且可以窄至0.5微米，并且接触侧结构的沟槽与沟槽724基本上相同。接触侧结构的柱将具有与柱722相同的组成，不同的是不存在掺杂区域524。
电荷补偿区域846沿着柱722的侧壁形成。在一个实施方案中，电荷补偿区域846使用离子注入来形成。在一个实施方案中，以25至40keV范围内的能量，在7°至10°的倾斜角度下，注入硼(B+)离子，达到1.0×1013个离子/cm2至4.0×1013个离子/cm2的范围内。在一个具体实施方案中，总剂量可以作为四种注入物以总剂量的1/4引入，其中衬底302在注入物之间旋转90°。当存在屏蔽氧化物层时，可以减少有效的注入物和深度。由于离子注入与沟槽侧壁之间的角度小，因此沿着侧壁的离子注入将相当于垂直于表面的离子注入，在沿着柱722的侧壁的柱722中的有效剂量在3.0×1012个离子/cm2至7.0×1012个离子/cm2的范围内。在随后的热扩散步骤中，掺杂物将扩散以形成电荷补偿区域，并且在一个具体实施方案中，在相邻沟槽724之间的柱722的整个宽度上和掺杂区域524上方延伸。
可在沟槽724中形成侧壁间隔件(未示出)，以保护柱722的侧壁并且在沟槽724的底部暴露半导体层322的部分。如果需要或期望，沿着沟槽724的底部的一些半导体层322可被蚀刻以从电荷补偿注入物中去除掺杂物。在一个实施方案中，移除不超过0.4微米的半导体层322。
在另一个实施方案中，电荷补偿区域可以由沉积的掺杂半导体层形成。半导体层可通过沿着柱722的侧壁外延生长p型半导体层来形成。半导体层可以包括或可以不包括本征半导体材料的薄缓冲层。半导体层的部分被蚀刻以沿着工件的最上表面并沿着沟槽724的底部移除半导体层。如前所述，p型半导体层的其余部分中的掺杂物可以扩散到柱722中。
沟槽724的底部可以被掺杂以实现通向衬底302的较低电阻传导路径。在一个实施方案中，掺杂区域824形成在与沟槽724的底部相邻的半导体层322内。掺杂区域824具有与掺杂区域324和衬底302相同的导电类型。掺杂区域824内的峰值掺杂物浓度可以大于2×1017个原子/cm3。可执行退火以驱动掺杂物实现掺杂区域和其他特征，如图7和图8所示。接触侧结构将具有相同的构造并且使用相同的工艺顺序形成，不同的是不存在掺杂区域524。
图9和图10示出了在形成掺杂半导体层924之后结构的整个高度的剖视图和靠近该结构的顶部的放大视图，所述掺杂半导体层可以是该结构的电荷补偿层。在一个实施方案中，掺杂半导体层924可以从半导体材料的暴露部分沿着柱722的侧壁并且在沟槽724内外延生长。如果使用非选择性外延工艺，则在硬掩模层702上方形成的掺杂半导体层924的部分将是多晶的。如果使用选择性外延工艺，则在硬掩模层702上方将基本上不形成半导体层。在一个实施方案中，掺杂半导体层924具有0.5微米至1.2微米范围内的厚度。在一个具体实施方案中，掺杂半导体层924包括与电荷补偿区域846相邻的40nm至120nm的本征半导体材料的缓冲膜、掺杂物浓度在2×1016至5×1016个原子/cm3范围内的200nm至600nm的n型半导体的中间膜，以及200纳米至600纳米的本征半导体材料的内膜。缓冲膜有助于减少电荷补偿区域846与掺杂半导体层924的中间膜之间的相互反掺杂。中间膜尽可能厚以提供沟槽724内的高电子迁移率。
执行各向异性蚀刻以移除覆盖在硬掩模层702上面且沿着沟槽724的底部的掺杂半导体层924的部分。蚀刻可以延伸以使掺杂半导体层924凹入，使得掺杂半导体层924的最高高度在柱722顶部的高度下方400nm至800nm(不包括覆盖在柱722上面的硬掩模层702)。凹槽蚀刻形成掺杂半导体层924的肩部。用于功率晶体管的随后形成的栅极电极将邻近凹槽形成。在该过程中的此刻可以移除硬掩模层702。
在成品设备中，电荷补偿区域846为p型并且电气连接到与柱722的顶表面相邻的功率晶体管的随后形成的源极电极，并且掺杂半导体层924为n型并且耦接到衬底302。因此，掺杂半导体层924是功率晶体管的漂移区，并且衬底302将电气连接到功率晶体管的漏极端子。
图11和图12示出了在形成栅极介电层1102、沟槽填充材料1104、栅极电极1128和主体区域1146之后结构的整个高度的剖视图和靠近结构的顶部的放大视图。栅极介电层1102可形成在沟槽724内和柱722上方(未在图11和图12中标出)。栅极介电层1102可具有30nm至150nm范围内的厚度。如果需要或期望，可形成氮化物膜以在后续处理期间保护栅极介电层1102。如果在该过程中稍后形成栅极介电层1102，则可能不会形成氮化物膜。沟槽填充材料1104沉积在栅极介电层1102上方。在一个实施方案中，沟槽填充材料1104可以完全填充沟槽724或者沉积以密封沟槽724并在沟槽724内形成空隙。在一个实施方案中，沟槽填充材料1104可以是绝缘体并且包含氧化物、氮化物、氮氧化物，并且可包括单个膜或多个膜。
在一个实施方案中，沟槽填充材料1104不完全填充沟槽724并且沿着表面留下凹陷。该凹陷可以用半导体材料或绝缘材料填充。沿着工件的暴露表面沉积具有足够厚度的层，并填充凹陷。此类层的进一步处理可取决于层的材料以及层岛是否保留在沟槽724内。在一个实施方案中，该层包含半导体材料并且形成半导体岛。执行平坦化操作以移除凹陷内之外的层。执行蚀刻以使凹陷内的层的部分凹入，以形成半导体岛。在另一个实施方案中，层包含绝缘材料。在一个具体实施方案中，执行平坦化操作以移除层部分和覆盖在柱722上面的任何沟槽填充材料。在该实施方案中，不形成半导体岛。
执行各向同性蚀刻以移除沟槽724外部的沟槽填充材料1104的任何剩余部分，并移除沟槽724内的沟槽填充材料1104部分。当沟槽填充材料1104包含氧化物，并且氮化物膜覆盖在栅极介电层1102上面时，可利用停留在氮化物膜上的氧化物蚀刻剂来执行各向同性蚀刻。在其中形成半导体岛的实施方案中，可执行各向同性蚀刻，使得蚀刻不会完全底切半导体岛。在该过程中的此刻可以移除或可以不移除半导体岛。在不形成半导体岛的实施方案中，避免了底切问题。
在该过程中的此刻可以形成栅极电极1128。如果存在半导体岛，则半导体岛可以是栅极电极1128的一部分。可在工件的暴露部分上方形成重度掺杂半导体层，并且重度掺杂半导体层的部分可通过回蚀工艺或平坦化来移除以形成栅极电极1128。
主体区域1146可形成在柱722的上表面附近的柱722内。主体区域1146可用于控制功率晶体管结构的阈值电压。主体区域1146具有与衬底302相反的导电类型。主体区域1146的掺杂物可使用单个注入物或一系列不同注入物以不同能量注入。主体区域1146可包括p型掺杂物，并且具有在5×1015至5×1016个原子/cm3范围内的最大掺杂浓度以及0.3微米至1.2微米范围内的深度。实际浓度和深度可以取决于设备设计、额定工作电压、阈值电压、漏极至源极击穿电压等。
如图13和图14形成源极区1322。源极区1322具有与衬底302相同的导电类型。在一个实施方案中，源极区1322可包括n型掺杂物，并且具有大于1×1019个原子/cm3的掺杂物浓度。如果需要或期望，栅极电极1128可以部分地凹入以减少源极到栅极的电容。
有关沟槽填充、栅极电极、主体区域和源极区形成的补充信息和其他替代方案在US 9620585中公开，其关于有源区内的结构及其形成的内容以引用方式并入。
图15和图16示出了对应于图1和图2所示电路的基本上完整的物理结构。形成层间介电(ILD)层1502，并将其图案化以限定接触开口1504。ILD层1502可包括一个或多个氧化物膜、氮化物膜或氮氧化物膜，并且此类膜可以掺杂或不掺杂。ILD层1502可通过化学或气相沉积而形成。掩模形成在ILD层1502上方，并且限定暴露ILD层1502的形成接触开口1504的部分的开口。执行蚀刻以穿过ILD层1502、源极区1322和主体区域1146蚀刻。主体接触区域1526可以沿着接触开口1504的底部形成。主体接触区域1526被重度掺杂并且尽可能合理地保持浅。掩模被移除。
沉积金属层并将其图案化以形成源极电极1542和电气连接到栅极电极1128的栅极端子(未示出)。金属层可包括一个或多个膜，所述膜可包括粘附膜、阻挡膜和构成金属层的大部分的体膜。
钝化层(未示出)形成在ILD层1502、源极电极1542和栅极端子上方。钝化可包括绝缘材料的一个或多个膜。在一个具体实施方案中，钝化层包含被涂覆并图案化以暴露源极电极1542和栅极端子的部分的聚酰亚胺。然后半导体管芯的相反侧可设置有接触衬底302的漏极电极。
具有图中所示结构的半导体管芯可以放入封装中，封装管芯可以安装在电路或印刷接线板上。因此，电子设备可以是半导体管芯、封装管芯、电路或印刷接线板、在装置内的较高水平等。
上述实施方案解决了n沟道FET结构。对于p沟道FET结构，可以使用相反的掺杂物类型。在上述实施方案中，半导体材料可以是硅。在其他实施方案中，可以使用其他半导体材料，例如碳化硅、锗、13族-15族或其他能够形成整流结的材料。所使用的实际掺杂物可以取决于构成半导体材料的主要化合物。
本文所述的实施方案可以减少功率晶体管关断时的振荡量。图17示出了比较设备1700的图示，该比较设备包括不具有环形抑制结构的功率晶体管。图17还示出了在功率晶体管的体二极管的反向恢复期间作为时间的函数的电压和电流的模拟。在模拟中，正向偏置体电流为10A，反向偏置电压为100V，电流斜坡速率为每微秒100A。当正向电流为零时，反向恢复在100纳秒时开始，当电流回到零时终止于170纳秒。峰值反向电流恰好在160纳秒后发生。图18示出了新功率晶体管的作为时间的函数的电压和电流的模拟，该功率晶体管的包括如关于图1至图16所描述和示出的晶体管结构。模拟条件与先前关于图17所述的相同。具有环形抑制结构的设备中的电压和电流振荡较少。此外，电压和电流过冲/下冲的幅度大大降低。尽管功率晶体管的栅极在体二极管反向恢复模拟期间未被激活，但是当功率晶体管栅极被激活时的开关事件(例如，发生在硬开关功率转换拓扑结构中)获得了类似的结果。
许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本实用新型的范围。实施方案可根据如下所列的实施方案中的任一个或多个。
实施方案1.一种电路，包括：
第一场效应晶体管，该第一场效应晶体管具有主体和漏极；以及
双极晶体管，该双极晶体管具有基极和集电极，
其中：
双极晶体管的集电极耦接到第一场效应晶体管的主体；并且
第一场效应晶体管的漏极耦接到双极晶体管的基极。
实施方案2.根据实施方案1所述的电路，还包括：第一电源端子，该第一电源端子耦接到第一场效应晶体管的漏极；以及第二电源端子，该第二电源端子耦接到第一场效应晶体管的源极。
实施方案3.根据实施方案2所述的电路，还包括具有栅极的第二场效应晶体管，其中第二场效应晶体管的栅极和双极晶体管的基极耦接到第一电源端子。
实施方案4.根据实施方案3所述的电路，还包括第一电荷存储元件，该第一电荷存储元件具有耦接到第一电源端子的第一电极以及耦接到第二场效应晶体管的源极的第二电极。
实施方案5.根据实施方案4所述的电路，其中第一电荷存储元件是具有阳极和阴极的第一二极管，其中阴极耦接到第一电源端子，并且阳极耦接到第二场效应晶体管的源极。
实施方案6.根据实施方案5所述的电路，还包括：具有源极和漏极的第三场效应晶体管，其中漏极耦接到第二电源端子；以及第二电荷存储元件，该第二电荷存储元件具有耦接到第一电源端子的第一端子以及耦接到第三场效应晶体管的源极的第二端子。
实施方案7.根据实施方案6所述的电路，还包括第一电阻器，该第一电阻器具有耦接到第二场效应晶体管的源极的第一端子以及耦接到第三场效应晶体管的源极的第二端子。
实施方案8.根据实施方案6所述的电路，还包括第一晶体管和第二晶体管，其中：
第一电阻器的第一端子电气连接到双极晶体管的集电极，并且第一电阻器的第二端子电气连接到第一场效应晶体管的漏极；并且
第二电阻器的第一端子电气连接到第三场效应晶体管的漏极，并且第二电阻器的第二端子电气连接到第一场效应晶体管的漏极。
实施方案9.根据实施方案6所述的电路，其中：
第一场效应晶体管是增强型功率n沟道绝缘栅场效应晶体管；
双极晶体管是PNP晶体管；
第二晶体管和第三晶体管中的每一者是耗尽型p沟道结型场效应晶体管；
第一电荷存储元件是具有阳极和阴极的第一pn结二极管；
第二电荷存储元件是具有阳极和阴极的第二pn结二极管；
双极晶体管的发射极电气连接到第二场效应晶体管的漏极；
双极晶体管的基极、第二场效应晶体管的栅极、第三场效应晶体管的栅极以及第一pn结二极管和第二pn结二极管的阴极彼此电气连接；
第二场效应晶体管的源极电气连接到第一pn结二极管的阳极；并且
第三场效应晶体管的源极电气连接到第二pn结二极管的阳极。
实施方案10.一种电路，包括：具有阳极和阴极的第一二极管；以及具有源极和栅极的第一场效应晶体管，其中源极耦接到第一二极管的阳极，并且栅极耦接到第一二极管的阴极。
实施方案11.根据实施方案10所述的电路，还包括第一电路端子、第二电路端子以及具有第一端子和第二端子的电阻器，其中第一二极管的阴极耦接到第一电路端子，电阻器的第一端子耦接到第一场效应晶体管的漏极，并且电阻器的第二端子耦接到第二电路端子。
实施方案12.根据实施方案10所述的电路，还包括：
第二二极管，该第二二极管具有阳极和阴极；
第二场效应晶体管，该第二场效应晶体管具有源极、栅极和漏极；以及
双极晶体管，该双极晶体管具有发射极、基极和集电极，
其中：
第一二极管和第二二极管的阴极、第一场效应晶体管和第二场效应晶体管的栅极以及双极晶体管的基极彼此电气连接；并且
双极晶体管的发射极电气连接到第二场效应晶体管的漏极。
实施方案13.一种电子设备，包括：
衬底，该衬底包含半导体材料；
第一沟槽；
与第一沟槽间隔开的第二沟槽；以及
环形抑制结构，该环形抑制结构设置在第一沟槽与第二沟槽之间并且包括：
第一掺杂区域，该第一掺杂区域覆盖在衬底上面并具有第一导电类型；
第二掺杂区域，该第二掺杂区域覆盖在第一掺杂区域上面并具有与第一导电类型相反的第二导电类型；以及
第三掺杂区域，该第三掺杂区域覆盖在第二掺杂区域上面并具有第一导电类型。
实施方案14.根据实施方案13所述的电子设备，还包括与第一掺杂区相邻的场效应晶体管结构的栅极电极。
实施方案15.根据实施方案14所述的电子设备，其中栅极电极更靠近：
第一沟槽的底部而不是第一沟槽的顶部；
第二沟槽的底部而不是第二沟槽的顶部；或
第一沟槽和第二沟槽的底部而不是第一沟槽和第二沟槽的顶部。
实施方案16.根据实施方案13所述的电子设备，其中：
第一掺杂区域包括第一部分、第二部分和第三部分；
第一掺杂区域的第二部分设置在第一掺杂区域的第一部分与第三部分之间并且比第一部分和第三部分中的每一者窄；并且
第二掺杂区域更靠近第一掺杂区域的第三部分而不是第一掺杂区域的第一部分和第二部分中的每一者。
实施方案17.根据实施方案16所述的电子设备，其中第一掺杂区域的第二部分包括场效应晶体管结构的夹断区域。
实施方案18.根据实施方案17所述的电子设备，还包括与第一掺杂区域的第二部分相邻的场效应晶体管结构的栅极电极。
实施方案19.根据实施方案13所述的电子设备，其中第二掺杂区域是双极晶体管结构的基极区。
实施方案20.根据实施方案13所述的电子设备，还包括有源场效应晶体管结构，其中该有源场效应晶体管结构和环形抑制结构设置在第一沟槽与第二沟槽之间。
实施方案21.根据实施方案19所述的电子设备，其中第三掺杂区域包括双极晶体管结构的集电极区。
实施方案22.根据实施方案21所述的电子设备，其中第一掺杂区域包括双极晶体管结构的发射极区。
实施方案23.一种电子设备，包括：
第一结构，该第一结构包括：
第一掺杂区域，该第一掺杂区域具有第一导电类型；
第二掺杂区域，该第二掺杂区域覆盖在第一掺杂区域上面并具有与第一导电类型相反的第二导电类型；以及
第三掺杂区域，该第三掺杂区域覆盖在第二掺杂区域上面并具有第一导电类型；以及
第二结构，该第二结构包括第四掺杂区域，该第四掺杂区域具有第一导电类型并且耦接到第一结构的第一掺杂区域。
实施方案24.根据实施方案23所述的电子设备，其中第二掺杂区域邻接第一掺杂区域和第三掺杂区域中的每一者，是双极晶体管结构的基极区，并且耦接到电源端子。
实施方案25.根据实施方案23所述的电子设备，其中第三掺杂区域和第四掺杂区域耦接到电源端子。
实施方案26.根据实施方案23所述的电子设备，其中第一结构是环形抑制结构，并且第二结构是耦接到第一掺杂区域的接触结构。
实施方案27.一种电子设备，包括：
第一结构，该第一结构包括：
第一掺杂区域的第一部分，该第一掺杂区域具有第一导电类型；
第二掺杂区域，该第二掺杂区域覆盖在第一掺杂区域上面并具有与第一导电类型相反的第二导电类型；以及
第三掺杂区域的第一部分，该第三掺杂区域覆盖在第二掺杂区域上面并具有第一导电类型；以及
第二结构，该第二结构包括：
第一掺杂区域的第二部分；以及
第三掺杂区域的第二部分；
其中第二结构具有与第一结构不同的组成。
实施方案28.根据实施方案27所述的电子设备，其中第二掺杂区域邻接第一掺杂区域和第三掺杂区域中的每一者，是双极晶体管结构的基极区，并且耦接到电源端子。
实施方案29.根据实施方案27所述的电子设备，还包括第四掺杂区域，该第四掺杂区域位于第一掺杂区域的第一部分和第二部分下方并具有第二导电类型，其中第四掺杂区域耦接到电源端子。
实施方案30.根据实施方案29所述的电子设备，其中：
第一掺杂区域的第一部分包括第一结型场效应晶体管的漏极区和第一电荷存储元件的阳极；
第一掺杂区域的第二部分包括第二结型场效应晶体管的漏极区和第二电荷存储元件的阳极；并且
第四掺杂区域包括第一电荷存储元件和第二电荷存储元件的阴极。
实施方案31.根据实施方案27所述的电子设备，其中第一结构是环形抑制结构，并且第二结构是耦接到第一掺杂区域的接触结构。
实施方案32.根据实施方案27所述的电子设备，其中第一结构和第二结构设置在同一个柱内。
实施方案33.根据实施方案32所述的电子设备，其中从顶视图看，第二结构比第一结构窄。
实施方案34.根据实施方案32所述的电子设备，其中第一结构和第二结构中的每一者包括沿着柱的侧壁的掺杂半导体层。
实施方案35.根据实施方案34所述的电子设备，其中掺杂半导体层的一部分包括绝缘栅场效应晶体管的漂移区。
实施方案36.根据实施方案27所述的电子设备，其中第二结构不包括第二掺杂区域的任何部分。
应当注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。
上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求的关键、需要或必要特征。
本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及系统的所有要素和特征的穷尽性及全面性描述。单独的实施方案也可以按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征也可以单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案也可以使用并从本公开中得出，以使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。

Claims (14)

1.一种电路，其特征在于，所述电路包括：
第一场效应晶体管，所述第一场效应晶体管具有主体和漏极；以及
双极晶体管，所述双极晶体管具有基极和集电极，
其中：
所述双极晶体管的所述集电极耦接到所述第一场效应晶体管的所述主体，并且
所述第一场效应晶体管的所述漏极耦接到所述双极晶体管的所述基极。
2.根据权利要求1所述的电路，其特征在于，所述电路还包括：
第一电源端子，所述第一电源端子耦接到所述第一场效应晶体管的所述漏极；
第二电源端子，所述第二电源端子耦接到所述第一场效应晶体管的源极；以及
第二场效应晶体管，所述第二场效应晶体管具有栅极；
其中所述第二场效应晶体管的所述栅极和所述双极晶体管的所述基极耦接到所述第一电源端子。
3.根据权利要求2所述的电路，其特征在于，所述电路还包括：
第一二极管，所述第一二极管具有阳极和阴极，其中所述阴极耦接到所述第一电源端子，并且所述阳极耦接到所述第二场效应晶体管的源极。
4.根据权利要求3所述的电路，其特征在于，所述电路还包括：
第三场效应晶体管，所述第三场效应晶体管具有源极和漏极，其中所述漏极耦接到所述第二电源端子；
电荷存储元件，所述电荷存储元件具有耦接到所述第一电源端子的第一端子以及耦接到所述第三场效应晶体管的所述源极的第二端子；以及
第一电阻器，所述第一电阻器具有耦接到所述第二场效应晶体管的所述源极的第一端子以及耦接到所述第三场效应晶体管的所述源极的第二端子。
5.根据权利要求4所述的电路，其中：
所述第一场效应晶体管是增强型功率n沟道绝缘栅场效应晶体管，
所述双极晶体管是PNP晶体管，
所述第二场效应晶体管和所述第三场效应晶体管中的每一者是耗尽型p沟道结型场效应晶体管，
所述第一二极管是具有阳极和阴极的第一pn结二极管，
所述电荷存储元件是具有阳极和阴极的第二pn结二极管，
所述双极晶体管的发射极电气连接到所述第二场效应晶体管的漏极，
所述双极晶体管的所述基极、所述第二场效应晶体管的所述栅极、所述第三场效应晶体管的栅极以及所述第一pn结二极管和所述第二pn结二极管的所述阴极彼此电气连接，
所述第二场效应晶体管的所述源极电气连接到所述第一pn结二极管的所述阳极，并且
所述第三场效应晶体管的所述源极电气连接到所述第二pn结二极管的所述阳极。
6.一种电路，其特征在于，所述电路包括：
第一二极管，所述第一二极管具有阳极和阴极；以及
第一场效应晶体管，所述第一场效应晶体管具有源极和栅极，其中所述源极耦接到所述第一二极管的所述阳极，并且所述栅极耦接到所述第一二极管的所述阴极。
7.根据权利要求6所述的电路，其特征在于，所述电路还包括：
第一电路端子；
第二电路端子；
电阻器，所述电阻器具有第一端子和第二端子；
第二二极管，所述第二二极管具有阳极和阴极；
第二场效应晶体管，所述第二场效应晶体管具有源极、栅极和漏极；以及双极晶体管，所述双极晶体管具有发射极、基极和集电极，
其中：
所述第一二极管和所述第二二极管的所述阴极、所述第一场效应晶体管和所述第二场效应晶体管的所述栅极、所述双极晶体管的所述基极以及
所述第一电路端子彼此电气连接；
所述电阻器的所述第一端子耦接到所述第一场效应晶体管的漏极，
所述电阻器的所述第二端子耦接到所述第二电路端子，并且
所述双极晶体管的所述发射极电气连接到所述第二场效应晶体管的所述漏极。
8.一种电子设备，其特征在于，所述电子设备包括：
衬底，所述衬底包含半导体材料；
第一沟槽；
与所述第一沟槽间隔开的第二沟槽；以及
环形抑制结构，所述环形抑制结构设置在所述第一沟槽与所述第二沟槽之间并且包括：
第一掺杂区域，所述第一掺杂区域覆盖在所述衬底上并具有第一导电类型；
第二掺杂区域，所述第二掺杂区域覆盖在所述第一掺杂区域上并具有
与所述第一导电类型相反的第二导电类型；以及
第三掺杂区域，所述第三掺杂区域覆盖在所述第二掺杂区域上并具有
所述第一导电类型。
9.根据权利要求8所述的电子设备，其特征在于，所述电子设备还包括与所述第一掺杂区域相邻的场效应晶体管结构的栅极电极，其中所述第二掺杂区域是双极晶体管结构的基极区。
10.根据权利要求8所述的电子设备，其中：
第一掺杂区域包括第一部分、第二部分和第三部分，
所述第一掺杂区域的所述第二部分设置在所述第一掺杂区域的所述第一部分与所述第三部分之间并且比所述第一部分和所述第三部分中的每一者窄；
所述第二掺杂区域更靠近所述第一掺杂区域的所述第三部分而不是所述第一掺杂区域的所述第一部分和所述第二部分中的每一者，并且
所述第一掺杂区域的所述第二部分包括场效应晶体管结构的夹断区域。
11.根据权利要求10所述的电子设备，其特征在于，所述电子设备还包括与所述第一掺杂区域的所述第二部分相邻的所述场效应晶体管结构的栅极电极。
12.根据权利要求8所述的电子设备，其特征在于，所述电子设备还包括有源场效应晶体管结构，其中所述有源场效应晶体管结构和所述环形抑制结构设置在所述第一沟槽与所述第二沟槽之间。
13.一种电子设备，其特征在于，所述电子设备包括：
第一结构，所述第一结构包括：
第一掺杂区域的第一部分，所述第一掺杂区域具有第一导电类型；
第二掺杂区域，所述第二掺杂区域覆盖在所述第一掺杂区域上并具有与所述第一导电类型相反的第二导电类型；以及
第三掺杂区域的第一部分，所述第三掺杂区域覆盖在所述第二掺杂区域上并具有所述第一导电类型；以及
第二结构，所述第二结构包括：
所述第一掺杂区域的第二部分；以及
所述第三掺杂区域的第二部分；
其中所述第二结构具有与所述第一结构不同的组成。
14.根据权利要求13所述的电子设备，其中：
所述第二掺杂区域邻接所述第一掺杂区域和所述第三掺杂区域中的每一者，所述第二掺杂区域是双极晶体管结构的基极区并且耦接到电源端子，并且所述第一结构是环形抑制结构，并且所述第二结构是耦接到所述第一掺杂区域的接触结构。
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