JP4768972B2

JP4768972B2 - インダクタ

Info

Publication number: JP4768972B2
Application number: JP2004161138A
Authority: JP
Inventors: 昭田辺; 健一郎肱岡
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2004-05-31
Filing date: 2004-05-31
Publication date: 2011-09-07
Anticipated expiration: 2024-05-31
Also published as: JP2005340731A

Description

本発明はインダクタに関する。詳しく述べると本発明は、使用可能な最高周波数が高くかつ、低ノイズ・低損失のインダクタに関する。

図２５はインダクタ配線の平面図で、図２６は図２５のＡ−Ｂ部分の断面図である。従来、シリコン基板上にインダクタ配線を形成する場合、図２６のようにインダクタ下部とその周辺のシリコン基板上は絶縁膜３と素子分離膜５となっていた。また、図２７のように、メタル層６１がインダクタ配線とシリコン基板の間に配置されていた（非特許文献１など）ものもあった。さらに、図２８のようにポリシリコン層６２がインダクタ配線とシリコン基板の間に配置されていたり（特許文献１）、図２９のようにシリコン基板と逆極性のシリコン層６３をを整流性接触させているものもあった（特許文献１）。

さらに、図３０のようにシリコン基板に抵抗性接触させて低抵抗のシリコン層６４をインダクタ配線に平行に配置させている例もあった（特許文献２）。
特開２０００−２２０８５号公報特開２０００−３０５１１０号公報 IEDM Technical Digest pp. 523-526, 1998

一般的にシリコン基板上のインダクタは図３に示すような等価回路で表すことができる。図３において、Ｒ０とＬ０はインダクタ配線自身の抵抗とインダクタンス、Ｃ１とＣ２はインダクタンス配線と基板との間の容量、Ｒ１とＲ２は基板の抵抗である。シリコン基板上にインダクタ配線を形成する場合に、インダクタ下部とその周辺のシリコン基板上が絶縁膜の場合、基板に渦電流が流れることで損失が発生するとともに、基板で発生する熱雑音を受けるという問題があった。これは図３の等価回路でＲ１とＲ２に電流が流れることによる損失の発生とＲ１とＲ２の発する熱雑音が原因である。さらに、Ｃ１とＣ２を介して他の素子から伝わる基板伝達ノイズを受けるという問題点があった。

また、インダクタとシリコン基板との間に金属やポリシリコンの層を形成するとＲ１とＲ２が小さくなるが、それによって寄生容量Ｃ１とＣ２の影響が大きくなり、インダクタの使用可能な最高周波数（共振周波数）が低下するという問題があった。逆にシリコン基板と逆極性のシリコン層を整流性接触させると、寄生容量Ｃ１とＣ２の影響は変化しないが、Ｒ１とＲ２が大きくなる。また、シリコン基板に抵抗性接触させて低抵抗のシリコン層をインダクタ配線に平行に配置させると、寄生容量Ｃ１とＣ２の影響は変化しないが、Ｒ１とＲ２もさほど小さくならないという問題があった。

本発明の目的は共振周波数を下げることなく低ノイズ・低損失のインダクタを提供することにある。

本発明は、シリコン基板上に形成するインダクタ配線において、インダクタ配線近傍の前記シリコン基板上に、前記シリコン基板よりも低抵抗のシリコン層を形成し、前記低抵抗のシリコン層はインダクタ配線直下には形成されないことを特徴とするインダクタである。

本発明においては、インダクタ近傍に低抵抗領域を設けることによって、インダクタのノイズや損失を抑えることができる。また、インダクタ配線の直下は高抵抗のシリコン基板とすることで、インダクタの見かけ上の寄生抵抗を低減できる。また、インダクタ近辺のシリコン基板表面に低抵抗のシリコンと金属の合金層を形成することで、熱雑音や基板伝達ノイズを低減できる。このため、共振周波数を下げることなく低ノイズ・低損失のインダクタを提供することができるものである。

以下、本発明を具体的実施形態に基づき詳細に説明する。

本発明においては、シリコン基板上に形成するインダクタ配線において、インダクタ配線近傍の前記シリコン基板上に、前記シリコン基板よりも低抵抗の層を形成する。

図１は本発明の一実施形態を示すものである。図１は本発明に係るインダクタをシリコン基板の上から見た図である。また図２は図１のＡ−Ｂ線断面図である。図１および２に示すように、インダクタ配線１の近傍のシリコン基板２の表面にシリコン基板と抵抗性接触する低抵抗の領域４を形成する。これにより、図３の等価回路において、インダクタ近傍の低抵抗層によってＲ１とＲ２を小さくできるので雑音や損失が小さくなる。

本発明において前記低抵抗層としては、特に限定されるものではないが、例えば、シリコン基板上に前記シリコン基板よりも低抵抗のシリコン層を形成する、具体的には、例えば、前記シリコン基板と同極性の不純物を添加することによって形成される低抵抗シリコン層を形成する；シリコン基板上にシリコンと金属の合金層を形成する；シリコン基板上に低抵抗のシリコン層を形成し、さらにその上部にシリコンと金属の合金層を形成する；前記シリコン基板上に絶縁膜を形成し、前記絶縁膜上に前記シリコン基板よりも低抵抗のポリシリコン層する；前記シリコン基板上に絶縁膜を形成し、前記絶縁膜上に前記シリコン基板よりも低抵抗のポリシリコン層し、さらに前記低抵抗のポリシリコン層上にシリコンと金属の合金層を形成するといった形態を用いることができる。

図４は本発明の別の実施の形態である。図４は本発明に係るインダクタをシリコン基板の上から見た図である。また図５は図４のＡ−Ｂ線断面図である。図４および図５に示すようにインダクタ配線１の内側と外側のインダクタ配線２の直下を除くシリコン基板２の表面に低抵抗の領域４を形成する。このように本発明においては、インダクタ配線近傍のシリコン基板上に形成される、前記低抵抗の層を、インダクタ配線直下には形成しないようにすることもできる。この場合、インダクタ配線１の直下は、金属層等の低抵抗層がないので、図３の等価回路においてＣ１やＣ２が小さい。さらにインダクタ周囲の低抵抗層によってＲ１とＲ２を小さくできるので雑音や損失が小さくなる。

以下、本発明を実施例によりより具体的に説明する。

図６は本発明のインダクタの第１の実施形態に係る一実施例を示すものである。本実施例においては、図のようにインダクタ配線１近傍のシリコン基板２上に低抵抗シリコン領域１１を形成する。

図７は本発明のインダクタの第２の実施形態に係る一実施例を示すものである。また図８は図７のＡ−Ｂ線の断面図である。本実施例においては、図７のようにインダクタ配線１の内側と外側のインダクタ配線１の直下を除くシリコン基板２の表面に低抵抗シリコン領域１１を形成する。さらに内側と外側をつなぐ連結領域１２を低抵抗領域１１と同じ材質で形成する。

図９は本発明のインダクタの第２の実施形態に係るの他の実施例である。この実施例においては、図のようにインダクタ配線１を２回以上の巻き数としている。インダクタ配線の内側の端子１４から信号線を引き出すために、インダクタ配線よりも下の層のメタル配線１３を内側の端子に接続している。

図１０は本発明のインダクタの第３の実施形態に係る一実施例を示すものである。図１０に示す実施例においては、基板がｐ型シリコン１５の場合で、ｐ型シリコン基板１５上にｐ型の不純物を基板中よりも多く添加したシリコン層１６を低抵抗シリコン層として形成している。なお、基板がｎ型の場合には、同様に、ｎ型の不純物を基板中よりも多く添加したシリコン層を形成すればよい。

図１１は本発明のインダクタの第４の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１近傍のシリコン基板２上にシリコンと金属の合金層２１を形成する。この合金層２１用の金属としては、例えば、チタン、コバルト、ニッケルなどを使用する。

図１２は本発明のインダクタの第５の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１の内側と外側のインダクタ配線１の直下を除くシリコン基板２の表面に前記したような合金層２１の領域を形成している。

図１３は本発明のインダクタの第６の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１近傍のシリコン基板２上に低抵抗のシリコン層１１を形成し、さらにその上にシリコンと金属の合金層２１を形成する。低抵抗のシリコン層１１は基板と同極性の不純物を導入することで形成し、合金用２１の金属にはチタン、コバルト、ニッケルなどを使用する。

図１４は本発明のインダクタの第７の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１の内側と外側のインダクタ配線１の直下を除くシリコン基板２の表面に、低抵抗のシリコン層１１と合金層２１を積層した領域を形成する。なお、低抵抗のシリコン層１１と合金層２１は、上記第６の実施形態におけると同様にして形成される。

図１５は本発明のインダクタの第８の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１近傍のシリコン基板２上に絶縁膜３１を形成し、その上にシリコン基板よりも低抵抗のポリシリコン層３２を形成する。

図１６は本発明のインダクタの第９の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１の内側と外側のインダクタ配線１の直下を除くシリコン基板２の表面に低抵抗のポリシリコン層３２を形成する。

図１７は本発明のインダクタの第１０の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１近傍のシリコン基板２上に絶縁膜３１を形成し、その上にシリコン基板よりも低抵抗のポリシリコン層３２を形成し、さらにその上にシリコンと金属の合金層２１を形成する。合金層２１用の金属には例えば、チタン、コバルト、ニッケルなどを使用する。

図１８は本発明のインダクタの第１１の実施形態に係る一実施例を示すものである。この実施例においては、図のようにインダクタ配線１の内側と外側のインダクタ配線１の直下を除くシリコン基板２の表面に低抵抗のポリシリコン層３２と合金２１の積層構造を形成する。

図１９は本発明のインダクタの第１２の実施形態に係る一実施例を示すものである。この実施例においては、前記第１１の実施形態に係る一実施例におけると同様に、インダクタ配線１の内側と外側のインダクタ配線１の直下を除くシリコン基板２の表面に低抵抗のポリシリコン層３２と合金層２１の積層構造が形成されているが、さらに、このポリシリコン層および合金層２１の側面にコンタクト３３を形成し、同一のコンタクト用金属が低抵抗シリコン層４とポリシリコン層３２と合金層２１の積層構造の両方に抵抗性接触するようにされている。

図２０は、本発明のインダクタの第１３の実施形態に係る一実施例を示すものである。この実施例においては、図に示すようにシリコン基板１上に低抵抗シリコン層１１と、強磁性体の合金層４１とが形成されている。このとき、合金層４１においてシリコンと合金にする金属として、鉄、ニッケル、コバルトなどの強磁性の材料を使用することで、低抵抗領域の磁気抵抗が下がり、基板下へ漏れる磁気を遮断することができる。

図２１（ａ）〜（ｃ）は本発明のインダクタの第１４の実施形態に係る一実施例を示すものである。図はシリコン基板上に低抵抗のシリコン層とシリコンと金属の合金層を積層する場合の各製造工程を示す。まず、図２１（ａ）に示すように、シリコン基板２にＭＯＳＦＥＴ領域４２とインダクタ領域４３を形成する。ＭＯＳＦＥＴ領域４２には低抵抗シリコン層１１と絶縁膜３１、ポリシリコン３２が形成されている。インダクタ領域４３には低抵抗シリコン層１１が形成されている。次に合金化の工程により図２１（ｂ）に示すように、ＭＯＳＦＥＴ領域４２とインダクタ領域４３両方に合金層２１を形成する。さらに図２１（ｃ）に示すように、インダクタ領域４３にインダクタ配線１を形成する。

図２２は本発明のインダクタの第１５の実施形態に係る一実施例を示すものである。この実施例においては、上述した他の実施例におけると同様に、シリコン基板上に合金層２１を形成される。さらに、この実施例においては、図２２に示すように、当該合金層２１にはインダクタ配線１に対して垂直な方向に切れ目が入っている。これにより、合金層２１で発生する渦電流を抑制することができ、損失が減少する。なお、このような、低抵抗層の短冊状パターンは、低抵抗層として、この合金層の代わりに、低抵抗のシリコン層や、シリコンと合金の積層構造や、ポリシリコンと合金の積層構造を用いた場合においても、同様に形成することができ、同様の作用を発揮させることができる。

図２３は、本発明のインダクタの第１５の実施形態に係る一実施例を示すものである。この実施例においては、インダクタ配線直下を除く部位において、シリコン基板２上に合金層２１を形成されている。さらに、図に示すように、合金層２１上の層間絶縁膜３を除去し、インダクタ配線１の左右に中空の領域９を形成する。これにより中空の領域９は層間絶縁膜３よりも誘電率が低いので、インダクタ配線１の寄生容量を低減できる。なお、このような、中空領域は、インダクタ配線直下を除く部位において低抵抗層として、この合金層の代わりに、低抵抗のシリコン層や、シリコンと合金の積層構造や、ポリシリコンと合金の積層構造を用いた場合においても、同様に形成することができ、同様の作用を発揮させることができる。

図２４は本発明に係るインダクタの特性を表す図である。この図は、５回巻きのインダクタ配線に対して３次元電磁界シミュレータでＱ値を計算した結果である。Ｑ値はインダクタの２つの端子の間の直列抵抗をＲ、直列インダクタンスをＬとするとＱ＝２πｆＬ／Ｒ（ｆは周波数）で表され、Ｑが大きいほど低損失なインダクタである。図中において、実線は、インダクタ配線が従来構造のシリコン基板上に形成されている場合のＱ値を示すものであり、一方、破線は、インダクタ配線が本発明に係る低抵抗層を有する基板上に形成されている場合のＱ値を示すものである。図に示されるように、本発明の方が高いＱ値が得られている。

本発明の第１の実施の形態に係るインダクタを示す平面図である。図１のＡ−Ｂ線断面図である。インダクタの等価回路である。本発明の第２の実施の形態に係るインダクタを示す平面図である。図４のＡ−Ｂ線断面図である。本発明のインダクタの第１の実施形態に係る一実施例を示す断面図である。本発明のインダクタの第２の実施形態に係る一実施例を示す平面図である。図７のＡ−Ｂ線断面図である。本発明のインダクタの第２の実施形態に係る別の実施例を示す平面図である。本発明のインダクタの第３の実施形態に係る一実施例を示す断面図である。本発明のインダクタの第４の実施形態に係る一実施例を示す断面図である。本発明のインダクタの第５の実施形態に係る一実施例を示す断面図である。図１２は本本発明のインダクタの第６の実施形態に係る一実施例を示す断面図である。本発明のインダクタの第７の実施形態に係る一実施例を示す断面図である。本発明のインダクタの第８の実施形態に係る一実施例を示す断面図である。本発明のインダクタの第９の実施形態に係る一実施例を示す断面図である。本発明のインダクタの第１０の実施形態に係る一実施例を示す断面図である。本発明のインダクタの第１１の実施形態に係る一実施例を示す断面図である。本発明のインダクタの第１２の実施形態に係る一実施例を示す断面図である。本発明のインダクタの第１３の実施形態に係る一実施例を示す断面図である。（ａ）〜（ｃ）はそれぞれ、本発明のインダクタの第１４の実施形態に係る一実施例の各製造工程における断面図である。本発明のインダクタの第１５の実施形態に係る一実施例を示す平面図である。本発明のインダクタの第１６の実施形態に係る一実施例を示す断面図である。本発明に係るインダクタのＱ値特性を、従来のインダクタのＱ値特性との比較において表す図である。従来のシリコン基板のみのインダクタの構成を示す平面図である。図２５のＡ−Ｂ線断面図である。従来のメタル層を挿入したインダクタの断面図である。従来のポリシリコン層を挿入したインダクタの断面図である。従来のシリコン基板上にシリコン基板と逆極性のシリコン層を接触させたインダクタの断面図である。従来のインダクタに平行に低抵抗シリコン層を配置した例を示す平面図である。

符号の説明

１インダクタ配線
２シリコン基板
３層間絶縁膜
４低抵抗層
５素子分離層
１１シリコンと金属の合金
１２シリコンと金属の合金
１３インダクタ配線より下層のメタル配線
１４インダクタ配線の内側の端子
１５ｐ型シリコン基板
１６高濃度にｐ型不純物を導入したシリコン
２１シリコンと金属の合金
３１絶縁膜
３２ポリシリコン
４１シリコンと強磁性体の合金
４２ＭＯＳＦＥＴ領域
４３インダクタ領域
５１中空の領域
６１メタル層
６２ポリシリコン層
６３シリコン基板と逆極性のシリコン層
６４低抵抗シリコン層

Claims

シリコン基板上に形成するインダクタ配線において、インダクタ配線近傍の前記シリコン基板上に、前記シリコン基板よりも低抵抗のシリコン層を形成し、
前記低抵抗のシリコン層はインダクタ配線直下には形成されないことを特徴とするインダクタ。
請求項１において、前記低抵抗のシリコン層上にシリコンと金属の合金層を形成することを特徴とするインダクタ。
請求項１において、インダクタ配線近傍の前記シリコン基板上に絶縁膜を形成し、前記絶縁膜上に前記シリコン基板よりも低抵抗のポリシリコン層を形成することを特徴とするインダクタ。
請求項３において、前記低抵抗のポリシリコン層上にシリコンと金属の合金層を形成することを特徴とするインダクタ。
請求項２または４のいずれか１つにおいて、前記合金層は強磁性の金属とシリコンとの合金であることを特徴とするインダクタ。
請求項１〜５のいずれか１つにおいて、前記低抵抗の層は前記インダクタ配線に対して垂直な方向に切れ目の入った短冊状であることを特徴とするインダクタ。
請求項１〜４のいずれか１つにおいて、前記低抵抗の層の上部には配線層間膜用の絶縁膜がないことを特徴とするインダクタ。