KR100404831B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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미쓰비시덴키 가부시키가이샤
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Abstract

인덕터를 포함한 반도체 장치에 있어서, 정전 유도 손실 및 전자 유도 손실을 저감시킬 수 있음과 함께, 구조 및 제조 공정이 복잡해지는 것을 방지한 반도체 장치를 제공한다.
RF 회로부 RP에서는, SOI 층(3)의 스파이럴 인덕터 SI의 배치 영역에 대응하는 영역이 복수의 트렌치 분리 산화막(11)에 의해 분할되어, 복수의 SOI 영역(21)이 형성되어 있다. 트렌치 분리 산화막(11)은, SOI 층(3)의 표면으로부터 매립 산화막(2)의 표면에 달하도록 배치된 트렌치 내에 실리콘 산화막을 매립함으로써 형성되고, 각 SOI 영역(21)은 전기적으로 완전히 분리되어 있다. 또, 트렌치 분리 산화막(11)은, 소정의 형성 폭으로, 매립 산화막(2)의 표면에 대해 거의 수직으로 연장하는 형상을 갖고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACRURUNG SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 인덕터를 갖는 고주파 회로를 포함하는 반도체 장치에 관한 것이다.
도 68을 참조하여, 고주파 회로를 구비한 반도체 장치의 구성의 일례에 대해 설명한다. 도 68은 무선 주파수(10㎑∼100㎓)의 전파 신호를 수신하여, 음성 신호로서 출력하는 기능을 갖는 반도체 장치(90)의 구성을 나타내는 블록도이다.
도 68에 도시된 바와 같이 반도체 장치(90)는, 수신한 전파 신호를 복조하는 RF 회로부(91), RF 회로부(91)에서 복조된 신호를 처리하여 음성 신호로 변환하는 논리부(92), RF 회로부(91) 및 논리부(92)에 있어서의 신호 처리에 필요한 데이터를 기억하는 메모리셀부(93)를 적어도 구비하고 있다. 또, 반도체 장치(90)는 전파 신호를 검출하는 안테나 장치(94) 및 음성 신호를 출력하는 방음 장치(95)에 접속된다.
RF 회로부(91)를 포함하여, 소위 고주파 회로에서는, 저항이나 캐패시터 외에 인덕터(인덕턴스 소자)인 것을 구비하고 있다. 인덕터는 고주파 전류에 대해 위상을 빠르게 하도록 작용하므로, 고주파 전류에 대해 위상을 늦추도록 작용하는 캐패시터에 대항하여 사용함으로써 고주파 전류의 매칭을 취할 수 있다.
도 68에서는 RF 회로부(91) 내의 인덕터 L1을 나타내지만, 인덕터 L1은 기생 캐패시터 C1을 지니고, 기생 캐패시터 C1은 저항 R1을 통해 접지되어 있다. 여기서, 저항 R1은 RF 회로부(91)를 형성하는 반도체 기판의 저항이고, 이 저항치가 매우 낮거나 혹은 매우 높은 경우에는 문제는 되지 않지만, 기판의 종류에 따라서는, 정전 유도 손실에 따라 전력을 소비하는 저항치(예를 들면 10Ω㎝ 정도)를 갖는 것이 있다.
이러한 정전 유도 손실을 방지하기 위한 구성을 도 69에 도시한다. 도 69에 있어서, 기생 캐패시터 C1은 저항 R1을 통해 접지되는 것뿐만 아니라, 저항 R2를 통해서도 접지되는 구성으로 되어 있다. 이 저항 R2는 저항 R1에 비해 매우 저항치가 낮게 설정되고, 고주파 전류는 주로 저항 R2를 통해 접지에 흘러, 정전 유도 손실을 일으키지 않는다.
또, 인덕터 L1의 단부 A는 안테나 장치(94)측에 접속되고, 단부 B는 MOS 트랜지스터 Q1의 소스·드레인 전극에 접속되어 있지만, 이것은 인덕터 접속의 일례이다.
저항 R2는 실드플레이트라고 호칭되는 도체판으로서, 인덕터 L1의 하층에 배치된다. 도 70에, 인덕터 L1 및 실드플레이트의 구성을 사시도로 나타낸다.
도 70에 도시된 바와 같이, 인덕터 L1은 배선을 스파이럴형으로 감아 형성되므로, 이후의 설명에서는 스파이럴 인덕터 SI라고 호칭한다. 스파이럴 인덕터 SI의 한쪽 단부인 소용돌이의 중심부는, 도시하지 않은 층간 절연막을 관통하는 콘택트부 CP를 통해 하층의 배선 WL에 접속되어 있다. 배선 WL은 반도체 기판 SB 상을 피복하는 층간 절연막 SZ 상에 배치되어 있다.
또, 배선 WL이 도 69에 도시된 인덕터 L1의 단부 B에 대응하고, 단부 A는 스파이럴 인덕터 SI의 다른 단부에 대응한다.
반도체 기판 SB는 SOI(silicon on insulator) 기판으로서, 도 70에서는 SOI 층 SL과, SOI 층 SL 내에 배치한 소자 분리 산화막 FZ만을 나타내고 있다. 소자 분리 산화막 FZ 상에는 스파이럴 인덕터 SI의 형성 영역에 대응하는 위치에, 스파이럴 인덕터 SI의 평면 방향의 배치 면적과 적어도 동등한 면적을 갖는 판형의 실드플레이트 SP가 배치되어 있다.
실드플레이트 SP는 배선재와 동일한 저저항의 도체로 구성되고, 도시하지 않은 배선을 통해 접지되기 때문에, 정전 유도 손실을 일으키지 않는다.
그러나, 스파이럴 인덕터 SI에 흐르는 전류에 의해, 실드플레이트 SP의 내부에 와전류가 발생하여, 전자 유도 손실이 증가하므로, 오히려 총 전력 손실이 증가한다고 하는 새로운 문제가 있다.
이 문제를 해결하기 위해, 와전류의 경로를 차단하도록 실드플레이트를 각 처에서 절결한 퍼포레이티드 그라운드 실드(perforated ground shield : 이후, PG실드라고 호칭함)가 제안되고 있다.
도 71에 PG 실드의 일례를 나타낸다. 도 71에 도시된 PG 실드는, 복수의 플레이트 PL에 의해 구성되고, 각 플레이트 PL 사이에는 전기적으로 절연되어 있다. 플레이트 PL의 평면 형상은 3각형이고, 각각의 정점이 PG 실드의 중심부를 구성하도록 방사형으로 배치되어 있다.
이러한 구성을 취함으로써, 와전류의 경로가 차단되어, 전자 유도 손실을 저감시킬 수 있다.
이와 같이, 인덕터를 갖는 종래의 반도체 장치에 있어서는, PG 실드를 이용함으로써, 정전 유도 손실 및 전자 유도 손실을 저감시켰지만, PG 실드를 형성하기 위해서는 도체층을 1층 증가시킬 필요가 있어, 구조가 복잡해짐과 함께, 제조 공정이 증가한다고 하는 문제가 있었다.
본 발명은 상기한 바와 같은 문제점을 해소하기 위해 이루어진 것으로, 인덕터를 갖는 반도체 장치에 있어서, 정전 유도 손실 및 전자 유도 손실을 저감시킬 수 있음과 함께, 구조 및 제조 공정이 복잡해지는 것을 방지한 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 제1 양상에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 주면 내에 배치된 실드층과, 상기 실드층이 형성되는 영역 상에 층간 절연막을 사이에 두고 배치된 인덕턴스 소자를 구비하며, 상기 실드층은 접지 전위에 접속된 적어도 1개의 도전부와, 상기 적어도 1개의 도전부의 평면 내에 상기 인덕턴스 소자에 의해 유기되는 와전류의 경로를 차단하는 적어도 1개의 전류 차단부를 갖고 있다.
본 발명의 제2 양상에 따른 반도체 장치에서는, 반도체 기판이, 토대가 되는 기판부와, 상기 기판부 상에 배치된 매립 산화막과, 상기 매립 산화막 상에 배치된 SOI 층을 구비하는 SOI 기판이며, 상기 적어도 1개의 전류 차단부는 상기 SOI 층의 표면으로부터 상기 SOI 층을 관통하여 상기 매립 산화막에 달하는 선택적으로 배치된 복수의 분리 산화막을 포함하고, 상기 적어도 1개의 도전부는 상기 복수의 분리 산화막에서 전기적으로 분리된 복수의 SOI 영역을 포함하고 있다.
본 발명의 제3 양상에 따른 반도체 장치에서는, 반도체 기판이, 토대가 되는 기판부와, 상기 기판부 상에 배치된 매립 산화막과, 상기 매립 산화막 상에 배치된 SOI 층을 구비하는 SOI 기판이며, 상기 적어도 1개의 도전부는 상기 SOI층을 얇게 하여 소정 두께가 된 복수의 SOI 영역을 포함하고, 상기 적어도 1개의 전류 차단부는 적어도 상기 복수의 SOI 영역사이를 매립하도록 배치된 절연막을 구비하고 있다.
도 1은 본 발명에 따른 실시예1의 반도체 장치의 구성을 나타내는 단면도.
도 2는 본 발명에 따른 실시예1의 반도체 장치의 PG 실드의 평면 구성을 나타내는 도면.
도 3은 PG 실드의 다른 평면 구성을 나타내는 도면.
도 4는 PG 실드의 다른 평면 구성을 나타내는 도면.
도 5는 PG 실드의 다른 평면 구성을 나타내는 도면.
도 6은 PG 실드의 다른 평면 구성을 나타내는 도면.
도 7은 PG 실드의 다른 평면 구성을 나타내는 도면.
도 8은 본 발명에 따른 실시예2의 반도체 장치의 구성을 나타내는 단면도.
도 9는 본 발명에 따른 실시예2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 10은 본 발명에 따른 실시예2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 11은 본 발명에 따른 실시예2의 반도체 장치의 제조 공정을 나타내는 단면도.
도 12는 본 발명에 따른 실시예3의 반도체 장치의 구성을 나타내는 단면도.
도 13은 본 발명에 따른 실시예3의 반도체 장치의 구성을 나타내는 단면도.
도 14는 본 발명에 따른 실시예3의 반도체 장치의 변형예의 구성을 나타내는 단면도.
도 15는 본 발명에 따른 실시예4의 반도체 장치의 구성을 나타내는 단면도.
도 16은 본 발명에 따른 실시예4의 반도체 장치의 PG 실드의 평면 구성을 나타내는 도면.
도 17은 본 발명에 따른 실시예4의 반도체 장치의 변형예의 구성을 나타내는 단면도.
도 18은 본 발명에 따른 실시예5의 반도체 장치의 구성을 나타내는 단면도.
도 19는 디싱을 설명하는 도면.
도 20은 본 발명에 따른 실시예6의 반도체 장치의 구성을 나타내는 단면도.
도 21은 본 발명에 따른 실시예6의 반도체 장치의 PG 실드의 평면 구성을 나타내는 도면.
도 22는 본 발명에 따른 실시예6의 반도체 장치의 변형예의 구성을 나타내는 단면도.
도 23은 본 발명에 따른 실시예6의 반도체 장치의 변형예의 PG 실드의 평면 구성을 나타내는 도면.
도 24는 본 발명에 따른 실시예7의 반도체 장치의 구성을 나타내는 단면도.
도 25는 본 발명에 따른 실시예7의 반도체 장치의 PG 실드의 평면 구성을 나타내는 도면.
도 26은 본 발명에 따른 실시예7의 반도체 장치의 변형예의 구성을 나타내는 단면도.
도 27은 본 발명에 따른 실시예7의 반도체 장치의 변형예의 구성을 나타내는 단면도.
도 28은 본 발명에 따른 실시예7의 반도체 장치의 변형예의 구성을 나타내는 단면도.
도 29는 본 발명에 따른 실시예8의 반도체 장치의 구성을 나타내는 단면도.
도 30은 본 발명에 따른 실시예8의 반도체 장치의 PG 실드의 평면 구성을 나타내는 도면.
도 31은 본 발명에 따른 실시예8의 반도체 장치의 변형예의 구성을 나타내는 단면도.
도 32는 본 발명에 따른 실시예8의 반도체 장치의 변형예의 PG 실드의 평면 구성을 나타내는 도면.
도 33은 본 발명에 따른 실시예9의 반도체 장치의 구성을 나타내는 단면도.
도 34는 본 발명에 따른 실시예9의 반도체 장치의 제조 공정을 나타내는 단면도.
도 35는 본 발명에 따른 실시예9의 반도체 장치의 PG 실드의 평면 구성을 나타내는 도면.
도 36은 본 발명에 따른 실시예9의 반도체 장치의 변형예의 구성을 나타내는단면도.
도 37은 본 발명에 따른 실시예10의 반도체 장치의 구성을 나타내는 사시도.
도 38은 본 발명에 따른 실시예10의 반도체 장치의 구성을 나타내는 단면도.
도 39는 본 발명에 따른 실시예10의 반도체 장치의 변형예의 구성을 나타내는 단면도.
도 40은 본 발명에 따른 실시예11의 반도체 장치의 구성을 나타내는 단면도.
도 41은 본 발명에 따른 실시예12의 반도체 장치의 구성을 나타내는 단면도.
도 42는 본 발명에 따른 실시예13의 반도체 장치의 구성을 나타내는 단면도.
도 43은 본 발명에 따른 실시예13의 반도체 장치의 제조 공정을 나타내는 단면도.
도 44는 본 발명에 따른 실시예13의 반도체 장치의 제조 공정을 나타내는 단면도.
도 45는 본 발명에 따른 실시예13의 반도체 장치의 제조 공정을 나타내는 단면도.
도 46은 본 발명에 따른 실시예13의 반도체 장치의 제조 공정을 나타내는 단면도.
도 47은 수소 어닐링에 의해 다공성층에 중공부를 설치하는 공정을 나타내는 단면도.
도 48은 수소 어닐링에 의해 다공성층에 중공부를 설치하는 공정을 나타내는 단면도.
도 49는 수소 어닐링에 의해 다공성층에 중공부를 설치하는 공정을 나타내는 단면도.
도 50은 다공성층을 양극화성법에 따라 형성하는 공정을 나타내는 단면도.
도 51은 다공성층을 양극화성법에 따라 형성하는 공정을 나타내는 단면도.
도 52는 다공성층을 양극화성법에 따라 형성하는 공정을 나타내는 단면도.
도 53은 다공성층을 양극화성법에 따라 형성하는 공정을 나타내는 단면도.
도 54는 다공성층을 양극화성법에 따라 형성하는 것 외의 방법을 나타내는 단면도.
도 55는 본 발명에 따른 실시예14의 반도체 장치의 구성을 나타내는 단면도.
도 56은 본 발명에 따른 실시예14의 반도체 장치의 제조 공정을 나타내는 단면도.
도 57은 본 발명에 따른 실시예14의 반도체 장치의 제조 공정을 나타내는 단면도.
도 58은 본 발명에 따른 실시예14의 반도체 장치의 제조 공정을 나타내는 단면도.
도 59는 본 발명에 따른 실시예14의 반도체 장치의 제조 공정을 나타내는 단면도.
도 60은 본 발명에 따른 실시예15의 반도체 장치의 구성을 나타내는 단면도.
도 61은 본 발명에 따른 실시예16의 반도체 장치의 구성을 나타내는 단면도.
도 62는 본 발명에 따른 실시예16의 반도체 장치의 제조 공정을 나타내는 단면도.
도 63은 본 발명에 따른 실시예16의 반도체 장치의 제조 공정을 나타내는 단면도.
도 64는 본 발명에 따른 실시예16의 반도체 장치의 제조 공정을 나타내는 단면도.
도 65는 본 발명에 따른 실시예16의 반도체 장치의 변형예의 구성을 나타내는 단면도.
도 66은 본 발명에 따른 실시예16의 반도체 장치의 변형예의 구성을 나타내는 단면도.
도 67은 본 발명에 따른 실시예16의 반도체 장치의 변형예의 구성을 나타내는 단면도.
도 68은 고주파 회로를 구비한 반도체 장치의 구성예를 나타내는 블록도.
도 69는 인덕터에 의한 정전 유도 손실을 설명하는 도면.
도 70은 스파이럴 인덕터 및 실드 플레이트의 구성을 나타내는 사시도.
도 71은 퍼포레이티드 실드(perforated shield)의 구성을 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
2 : 매립 산화막
2 : SOI층
11, 13, 16∼19 : 트렌치 분리 산화막
21, 22, 23, 241∼249, 261∼269, 271∼279, 281∼289, 291∼299 : SOI 영역
31, 32, 34 : 실리사이드막
SB : SOI 기판
SI : 스파이럴 인덕터
101∼108, 106A, 107A, 107B, 107C, 108A, 109A, 201, 301 : PG 실드
CV : 공동부
PR, PR1, PR2, PR3, PR4 : 다공성층
TR3, TR4, TR5, TR6 : 트렌치
<A. 실시예1>
<A-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예1로서, 도 1에 반도체 장치(100)의 구성을 나타낸다.
도 1에 도시된 반도체 장치(100)는, 도 68을 이용하여 설명한 반도체장치(90)를 예로 들면, RF 회로부(91)의 일부분을 나타내고 있고, RF 회로부 RP로나타낸다.
도 1에 있어서, 실리콘 기판(1)과, 상기 실리콘 기판(1) 상에 배치된 매립 산화막(2)과, 매립 산화막(2) 상에 배치된 SOI 층(3)으로 구성되는 SOI 기판 SB 상에, RF 회로부 RP가 배치되어 있다.
RF 회로부 RP에서는, SOI 층(3)의 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 영역이 복수의 트렌치 분리 산화막(11)에 의해 분할되고, 복수의 SOI 영역(21)이 형성되어 있다. 트렌치 분리 산화막(11)은, SOI 층(3)의 표면으로부터 매립 산화막(2)의 표면에 달하도록 배치된 트렌치 내에 실리콘 산화막을 매립함으로써 형성되고, 각 SOI 영역(21)은 전기적으로 완전히 분리되어 있다.
또, 트렌치 분리 산화막(11)은, 소정의 형성 폭으로, 매립 산화막(2)의 표면에 대해 거의 수직으로 연장하는 형상을 갖고 있다.
또한, 각 SOI 영역(21)의 상부에는 실리사이드막(31)이 배치되고, 각각 복수의 트렌치 분리 산화막(11), SOI 영역(21), 실리사이드막(31)에 의해, PG 실드(101)(실드층)이 구성된다.
또, 트렌치 분리 산화막(11)과 같이, 전기적으로 완전히 분리된 SOI 영역을 규정하는 분리 산화막을 완전 분리 산화막이라고 호칭한다.
또한, PG 실드(101)의 형성 영역은 트렌치 분리 산화막(12)에 의해 규정되고, PG 실드(101)의 형성 영역 밖에서는, 트렌치 분리 산화막(12)에 의해 SOI층(3)이 분할되고, SOI 영역(51 및 52)이 형성되어 있다. 트렌치 분리 산화막(12)은 완전 분리 산화막이고, SOI 영역(51 및 52)은 전기적으로 완전히 분리되어 있다.
SOI 영역(51 및 52)에는 MOS 트랜지스터 Q11 및 Q12가 각각 형성되어 있다. MOS 트랜지스터 Q11 및 Q12는, 모두 SOI 영역(51 및 52) 상에 배치된 게이트 절연막 GZ, 게이트 절연막 GZ 상에 배치된 게이트 전극 GT, 게이트 전극 GT 상에 배치된 실리사이드막 GS 및, 이들의 측면을 피복하도록 배치된 측벽 절연막 GW를 구비하고 있다. 또, MOS 트랜지스터 Q11 및 Q12는 일반적인 MOS 트랜지스터로서, 그 구성 및 제조 방법에 특징이 있는 것은 아니다.
또한, MOS 트랜지스터 Q11에 있어서는, 측벽 절연막 GW의 외측의 SOI 영역(51)의 표면 내에 배치된 실리사이드막 SS 및 소스·드레인 영역 SD를 나타내고 있지만, MOS 트랜지스터 Q12에 있어서도 동일한 구성을 갖고 있는 것은 물론이다. MOS 트랜지스터 Q12는, 게이트 전극 GT의 길이 방향에 따른 단면 구성을 나타내므로 상술된 구성이 도시되지 않을 뿐이다.
그리고, SOI 기판 SB 상 전역을 피복하도록, 예를 들면 실리콘 산화막으로 구성되는 층간 절연막(4)이 배치되고, 층간 절연막(4) 상에는 스파이럴 인덕터 SI를 MOS 트랜지스터 Q11에 전기적으로 접속하는 배선 WL이 배치되어 있다. 배선 WL의 한쪽의 단부는, 층간 절연막(4)을 관통하여 MOS 트랜지스터 Q11의 실리사이드막 SS에 달하는 콘택트부 CP1에 접속되어 있다. 또, 콘택트부 CP1는, 층간 절연막(4)을 관통하는 콘택트홀 내에 도체를 매립하여 구성되어 있다.
또한, 층간 절연막(4) 상을 피복하도록, 예를 들면 실리콘 산화막으로 구성되는 층간 절연막(5)이 배치되고, 층간 절연막(5) 상에 스파이럴 인덕터 SI가 배치되어 있다. 스파이럴 인덕터 SI의 한쪽의 단부는 층간 절연막(5)을 관통하여 배선 WL에 달하는 콘택트부 CP를 통해 배선 WL에 접속되어 있다.
여기서, PG 실드(101)의 평면에서 봤을 때의 형상을 도 2에 도시한다. 도 2에 도시된 바와 같이, PG 실드(101)를 구성하는 각 SOI 영역(21)은, 각각 평면에서 봤을 때의 형상이 대략 L 자형을 이루고, 각각이 대칭으로 배치되어 있다.
즉, 복수의 SOI 영역(21)은, 상사형상의 대소 2종류의 SOI 영역(21L 및 21S)으로 분류되고, SOI 영역(21S)은 SOI 영역(21L)이 직교하는 2개의 아암으로 규정되는 영역(내측 영역으로 호칭)에 SOI 영역(21L)과 동일한 배치 형태가 되도록 배치되어 있다.
그리고, SOI 영역(21L 및 21S)의 1세트를 제1 유닛으로 하면, 제1 유닛에 대해 선대칭인 형상으로 제2 유닛이 배치되고, 또한 제1 및 제2 유닛에 대해 선대칭인 형상으로 제3 및 제4 유닛이 배치된 구성으로 되어 있다. 따라서, PG 실드(101)는, 4개의 SOI 영역(21S) 및 4개의 SOI 영역(21L)을 갖게 된다.
그리고, 4개의 SOI 영역(21L)은 각각의 2개 아암의 한쪽이, 다른 SOI 영역(21L)의 2개의 아암의 한쪽과 대향하도록 배치되어 있으므로, 4개의 SOI 영역(21L)으로 규정되는 트렌치 분리 산화막(11)의 평면에서 봤을 때 형상은 십자형을 이루고 있다.
또, 도 1에 도시된 PG 실드(101)의 구성은, 예를 들면 도 2에서의 X-X선에서의 단면에 대응하고, 각 SOI 영역(21)은 도 1에서의 층간 절연막(4)을 관통하여 실리사이드막(31)에 달하는 콘택트부(도시하지 않음)를 통해 소정의 배선(도시하지 않음)에 전기적으로 접속되어, 해당 배선을 통해 접지되게 된다.
<A-2. 작용 효과>
이상 설명된 바와 같이, PG 실드(101)는 트렌치 분리 산화막(11)에 의해 전기적으로 분리된 복수의 SOI 영역(21) 및 실리사이드막(31)의 적층체로 구성되며, 해당 적층체는 실리사이드막(31)의 존재에 의해 비교적 저저항이 되므로, 정전 유도 손실을 저감시킬 수 있음과 함께, 와전류의 경로가 트렌치 분리 산화막(11)에 의해 차단되므로, 와전류에 기인하는 전자 유도 손실을 입을 일이 없다.
또, 정전 유도 손실 및 전자 유도 손실의 증가는 인덕터의 성능을 나타내는 Q값(인덕터에 저장되는 에너지를, 각종 손실로 나눈 값)을 감소시키므로, 정전 유도 손실 및 전자 유도 손실을 저감시키는 것은 Q값의 향상에 기여하게 된다.
또한, 트렌치 분리 산화막(11)은, MOS 트랜지스터 Q11 및 Q12 등이 형성되는 소자 형성 영역의 트렌치 분리 산화막(12)의 형성 공정에서, 예를 들면 공통의 레지스트 마스크를 이용하여 SOI 층(3)을 동시에 패터닝함으로써 형성할 수 있고, 또 실리사이드막(31)은 MOS 트랜지스터 Q11 및 Q12의 실리사이드막 GS 및 SS와 동시에 형성할 수 있으므로, PG 실드(101)의 형성때문에 새로운 공정이 증가하지 않아, 제조 방법이 복잡해지는 일이 없다.
또한, PG 실드(101)는 SOI 층(3) 내에 형성되므로, PG 실드의 형성때문에 새로운 도체층은 불필요하여, 장치 구조가 복잡해지는 일도 없다.
또, 이상의 설명에서는 트렌치 분리를 이용하여 소자간 분리를 행하는 구성을 나타냈지만, LOCOS (Local Oxide of Silicon) 분리나 메사 분리등의 다른 소자간 분리 기술을 이용해도 좋은 것은 물론이다. 이것은, 이하에 설명된 본 발명에 따른 실시예2∼16 중, 트렌치 분리 특유의 디싱의 해결을 목적으로 한 실시예 이외의 실시예에서도 마찬가지다.
<A-3. 변형예>
PG 실드의 평면에서 봤을 때의 형상은 도 2에 도시된 형상으로 한정되는 것이 아니고, 와전류의 경로를 차단하는 절취부를 구비하는 것이면 좋다.
도 3∼도 7에 PG 실드의 평면에서 봤을 때의 형상의 다른 예를 나타낸다.
도 3에 도시된 PG 실드는, 평면에서 봤을 때의 형상이 3각형의 2개 SOI 영역(21A)이, 각각의 저변이 대향하도록 배치되어 제1 유닛을 구성하고, 제1 유닛에 대해 선대칭인 형상으로 제2 유닛이 배치되고, 또한 제1 및 제2 유닛에 대해 선대칭인 형상으로 제3 및 제4 유닛이 배치된 구성이 되고, 8개의 SOI 영역(21A)을 갖고 있다. 또, 각 SOI 영역(21A) 사이에는 트렌치 분리 산화막(11)이 배치되어 있다.
도 4에 도시된 PG 실드는, PG 실드 전체의 크기와 동일하여, 평면에서 봤을 때의 형상이 구형의 SOI 영역(21B)이, 그 중심 부분에까지 달하는 절취부 NP를 포함한 구성으로 되어 있다. 절취부 NP에는 트렌치 분리 산화막(11)이 배치되고, 와전류는 절취부 NP에서 차단되게 된다.
도 5에 도시된 PG 실드는, 구형의 4개의 SOI 영역(21C)이 2행 2열의 매트릭스형으로 배치되어 구성되어 있다. 또, 각 SOI 영역(21C) 사이에는 트렌치 분리 산화막(11)이 배치되어 있다.
도 6에 도시된 PG 실드는, 가늘고 긴 형상의 4개의 SOI 영역(21D)이, 그 길이 방향의 변이 상호 평행해지도록 일렬로 배치되어 있다. 또, 각 SOI 영역(21D) 사이에는 트렌치 분리 산화막(11)이 배치되어 있다.
도 7에 도시된 PG 실드는, 상사형상의 대소 3종류의 L 자형의 SOI 영역(21L, 21M 및 21S)와, 구형의 SOI 영역(21E)을 포함하고 있다. 그리고, SOI 영역(21M)은 SOI 영역(21L)이 직교하는 2개의 아암으로 규정되는 내측 영역에 SOI 영역(21L)과 동일한 배치 형태가 되도록 배치되고, SOI 영역(21S)은 SOI 영역(21M)이 직교하는 2개의 아암으로 규정되는 내측 영역에 SOI 영역(21M)과 동일한 배치 형태가 되도록 배치되고, SOI 영역(21E)은 SOI 영역(21S)이 직교하는 2개의 아암으로 규정되는 내측 영역에 배치되어 있다. 또, 각 SOI 영역(21L, 21M, 21S 및 21E) 사이에는 트렌치 분리 산화막(11)이 배치되어 있다.
<B. 실시예2>
<B-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예2로서, 도 8에 반도체 장치(200)의 구성을 나타낸다.
도 8에 도시된 반도체 장치(200)는, 도 68을 이용하여 설명한 반도체 장치(90)를 예로 들면, RF 회로부(91) 및 논리부(92)의 일부분을 도시하고, 각각 RF 회로부 RP 및 논리부 LP로서 나타낸다.
도 8에서, 실리콘 기판(1)과, 상기 실리콘 기판(1) 상에 배치된 매립 산화막(2)과, 매립 산화막(2) 상에 배치된 SOI 층(3)으로 구성되는 SOI 기판 SB 상에, RF 회로부 RP 및 논리부 LP가 배치되어 있다.
RF 회로부 RP에서는, SOI 층(3)의 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 영역이 복수의 트렌치 분리 산화막(13)에 의해 분할되고, 복수의 SOI 영역(22)이 형성되어 있다. 트렌치 분리 산화막(13)은, SOI층(3)의 표면으로부터 매립 산화막(2)의 표면에 달하도록 배치된 트렌치 내에 실리콘 산화막을 매립함으로써 형성되고, 각 SOI 영역(22)은 전기적으로 완전히 분리되어 있다.
또한, 각 SOI 영역(22)의 상부에는 실리사이드막(32)이 배치되고, 각각 복수의 트렌치 분리 산화막(13), SOI 영역(22), 실리사이드막(32)에 의해 PG 실드(102)(실드층)가 구성된다.
또, 트렌치 분리 산화막(13)은, 제1 형성 폭으로 매립 산화막(2) 표면에 대해 거의 수직으로 연장하는 제1 부분과, 제1 부분의 하부에 연속하여, 제1 형성 폭보다도 좁은 제2 형성 폭으로 매립 산화막(2)의 표면에 대해 거의 수직으로 연장하는 제2 부분으로 구성되어 있다.
또, PG 실드(102)의 평면에서 봤을 때의 형상은, 예를 들면 도 2를 이용하여 설명한 형상을 취해도 좋고, 도 3∼도 7을 이용하여 설명한 형상을 채용해도 좋다.
또한, RF 회로부 RP와 논리부 LP사이에는 트렌치 분리 산화막(14)에 의해 전기적으로 분리되어, 논리부 LP 에서는, 트렌치 분리 산화막(15)에 의해 SOI 층(3)이 분할되고, SOI 영역(61 및 62)이 형성되어 있다.
또, 트렌치 분리 산화막(15)과 같이, SOI 영역을 전기적으로 완전히 분리하는 것은 아니고, 그 하부에 SOI 층(3)이 웰 영역 WR로서 배치된 분리 산화막을 부분 분리 산화막이라고 호칭한다.
<B-1-1. 부분 분리 산화막에 대해>
여기서, 부분 분리 산화막에 대해 간단히 설명한다. 완전 분리 산화막에 의해 다른 소자로부터 전기적으로 완전히 분리된 MOS 트랜지스터에서는, 다른 MOS 트랜지스터사이에서의 래치 업이 원리적으로 발생하지 않는다.
따라서, 완전 분리 산화막을 이용하여 CMOS 트랜지스터를 갖는 SOI 디바이스를 제조하는 경우에는, 미세 가공 기술로 결정되는 최소 분리 폭을 사용할 수 있어 칩 면적을 축소할 수 있는 장점이 있었다. 그러나, 충돌 전리 현상에 의해 발생하는 캐리어(NMOS에서는 홀)가 채널 형성 영역(보디 영역)에 저장되고, 이에 따라 탱크가 발생하거나, 동작 내압이 열화하거나, 또한 채널 형성 영역의 전위가 안정되지 않기 때문에 지연 시간의 주파수 의존성이 발생하는 등의 기판 부유 효과에 따른 영향이 있었다.
이러한 채널 형성 영역의 전위의 변동에 대해서는, 「IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 45, NO.7, JULY 1998, pp1479-1484, "Analysis of Delay Time Instability According to the Operating Frequency in Field Shield Isolated SOI Circuits" S. Maeda et al.」(문헌1)에 구체적으로 기재되어 있다. 즉, 보디 영역의 전위가 과도적으로 변동하기 때문에, 이에 따라 트랜지스터의 특성도 과도적으로 변동하여, 회로 동작이 불안정해지는 것이다(문헌1의 도 7 참조).
또한, 문헌1의 도 5에서 도시된 바와 같이 딜레이 타임에 주파수 의존성이 나타나는 것도 검증되고 있다.
그래서 고안된 것이, 파셜 트렌치 분리라고도 호칭되는 부분 분리 산화막이고, 도 8의 구성을 예로 들면, 트렌치 분리 산화막(15) 하부의 웰 영역 WR을 통해 캐리어의 이동이 가능하고, 캐리어가 채널 형성 영역에 저장된다는 것을 방지할 수 있고, 또한 웰 영역 WR을 통해 채널 형성 영역의 전위를 고정할 수 있으므로, 기판 부유 효과에 따른 여러 문제가 발생하지 않는다.
도 8에서는 부분 분리 산화막과 완전 분리 산화막을 병용한 구성을 나타내고 있지만, 부분 분리 산화막과 완전 분리 산화막과의 병용예 및 그 제조 방법에 대해서는, 특허 출원 번호11-177091의 명세서 내의 도 4∼도 7 및 도 8∼도 27에 개시되어 있다.
또한, 부분 분리 산화막과 완전 분리 산화막을 병용하는 경우에, 분리 산화막의 한쪽 측이 완전 분리 산화막의 형상이 되고, 다른 부분이 분리 산화막의 형상이 된 병합 분리 산화막을 사용하는 경우가 있지만, 병합 분리 산화막의 구성 및 그 제조 방법에 대해서는, 특허 출원 번호2000-39484의 명세서 내의 도 1∼도 38에 개시되어 있다.
또한, 부분 분리 산화막의 단면 형상에 대해서는, "IEEE International SOI Conference, Oct. 1999, pp131-132," Bulk-Layout-Compatible 0.18㎛ SOI-CMOS Technology Using Body-Fixed Partial Trench Isolation(PIT)" Y. Hirano etal.」(문헌2)의 도 2로서 SEM 사진을 이용하여 도시되어 있다.
여기서, 도 8의 설명으로 되돌아간다. 도 8의 논리부 LP에서, SOI 영역(61 및 62)에는 MOS 트랜지스터 Q21 및 Q22가 각각 형성되어 있다.
MOS 트랜지스터 Q21 및 Q22은, 도 1에 도시된 MOS 트랜지스터 Q11 및 Q12와 마찬가지로 일반적인 MOS 트랜지스터이고, 기본적인 구성 요소는 동일하므로, MOS 트랜지스터 Q11 및 Q12와 동일한 구성에 대해서는 동일 부호를 붙이고, 중복되는 설명은 생략한다.
기타, 도 1에 도시된 반도체 장치(100)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
<B-2. 제조 방법>
이어서, 제조 공정을 순서대로 도시한 도 9∼도 11을 이용하여 반도체 장치(200)의 제조 방법에 대해 설명한다.
우선, SOI 기판 SB를 준비하고, 도 9에 나타내는 공정에서, SOI 층(3) 상에 두께 20㎚ 정도의 실리콘 산화막 OX 및 두께 200㎚ 정도의 실리콘 질화막 SN을 순차 형성한 후, 패터닝한 레지스트 마스크 RM1을 이용하여, 실리콘 산화막 OX, 실리콘 질화막 SN 및 SOI 층(3)의 다층막을, SOI 층(3)의 하층부가 남도록 에칭하고, 트렌치 분리 산화막(13, 14 및 15)이 형성되는 영역에 트렌치 TR131, TR141 및 TR15를 형성한다.
이어서, 도 10에 나타내는 공정에서, 트렌치 TR131, TR141의 일부를 피복함과 함께, 트렌치 TR15를 완전히 피복하는 레지스트 마스크 RM2를 이용하여, 트렌치TR131, TR141의 레지스트 마스크 RM2로 피복하지 않은 부분을 더 에칭함으로써 SOI 층(3)을 관통하는 트렌치 TR13 및 TR14를 형성한다.
이어서, 레지스트 마스크 RM2를 제거한 후, 전면에 걸쳐 두께 500㎚ 정도의 실리콘 산화막을 형성하여, 트렌치 TR13∼TR15를 매립하고, CMP(Chemical Mechanical Polishing) 처리에 의해 실리콘 질화막 SN의 도중까지 연마하고, 그 후 실리콘 질화막 SN 및 실리콘 산화막 OX를 제거함으로써, 도 11에 도시된 바와 같이 트렌치 분리 산화막(13∼15)을 얻는다.
또, 이 후에는, 기존의 MOS 트랜지스터의 제조 공정(기존의 샐리사이드 공정을 포함함), 층간 절연막의 제조 공정, 배선층의 제조 공정, 스파이럴 인덕터의 제조 공정 등을 거쳐, 반도체 장치(200)를 얻는다.
<B-3. 작용 효과>
이상 설명한 바와 같이, PG 실드(102)는 트렌치 분리 산화막(13)에 의해 전기적으로 분리된 복수의 SOI 영역(22) 및 실리사이드막(32)의 적층체로 구성되고, 해당 적층체는 실리사이드막(32)의 존재에 의해 비교적 저저항이 되므로, 정전 유도 손실을 저감시킬 수 있음과 함께, 와전류의 경로가 트렌치 분리 산화막(13)에 의해 차단되므로, 와전류에 의한 전자 유도 손실을 입는 일이 없다.
또한, 트렌치 분리 산화막(13)은, 논리부 LP와 RF 회로부 RP와의 경계의 트렌치 분리 산화막(14) 및 논리부 LP의 MOS 트랜지스터 Q21과 Q22와의 분리에 사용되는 트렌치 분리 산화막(15)의 형성 공정에서, 공통의 레지스트 마스크 RM1 및 RM2를 이용하여 형성할 수 있고, 또 실리사이드막(32)은 MOS 트랜지스터 Q21 및Q22의 실리사이드막 GS 및 SS와 동시에 형성할 수 있으므로, PG 실드(102)의 형성때문에 새로운 공정이 증가하지 않아, 제조 방법이 복잡해지는 일이 없다.
또, 트렌치 분리 산화막(13)의 상부 단연부의 형상을, 트렌치 분리 산화막(14 및 15)의 상부 단연부의 형상과 동일하게 할 수 있다고 하는 특징도 있다.
또한, PG 실드(102)는 SOI 층(3) 내에 형성되므로, PG 실드의 형성때문에 새로운 도체층은 불필요하여, 장치 구조가 복잡해지는 일도 없다.
또한, 논리부 LP에서는 부분 분리 산화막인 트렌치 분리 산화막(15)에 의해 소자 사이를 분리하므로, 트렌치 분리 산화막(15)의 하부의 웰 영역 WR을 통해 채널 형성 영역(보디 영역)의 전위를 고정할 수 있고, 기판 부유 효과에 따른 여러 문제를 방지할 수 있다.
<B-4. 변형예>
PG 실드(102)에서는, 트렌치 분리 산화막(13)은, 트렌치 분리 산화막(14) 및 트렌치 분리 산화막(15)의 형성 공정에서, 공통의 레지스트 마스크 RM1 및 RM2를 이용하여 형성되는 예를 나타냈지만, 공정이 약간 복잡해지는 것을 허용할 수 있는 것이면, 도 1을 이용하여 설명한 반도체 장치(100)의 트렌치 분리 산화막(11)과 같이, 단순한 단면 형상으로 해도 좋다.
<C. 실시예3>
<C-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예3로서, 도 12에 반도체 장치(300)의 구성을 나타낸다.
도 12에 도시된 반도체 장치(300)는, 도 8에 도시된 반도체 장치(200)와 마찬가지로, SOI 기판 SB 상에, RF 회로부 RP 및 논리부 LP가 배치된 구성을 나타내고 있다.
RF 회로부 RP에서는, 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 매립 산화막(2) 상에, 독립한 복수의 SOI 영역(23)이 형성되고, PG 실드(103)(실드층)를 구성하고 있다. 그리고, PG 실드(103)는 전체가 트렌치 분리 산화막(16)으로 피복되어 있다.
또, PG 실드(103)의 평면에서 봤을 때의 형상은, 예를 들면 도 2를 이용하여 설명한 형상을 채용해도 좋고, 도 3∼도 7을 이용하여 설명한 형상을 채용해도 좋다.
또한, 논리부 LP에서는, 부분 분리 산화막인 트렌치 분리 산화막(15)에 의해 SOI 층(3)이 분할되고, SOI 영역(71 및 72)이 형성되어 있다. 그리고, SOI 영역(71 및 72)에는 MOS 트랜지스터 Q31 및 Q32가 각각 형성되어 있다.
MOS 트랜지스터 Q31 및 Q32는, 도 1에 도시된 MOS 트랜지스터 Q11 및 Q12와 마찬가지로 일반적인 MOS 트랜지스터이고, 기본적인 구성 요소는 동일하므로, MOS 트랜지스터 Q11 및 Q12와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
기타, 도 1에 도시된 반도체 장치(100)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
SOI 영역(23)은, 반도체 장치(200)의 제조 방법을 나타내는 도 10을 이용하여 설명하면, RF 회로부 RP에서, 트렌치 TR141의 레지스트 마스크 RM2로 피복하지 않은 부분을 더욱 에칭하여 SOI 층(3)을 관통하는 트렌치 TR14를 형성한다. 그 후, 레지스트 마스크 RM2를 제거하여, 실리콘 산화막 OX, 실리콘 질화막 SN을 완전히 제거함과 함께, SOI 층(3)의 일부를 제거함으로써 형성할 수 있다. 또, 이 경우 논리부 LP에서는 실리콘 산화막 OX, 실리콘 질화막 SN이 제거되지 않도록, 레지스트 마스크로 피복하게 된다.
그리고, SOI 영역(23)의 형성 후에는, 논리부 LP의 레지스트 마스크를 제거하고, 전면에 걸쳐 실리콘 산화막을 형성하여, 트렌치 TR15를 매립함과 함께, SOI 영역(23)의 형성시에 형성된 트렌치를 매립하고, CMP 처리에 따라 논리부 LP에 남는 실리콘 질화막 SN의 도중까지 연마하고, 그 후 실리콘 질화막 SN 및 실리콘 산화막 OX를 제거함으로써, 트렌치 분리 산화막(16 및 15)을 얻는다.
또, SOI 영역(23)은, 소위 보디 영역의 기초부에 상당하는 영역이고, 그 두께는 트렌치 분리 산화막(15) 하부의 웰 영역 WR의 두께와 동일해진다.
<C-2. 작용 효과>
이상 설명한 바와 같이, PG 실드(103)는 트렌치 분리 산화막(16)에 의해 피복된 복수의 독립한 SOI 영역(23)으로 구성되어 있으므로, 정전 유도 손실을 저감시킬 수 있음과 함께, 와전류의 경로가 트렌치 분리 산화막(16)에 의해 차단되므로, 와전류에 의한 전자 유도 손실을 입는 일이 없다.
또한, PG 실드(103)는 SOI 층(3)을 분할하여 형성되므로, PG 실드의 형성때문에 새로운 도체층은 불필요하여, 장치 구조가 복잡해지는 일도 없다.
또한, 논리부 LP에서는 부분 분리 산화막인 트렌치 분리 산화막(15)에 의해 소자 사이를 분리하므로, 트렌치 분리 산화막(15) 하부의 웰 영역 WR을 통해 채널 형성 영역(보디 영역)의 전위를 고정할 수 있어, 기판 부유 효과에 따른 여러 문제를 방지할 수 있다.
<C-3. 변형예1>
이상 설명한 PG 실드(103)는, 독립한 복수의 SOI 영역(23)으로 구성되어 있다. 이것은, SOI 층(3)에는 웰 주입(혹은 채널 주입이라고도 호칭됨)이 행해지기 때문에, 실리콘 기판(1)보다도 저저항으로 되므로, SOI 영역(23)을 도체로서 사용하는 것이지만, 더욱 저항치를 내리고 싶은 경우에는, SOI 영역(23)에 불순물을 비교적 고농도로 주입하면 된다. 도 13에 그 공정의 일례를 나타낸다.
즉 도 13에 도시된 바와 같이, 적어도 트렌치 분리 산화막(16)까지가 형성된 상태(도 13에서는 MOS 트랜지스터 Q31 및 Q32가 형성된 상태를 예시)의 SOI 기판 SB에서, 논리부 LP 상 및 불순물을 주입하지 않은 부분 상에 레지스트 마스크 RM3을 형성하고, 트렌치 분리 산화막(16)을 통해 이온 주입에 의해 불순물을 주입한다. 그 도우즈량은 1×1014∼1×1016/㎠이다.
또 불순물의 주입은 상기 방법에 한정되는 것은 아니고, PG 실드(103)를 형성한 후, 소자 분리 산화막(16)을 형성하기 전에 행해도 되고, 또한 PG 실드(103) 상에 대응하는 소자 분리 산화막(16)을 제거하여, SOI 영역(23)을 노출시킨 상태에서 행해도 좋다.
<C-4. 변형예2>
또한, 도 14에 도시된 반도체 장치(300A)와 같이, 각각의 SOI 영역(23)의 상부에 실리사이드막(33)을 형성한 PG 실드(103A)(실드층)을 사용해도 된다.
PG 실드(103A)는, 도 12에 도시된 PG 실드(103)를 형성 후, 소자 분리 산화막(16)으로 일단 피복한 후, PG 실드(103) 상에 대응하는 소자 분리 산화막(16)을 제거하여 개구부(161)를 형성하여 SOI 영역(23)을 노출시킨다. 그 후, 논리부 LP의 MOS 트랜지스터 Q31 및 Q32의 형성에서의 샐리사이드 공정에서, 노출된 SOI 영역(23) 상에 실리사이드막(33)을 동시에 형성한다. 또, 트렌치 분리 산화막(16)의 개구부(161)는, 나중에, 층간 절연막에 의해 매립되게 된다.
이와 같이, SOI 영역(23) 상에 실리사이드막(33)을 구비한 PG 실드(103A)는, PG 실드(103)보다도 저저항이 되므로, 정전 유도 손실 방지의 효과가 높아진다.
<D. 실시예4>
<D-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예4로서, 도 15에 반도체 장치(400)의 구성을 나타낸다.
도 15에 도시된 반도체 장치(400)는, 도 12에 도시된 반도체 장치(300)와 마찬가지로, SOI 기판 SB 상에, RF 회로부 RP 및 논리부 LP가 배치된 구성을 나타내고 있다.
RF 회로부 RP에서는, 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 SOI 층(3) 내에, 상호 밀접한 SOI 영역(241∼249)으로 구성되는PG 실드(104) (실드층)이 형성되어 있다.
또한, RF 회로부 RP와 논리부 LP 사이에는 부분 분리 산화막인 트렌치 분리 산화막(15)이 배치되고, 논리부 LP에서는, 트렌치 분리 산화막(15)에 의해 SOI 층(3)이 분할되고, SOI 영역(71 및 72)이 형성되어 있다. 그리고, SOI 영역(71 및 72)에는 MOS 트랜지스터 Q31 및 Q32가 각각 형성되어 있다.
또, 기타, 도 12를 이용하여 설명한 반도체 장치(300)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
PG 실드(104)를 구성하는 SOI 영역(241∼249)은, 인접하는 영역끼리, 각각 불순물 농도 혹은 불순물의 도전형이 다르게 구성되며, PN 정션에 의해 와전류를 차단하도록 구성되어 있다.
도 15에서는, SOI 영역(241∼249)이, 각각 P-(저농도의 P형 불순물을 포함함) 영역, P+(고농도의 P형 불순물을 포함함) 영역, P-영역, N+(고농도의 N형 불순물을 포함함) 영역, P-영역, P+영역, P-영역, N+영역, P-영역으로 되어 있다.
여기서, 도 16에 PG 실드(104)의 평면에서 봤을 때의 형상을 나타낸다. PG 실드(104)의 평면에서 봤을 때의 형상은, 도 2를 이용하여 설명한 PG 실드(101)의 형상과 마찬가지로, 형상에 대한 설명은 생략하지만, PG 실드(101)에서는 트렌치 분리 산화막(11)이었던 부분이 SOI 영역으로 되어 있는 점과, 실리사이드막(31)이 배치되지 않은 점이 크게 다르다. 또, 도 16에서의 X-X 선에서의 단면이, 도 15에 도시된 PG 실드(104)의 구성에 대응한다.
PG 실드(104)에서는, PG 실드(101)와 같이 모든 SOI 영역이 접지되는 구성이 아니라, 와전류를 차단하기 위해, PN 정션에 의해 구성되는 다이오드에 역 바이어스를 제공하므로, 전원 전위(Vcc)에 접속되는 것이 있다.
예를 들면, 도 16에서는, SOI 영역(244 및 246)이 접지 전위에 접속되고, SOI 영역(244 및 248)이 전원 전위에 접속되고, SOI 영역(241, 243, 245, 247 및 249)은 인접하는 P+영역을 통해 접지된다. 또, 이상의 설명에서는, SOI 영역(244 및 248)이 전원 전위에 접속되지만, 이와 같이 전원 전위에 접속되는 구성을 포함해도, 편의적으로 PG 실드(Perforated Ground Shield)라고 호칭한다. 이것은, 이하에 설명하는 것 외의 실시예에서도 동일하다.
<D-2. 작용 효과>
이상 설명한 접속에 의해, SOI 영역(242, 243, 244), SOI 영역(244, 245, 246), SOI 영역(246, 247, 248)으로 구성되는 다이오드에 역 바이어스가 제공되고, 와전류를 발생시키는 역 기전력에 의해 순 바이어스되는 것이 방지되고, 와전류에 기인하는 전자 유도 손실을 입지 않고 정전 유도 손실을 저감시킬 수 있다.
또한, PG 실드(104)는, 접지된 P+영역(저저항 영역)을 통해 정전 유도에 의한 전류를 흘리므로, 정전 유도 손실을 저감시킬 수 있는 것은 물론이고, PG 실드(104)는 SOI 층(3) 내에 형성되므로, PG 실드의 형성때문에 새로운 도체층은 불필요하여, 장치 구조가 복잡해지는 일도 없다.
또한, 논리부 LP에서는 부분 분리 산화막인 트렌치 분리 산화막(15)에 의해소자 사이를 분리하므로, 트렌치 분리 산화막(15) 하부의 웰 영역 WR을 통해 채널 형성 영역(보디 영역)의 전위를 고정할 수 있어, 기판 부유 효과에 따른 여러 문제를 방지할 수 있다.
<D-3. 변형예1>
이상의 설명에서는, PG 실드(104)의 평면에서 봤을 때의 형상은, 도 2를 이용하여 설명한 PG 실드(101)와 같은 것으로서 설명했지만, 도 3∼도 7을 이용하여 설명한 형상을 채용해도 좋다. 단, 그 경우에는, SOI 영역의 불순물의 주입 상태가 다른 것이 된다.
즉, 도 3에 도시된 형상에서는, 도 3을 향해, 예를 들면 우측 최상부의 SOI 영역(21A)을 P+영역이라고 하면, 시계 방향에 인접하는 SOI 영역(21A) 사이의 영역(도 3에는 트렌치 분리 산화막(11)으로 되어 있는 영역)은 P-영역으로 하고, 이하 시계 방향으로 N+영역, P-영역, P+영역, P-영역을 순으로 형성하고, N+영역은 전원 전위에 접속하고, P+영역은 접지함으로써 다이오드를 역 바이어스할 수 있다.
또한, 도 5에 도시된 형상에서는, 도 5를 향해, 예를 들면 우측 최상부의 SOI 영역(21C)을 P+영역이라고 하면, 시계 방향으로 인접하는 SOI 영역(21C) 사이에는 P-영역으로 하고, 이하 시계 방향으로 N+영역, P-영역, P+영역, P-영역을순서대로 형성하고, N+영역은 전원 전위에 접속하고, P+영역은 접지함으로써 다이오드를 역 바이어스할 수 있다.
또한, 도 6에 도시된 형상에 있어서는, 예를 들면 최상부의 SOI 영역(21D)을 P+영역이라고 하면, 그 하측의 SOI 영역(21D) 사이에는 P-영역으로 하고, 이하 N+영역, P-영역, P+영역, P-영역을 순서대로 형성하고, N+영역은 전원 전위에 접속하고, P+영역은 접지함으로써 다이오드를 역 바이어스할 수 있다.
또한, 도 7에 도시된 형상에 있어서는, 예를 들면 SOI 영역(21E)을 P+영역이라고 하면 SOI 영역(21S)사이에는 P-영역으로 하고, SOI 영역(21S)은 N+영역, SOI 영역(21S와 21M) 사이에는 P-영역, SOI 영역(21M)은 P+영역, SOI 영역(21M과 21L)사이에는 P-영역, SOI 영역(21L)은 N+영역으로 하고, N+영역은 전원 전위에 접속하고, P+영역은 접지함으로써 다이오드를 역 바이어스할 수 있다.
<D-4. 변형예2>
도 15에 도시된 PG 실드(104)에서는, 저농도 불순물 영역(P-영역)의 좌우의 SOI 영역은 P+영역 및 N+영역으로 되었지만, 저농도 불순물 영역의 좌우를 동일 도전형으로 해도 좋다.
즉, PG 실드(104) 부분을 도시한 도 17에 도시된 바와 같이, SOI 영역(242,244, 246 및 248)을 N-영역으로 하고, 다른 영역을 전부 P+영역으로 해도 좋다.
그리고, SOI 영역(243 및 247)을 전원 전위에 접속하고, SOI 영역(241, 245 및 249)을 접지함으로써, SOI 영역(241 및 242)으로 구성되는 다이오드, SOI 영역(248 및 249)으로 구성되는 다이오드, SOI 영역(245 및 246)으로 구성되는 다이오드, SOI 영역(244 및 245)으로 구성되는 다이오드에 역 바이어스가 제공되고, 와전류를 발생시키는 역 기전력에 의해 순 바이어스되는 것이 방지되어, 와전류에 기인하는 전자 유도 손실을 입지 않고 정전 유도 손실을 저감시킬 수 있다.
또한, SOI 영역이 2 종류만으로 끝나므로, 그 주입 공정에서는 주입 마스크의 중첩 횟수가 적어져, 마스크의 중첩에 필요한 마진을 작게 할 수 있으므로, SOI 영역의 패턴을 미세화할 수 있다.
또, 이상의 설명에서는, SOI 영역을 N-영역과 P+영역의 2 종류로 했지만, P-영역과 N+영역의 2 종류로 해도 된다.
<E. 실시예5>
<E-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예5로서, 도 18에 반도체 장치(500)의 구성을 나타낸다.
도 18에 도시된 반도체 장치(500)는, 도 12에 도시된 반도체 장치(300)와 마찬가지로, SOI 기판 SB 상에, RF 회로부 RP 및 논리부 LP가 배치된 구성을 나타내고 있다.
RF 회로부 RP에서는, 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 SOI 층(3) 내에, 상호 밀접한 SOI 영역(261∼269)으로 구성되는 PG 실드(105)(실드층)이 형성되어 있다. 그리고, PG 실드(105) 상에는 부분 분리 산화막인 트렌치 분리 산화막(17)으로 피복되어 있다.
트렌치 분리 산화막(17)은 논리부 LP까지 연장하여, 논리부 LP에서는, 트렌치 분리 산화막(15)에 의해 SOI 층(3)이 분할되고, SOI 영역(71 및 72)이 형성되어 있다. 그리고, SOI 영역(71 및 72)에는 MOS 트랜지스터 Q31 및 Q32가 각각 형성되어 있다.
또, 기타 도 12를 이용하여 설명한 반도체 장치(300)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
PG 실드(105)를 구성하는 SOI 영역(261∼269)은, 인접하는 영역끼리, 각각 불순물 농도 혹은 불순물의 도전형이 다르도록 구성되고, PN 정션에 의해 와전류를 차단하도록 구성되어 있다.
도 18에서는, SOI 영역(261∼269)이, 각각 P-영역, P+영역, P-영역, N+영역, P-영역, P+영역, P-영역, N+영역, P-영역이 되고, 그 평면에서 봤을 때의 형상, 전원 전위 및 접지 전위에의 접속, 및 동작은 도 15를 이용하여 설명한 PG 실드(104)와 동일하다.
또, 전원 전위 및 접지 전위에의 접속은, 예를 들면 도 18에 도시된 바와 같이, 층간 절연막(4) 및 트렌치 분리 산화막(17)을 관통하여 SOI 영역(268)(N+영역)에 달하도록 콘택트부 CP2를 설치하고, 콘택트부 CP2에 전원 전위 혹은 접지 전위에 연결되는 배선 WL1을 접속하도록 하면 된다.
<E-2. 작용 효과>
이상 설명한 반도체 장치(500)에서는, 도 15를 이용하여 설명한 반도체 장치(400)와 마찬가지로, PG 실드(105)에서 와전류를 차단할 수 있고, 와전류에 의한 전자 유도 손실을 입는 일이 없다.
또한, PG 실드(105)는, 접지된 P+영역(저저항 영역)을 통해 정전 유도에 의한 전류를 흘리므로, 정전 유도 손실을 저감시킬 수 있는 것은 물론이고, PG 실드(105)는 SOI 층(3) 내에 형성되므로, PG 실드의 형성때문에 새로운 도체층은 불필요하여, 장치 구조가 복잡해지는 일도 없다.
또한, 트렌치 분리 산화막(17)은, 논리부 LP 에서 트렌치 분리 산화막(15)을 형성하는 공정에서 동시에 형성할 수 있고, 또한 SOI 영역에의 불순물의 주입도 용이하므로 제조 공정이 복잡해지는 것을 방지할 수 있다.
즉, 트렌치 분리 산화막(15 및 17)을, 도 9∼도 11을 이용하여 설명한 것과 동일한 공정에서 형성한 후, 도 13을 이용하여 설명한 공정과 같이, 트렌치 분리 산화막(17)의 상부로부터, 트렌치 분리 산화막(17) 하부의 SOI 층에 P형 불순물 및 N형 불순물을 선택적으로 이온 주입함으로써 PG 실드(105)를 형성할 수 있다.
또한, 논리부 LP에서는 부분 분리 산화막인 트렌치 분리 산화막(15)에 의해 소자 사이를 분리하므로, 트렌치 분리 산화막(15)의 하부의 웰 영역 WR을 통해 채널 형성 영역(보디 영역)의 전위를 고정할 수 있어, 기판 부유 효과에 따른 여러 문제를 방지할 수 있다.
<F. 실시예6>
실시예5에서 설명한 반도체 장치(500)에서는, PG 실드(105) 상이 부분 분리 산화막인 트렌치 분리 산화막(17)으로 피복된 구성을 도시했지만, PG 실드는 스파이럴 인덕터 SI의 평면 방향의 배치 면적과 적어도 동등한 면적을 갖도록 형성되므로, 넓은 면적에 걸쳐 트렌치 분리 산화막(17)을 설치할 필요가 있다.
여기서, 트렌치 분리 산화막의 형성에 있어서는, 트렌치에 산화막을 매립한 후, 불필요한 산화막을 CMP 처리로 제거하지만, 트렌치 분리 산화막을 넓은 면적에 걸쳐 형성하는 경우에는, 해당 트렌치 분리 산화막이 접시형으로 우묵하게 들어가는 디싱이 발생하기 쉬워진다.
도 19에 디싱이 발생한 상태를 나타낸다. 도 19에서, 넓은 면적의 트렌치 분리 산화막(17A) 표면이 접시형으로 우묵하게 들어가고, 좁은 면적의 트렌치 분리 산화막(15)은 정상적으로 형성되어 있다.
디싱이 발생한 트렌치 분리 산화막의 상부 단연부의 형상은, 정상적인 트렌치 분리 산화막의 상부 단연부의 형상과는 달리, MOS 트랜지스터의 특성에 영향을 미치게 할 가능성이 있다.
본 발명에 따른 반도체 장치의 실시예6에서는, 이러한 디싱의 발생을 방지한 구성에 대해 설명한다.
<F-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예6으로서, 도 20에 반도체 장치(600)의 구성을 나타낸다.
도 20에 도시된 반도체 장치(600)는, 도 12에 도시된 반도체 장치(300)와 마찬가지로, SOI 기판 SB 상에, RF 회로부 RP 및 논리부 LP가 배치된 구성을 나타내고 있다.
RF 회로부 RP에서는, 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 SOI 층(3) 내에, 상호 밀접한 SOI 영역(271∼279) 및, SOI 영역(272, 274, 276 및 278) 상에 형성된 실리사이드막(34)으로 구성되는 PG 실드(106)(실드층)가 형성되어 있다.
여기서, SOI 영역(271, 273, 275, 277 및 279)은, 다른 SOI 영역보다도 두께가 얇고, 그 상부에는 부분 분리 산화막인 트렌치 분리 산화막(18)이 형성되어 있다. 또, SOI 영역(271) 상의 트렌치 분리 산화막은 논리부 LP까지 연장되어 있다.
그리고, 논리부 LP에서는, 트렌치 분리 산화막(15)에 의해 SOI 층(3)이 분할되고, SOI 영역(71 및 72)이 형성되어 있다. 그리고, SOI 영역(71 및 72)에는 MOS 트랜지스터 Q31 및 Q32가 각각 형성되어 있다.
또, 기타, 도 12를 이용하여 설명한 반도체 장치(300)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
PG 실드(106)를 구성하는 SOI 영역(271∼279)은, 인접하는 영역끼리, 각각 불순물 농도 혹은 불순물의 도전형이 다르도록 구성되고, PN 정션에 의해 와전류를 차단하도록 구성되어 있다.
도 20에서는, SOI 영역(271∼279)이, 각각 P-영역, N+영역, P-영역, P+영역, P-영역, N+영역, P-영역, P+영역, P-영역이 되어 있고, P-영역 상에 트렌치 분리 산화막(18)이 형성되어 있다.
여기서, 도 21에 PG 실드(106)의 평면에서 봤을 때의 형상을 나타낸다. PG 실드(106)의 평면에서 봤을 때의 형상은, 도 2를 이용하여 설명한 PG 실드(101)의 형상과 마찬가지로, 형상에 대한 설명은 생략한다. 또, 도 21에서의 X-X 선에서의 단면이, 도 20에 도시된 PG 실드(106)의 구성에 대응한다.
도 21에서는, 와전류를 차단하기 위해, PN 정션에 의해 구성되는 다이오드에 역 바이어스를 제공하므로, SOI 영역(272 및 276)이 전원 전위(Vcc)에 접속되고, SOI 영역(274 및 278)이 접지되어 있다.
<F-2. 작용 효과>
이상 설명한 반도체 장치(600)에서는, PG 실드(106)의 형성 영역에는 면적이 좁은 트렌치 분리 산화막(18)을 형성하므로, 디싱의 발생을 방지할 수 있다.
또한, 도 15를 이용하여 설명한 반도체 장치(400)와 마찬가지로, PG 실드(106)에 있어서 와전류에 의한 전자 유도 손실을 저감시킬 수 있다.
또한, PG 실드(106)는, 접지된 P+영역(고저항 영역)을 통해 정전 유도에 의한 전류를 흘리므로, 정전 유도 손실을 저감시킬 수 있는 것은 물론이고, PG 실드(106)는 SOI 층(3) 내에 형성되므로, PG 실드의 형성때문에 새로운 도체층은 불필요하여, 장치 구조가 복잡해지는 일도 없다.
또한, 트렌치 분리 산화막(18)은, 논리부 LP에서 트렌치 분리 산화막(15)을 형성하는 공정에서 동시에 형성할 수 있고, 실리사이드막(34)의 형성과 SOI 영역에의 불순물의 주입도 용이하므로, 제조 공정이 복잡해지는 것을 방지할 수 있다.
즉, 트렌치 분리 산화막(15 및 18)을, 도 9∼도 11을 이용하여 설명한 것과 동일한 공정으로 형성한 후, 논리부 LP의 MOS 트랜지스터 Q31 및 Q32의 형성에서의 샐리사이드 공정에서, 노출한 SOI 영역 상에 실리사이드막(34)을 동시에 형성하고, PG 실드(106)의 형성 영역에서, P형 불순물 및 N형 불순물을 선택적으로 이온 주입함으로써 PG 실드(106)를 형성할 수 있다.
또한, 논리부 LP에서는 부분 분리 산화막인 트렌치 분리 산화막(15)에 의해 소자 사이를 분리하므로, 트렌치 분리 산화막(15)의 하부의 웰 영역 WR을 통해 채널 형성 영역(보디 영역)의 전위를 고정할 수 있어, 기판 부유 효과에 따른 여러 문제를 방지할 수 있다.
<F-3. 변형예>
도 20에 도시된 반도체 장치(600)의 PG 실드(106)에서는, 저농도 불순물 영역(P-영역)의 좌우의 SOI 영역은 P+영역 및 N+영역으로 되어 있지만, 저농도 불순물 영역의 좌우를 동일한 도전형으로 해도 좋다.
반도체 장치(600)의 변형예로서, 도 22에 반도체 장치(600A)를 나타낸다. 도 22에서의 PG 실드(106A)(실드층)는, SOI 영역(271, 273, 275, 277 및 279)을 N-영역으로 하고, 다른 영역을 모두 P+영역으로 하고 있다.
여기서, 도 23에 PG 실드(106A)의 평면에서 봤을 때의 형상을 도시한다. PG 실드(106A)의 평면에서 봤을 때의 형상은, 도 2를 이용하여 설명한 PG 실드(101)의 형상과 마찬가지로, 형상에 대한 설명은 생략한다. 또, 도 23에서의 X-X 선에서의 단면이, 도 22에 도시된 PG 실드(106A)의 구성에 대응한다.
도 23에서는, 와전류를 차단하기 위해, PN 정션에 의해 구성되는 다이오드에 역 바이어스를 제공하므로, SOI 영역(272 및 276)이 전원(Vcc)에 접속되고, SOI 영역(274 및 278)이 접지되어 있다.
이와 같이 접속함으로써, SOI 영역(273 및 274)으로 구성되는 다이오드, SOI 영역(274 및 275)으로 구성되는 다이오드, SOI 영역(277 및 278)으로 구성되는 다이오드에 역 바이어스가 제공되고, 와전류를 발생시키는 역 기전력에 의해 순바이어스되는 것이 방지되어, 와전류에 기인하는 전자 유도 손실을 입히지 않고 정전 유도 손실을 저감시킬 수 있다.
또한, SOI 영역이 2 종류만으로 끝나므로, 그 주입 공정에서는 주입 마스크의 중첩 횟수가 적어져, 마스크의 중첩에 필요한 마진을 작게 할 수 있으므로, SOI 영역의 패턴을 미세화할 수 있다.
또, 이상의 설명에서는, SOI 영역을 N-영역과 P+영역의 2 종류로 했지만, P-영역과 N+영역의 2 종류로 해도 되는 것은 물론이다.
<G. 실시예7>
이상 설명한 실시예6에서는, PG 실드 형성 영역에서의 트렌치 분리 산화막의디싱을 방지하기 위한 구성에 대해 나타냈지만, 이하에 설명하는 실시예7의 구성으로 해도 좋다.
<G-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예7로서, 도 24에 반도체 장치(700)의 구성을 나타낸다. 또, 도 24에서는 간단화를 위해 RF 회로부 RP의 구성만을 나타내고 있다.
도 24에 도시된 바와 같이 RF 회로부 RP에서는, 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 SOI 층(3) 내에, 상호 밀접한 SOI 영역(281∼287), 및 SOI 영역(282, 284 및 286) 상에 형성된 실리사이드막(35)으로 구성되는 PG 실드(107)(실드층)이 형성되어 있다.
여기서, SOI 영역(281, 283, 285 및 287)은, 다른 SOI 영역보다도 두께가 얇고, 그 상부에는 부분 분리 산화막인 트렌치 분리 산화막(19)이 형성되어 있다. 또, SOI 영역(281 및 287) 상의 트렌치 분리 산화막(19)은 다른 트렌치 분리 산화막(19)보다도 넓게 형성되어 있다.
그리고, SOI 영역(282, 284 및 286) 상의 실리사이드막(35)에는, 층간 절연막(4)을 관통하여 배치된 콘택트부 CP3이 접속되고, 상기 콘택트부는 층간 절연막(4) 상에 배치된 접지에 연결되는 배선 WL2에 접속되어 있다.
또, 기타, 도 12를 이용하여 설명한 반도체 장치(300)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
PG 실드(107)를 구성하는 SOI 영역(281∼287)은, SOI 영역(282, 284 및 286)이 전부 P+영역이 되고, SOI 영역(281, 283, 285 및 287)이 N-영역이 되어 있고, PN 정션에 의해 와전류를 차단하도록 구성되어 있다.
여기서, 도 25에 PG 실드(107)의 평면에서 봤을 때의 형상을 나타낸다. PG 실드(107)의 평면에서 봤을 때의 형상은, 실리사이드막을 갖는 구형의 SOI 영역(28)(SOI 영역(282, 284 및 286)의 총칭)이, 상호 간격을 두고 매트릭스형으로 배치된 형상을 이루고, 각 SOI 영역(28) 사이에 트렌치 분리 산화막(19)이 배치되어 있다.
또, 도 25에서의 Y-Y 선에서의 단면이, 도 24에 도시된 PG 실드(107)의 구성에 대응하고, 배선 WL2는 띄엄띄엄 배치된 SOI 영역(282, 284 및 286) 상을 찾아가도록 L 자형으로 배치되어 있다.
또한, 실리사이드막을 갖는 다른 SOI 영역(28) 상에도 배선이 배치되지만, 그 배선 경로는 4 코너의 SOI 영역(28) 외에는 상기 L 자형이 되도록 배치되어 있고, 각 배선에 제공되는 전위는 접지 전위와 전원 전위가 교대로 주어진다.
또한, PG 실드(107)로부터 떨어진 위치에는 저농도 불순물 영역을 전원 전위에 접속하기 위한 콘택트 영역 CR이 배치되어 있다.
<G-2. 작용 효과>
이와 같이 접속함으로써, 저농도의 SOI 영역과 고농도의 SOI 영역으로 구성되는 모든 다이오드에 역 바이어스가 제공되고, 와전류를 발생시키는 역 기전력에 의해 순 바이어스되는 것이 방지되어, 와전류에 기인하는 전자 유도 손실을 입지않고 정전 유도 손실을 저감시킬 수 있다.
또한, PG 실드(107)는, 접지된 P+영역(고저항 영역)을 통해 정전 유도에 의한 전류를 흘리므로, 정전 유도 손실을 저감시킬 수 있는 것은 물론이고, PG 실드(107)는 SOI 층(3) 내에 형성되므로, 배선 WL2의 형성을 위한 공정이 필요해지지만, PG 실드의 형성때문에 새로운 도체층은 불필요하여, 장치 구조가 복잡해지는 일도 없다.
<G-3. 변형예1>
이상 설명한 반도체 장치(700)에서는, PG 실드(107)의 SOI 영역을 배선 WL2로 전기적으로 접속하는 구성에 대해 설명했지만, 배선 WL2를 대신하여 도 26에 도시된 반도체 장치(700A)와 같이 게이트 배선을 사용해도 좋다.
즉, 도 26에 도시된 반도체 장치(700A)의 PG 실드(107A)(실드층)에서는, SOI 영역(282, 284 및 286) 상에는 실리사이드막은 갖지 않고, MOS 트랜지스터의 게이트 전극과 동일한 공정에서 형성된 연속하는 게이트 배선 GTL이 SOI 영역(282, 284 및 286)에 직접 접하는 구성으로 되어 있다.
또, 트렌치 분리 산화막(19) 상에는, MOS 트랜지스터의 게이트 절연막과 동일한 공정에서 형성된 절연막 GZL이 배치되고, 게이트 배선 GTL 상에는 MOS 트랜지스터의 실리사이드막과 동일한 공정으로 형성된 실리사이드막 GSL이 배치되어 있다.
또, 게이트 배선 GTL의 평면에서 봤을 때의 형상은, 도 25를 이용하여 설명한 배선 WL2와 마찬가지로, L 자형으로 배치되어 있다.
이러한 구성으로 함으로써, SOI 영역을 전기적으로 접속하기 위한 배선의 제조 공정을 간략화 할 수 있다.
<G-4. 변형예2>
또한, 반도체 장치(700)에서는, 부분 분리 산화막인 트렌치 분리 산화막(19)으로 피복된 SOI 영역과, 그 외의 SOI 영역 사이에서의 PN 정션에 의해 와전류를 차단하는 구성을 나타냈지만, 트렌치 분리 산화막(19) 대신에, 도 27 및 도 28에 도시된 반도체 장치(700B 및 700C)와 같이, 완전 분리 산화막을 이용하여 전기적으로 완전히 분리된 SOI 영역을 형성하도록 해도 좋다.
도 27에 도시된 반도체 장치(700B)의 PG 실드(107B)(실드층)는, 완전 분리 산화막인 트렌치 분리 산화막(191)에 의해 전기적으로 완전히 분리되어 있다.
도 28에 도시된 반도체 장치(700C)의 PG 실드(107C)(실드층)는, 완전 분리 산화막인 트렌치 분리 산화막(192)에 의해 전기적으로 완전히 분리되어 있다.
PG 실드(107B, 107C)도, SOI 영역을 완전히 분리하는 점에서는 동일하지만, 트렌치 분리 산화막(192)은, 도시하지 않은 논리부에서, MOS 트랜지스터 사이를 부분 분리하는 경우에, 공통의 레지스트 마스크를 이용하여 형성할 수 있어, 새로운 공정이 증가하지 않고, 제조 방법을 간략화 할 수 있다.
<H. 실시예8>
<H-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예8로서, 도 29에 반도체 장치(800)의 구성을 나타낸다. 또, 도 29에 도시된 반도체 장치(800)는, 간단하게 하기 위해 RF 회로부 RP의 구성만을 나타내고 있다.
도 29에 도시된 바와 같이 RF 회로부 RP에서는, 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 SOI 층(3) 내에, 상호 밀접한 SOI 영역(291∼299)과, SOI 영역(291, 293, 295, 297 및 299) 상에 형성된 실리사이드막(36)으로 구성되는 PG 실드(108)(실드층)가 형성되어 있다.
그리고, SOI 영역(292, 294, 296 및 298)의 상부에는 MOS 트랜지스터의 게이트 전극과 동일한 단면 구조를 갖는 의사 게이트 전극 MD1이 배치되어 있다. 의사 게이트 전극 MD1은, 도시하지 않은 MOS 트랜지스터와 마찬가지로, 게이트 절연막 DGZ, 게이트 전극 DGT, 실리사이드막 DGS 및 측벽 절연막 DGW를 갖고 있다.
또, 실리사이드막(36)은 의사 게이트 전극 MD1의 측벽 절연막 DGW 외측의 SOI 영역(291, 293, 295, 297 및 299) 상에 배치되어 있다.
그리고, SOI 영역(291, 293, 295, 297 및 299)은 N+영역이 되고, SOI 영역(292, 294, 296 및 298)은 P-영역이 되고, SOI 영역(293 및 297) 상의 실리사이드막(36)은 전원 전위(Vcc)에 접속되고, SOI 영역(291, 295 및 299) 상의 실리사이드막(36)과, 의사 게이트 전극 MD1 상의 실리사이드막 DGS는 접지되어 있다.
또, 기타, 도 12를 이용하여 설명한 반도체 장치(300)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
여기서, 도 30에 PG 실드(108)의 평면에서 봤을 때의 형상을 도시한다. PG실드(108)의 평면에서 봤을 때의 형상은, 도 2를 이용하여 설명한 PG 실드(101)의 형상과 마찬가지로, 형상에 대한 설명은 생략하지만, PG 실드(108)에서는 트렌치 분리 산화막(11)인 부분이 의사 게이트 전극 MD1로 되어 있는 점이 크게 다르다. 또, 도 30에서의 X-X 선에서의 단면이, 도 29에 도시된 PG 실드(108)의 구성에 대응한다.
PG 실드(108)에서는, 와전류를 차단하기 위해, PN 정션에 의해 구성되는 다이오드에 역 바이어스를 제공하므로, SOI 영역(293 및 297)이 전원 전위에 접속되고, SOI 영역(291, 295 및 299)이 접지되어 있다.
또, 의사 게이트 전극 MD1에서는, 게이트 전극 DGT의 하부가 P-영역이 되고, 그 양측이 N+영역으로 되어 있으므로, 소위 N 채널 MOS 트랜지스터의 형태로 되어 있지만, 도전형을 교체하여 P 채널 MOS 트랜지스터의 형태로 해도 되는 것은 물론이다. 그 경우에는, 도 30에 도시된 전원 전위에의 배선과, 접지 전위에의 배선도 교체하게 된다.
<H-2. 작용 효과>
SOI 영역(292 및 293)으로 구성되는 다이오드, SOI 영역(293 및 294)으로 구성되는 다이오드, SOI 영역(296 및 297)으로 구성되는 다이오드, SOI 영역(297 및 298)으로 구성되는 다이오드에 역 바이어스가 제공되고, 와전류를 발생시키는 역 기전력에 의해 순 바이어스되는 것이 방지되고, 와전류에 기인하는 전자 유도 손실을 입지 않고 정전 유도 손실을 저감시킬 수 있다.
또한, PG 실드(108)는, SOI 층(3) 내에 형성되는 SOI 영역(291∼299)과 실리사이드막(36)으로 구성되는 제1 PG 실드와, 의사 게이트 전극 MD1로 구성되는 제2 PG 실드로 구별할 수 있고, 제1 및 제2 PG 실드를 각각 저항 소자로 상정하면, 이들은 기생 캐패시터와 접지 전위 사이에 병렬로 접속되어 있고, PG 실드의 저항치를 더욱 저감시킬 수 있다.
<H-3. 변형예>
이상 설명한 반도체 장치(800)의 PG 실드(108)에서는, 게이트 전극 DGT의 하부가 P-영역이 되고, 그 양측이 N+영역이 되어 N 채널 MOS 트랜지스터의 형태를 취하는 구성을 나타냈지만, 이 경우 게이트 전극 DGT에 전원 전위를 접속하면 MOS 트랜지스터로서 동작하기 때문에, 게이트 전극 DGT는 접지 전위에 접속했었지만, 의사 게이트 전극 MD1은 MOS 트랜지스터의 게이트 전극으로서 사용할만한 것이 아니므로, SOI 층(3) 내의 SOI 영역의 불순물 패턴은 이것에 한정되는 것은 아니다.
예를 들면, 도 31에 도시된 반도체 장치(800A)의 PG 실드(108A)(실드층)와 같이, SOI 영역(291, 295 및 299)을 P+영역으로 하고, SOI 영역(292, 294, 296 및 298)을 P-영역으로 하고, SOI 영역(293 및 297)을 N+영역으로 해도 좋다.
그리고, SOI 영역(293 및 297)을 전원 전위(Vcc)에 접속하고, SOI 영역(291, 295 및 299)을 접지하고, 의사 게이트 전극 MD1의 실리사이드막 DGS를 게이트 전위 VGT에 접속해도 좋다.
이와 같이 접속함으로써, PN 정션으로 구성되는 다이오드에 역 바이어스가제공되고, 와전류를 발생시키는 역 기전력에 의해 순 바이어스되는 것이 방지되어, 와전류를 차단할 수 있음과 함께, 의사 게이트 전극 MD1의 게이트 전극 DGT에 게이트 전위 VGT를 제공해도 MOS 트랜지스터로서는 기능하지 않고, 의사 게이트 전극 MD1의 게이트 전극 DGT의 전위의 선택의 자유도가 증가하게 된다.
여기서, 도 32에 PG 실드(108A)의 평면에서 봤을 때의 형상을 나타낸다. PG 실드(108A)의 평면에서 봤을 때의 형상은, 도 2를 이용하여 설명한 PG 실드(101)의 형상과 마찬가지로, 형상에 대한 설명은 생략하고, 전위 배치 역시 도 31를 이용하여 설명하고 있으므로 설명은 생략하겠지만, 도 32에서의 X-X 선에서의 단면이, 도 31에 도시된 PG 실드(108A)의 구성에 대응한다.
<I. 실시예9>
<I-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예9로서, 도 33에 반도체 장치(900)의 구성을 나타낸다. 또, 도 33에 도시된 반도체 장치(900)는, 간단화를 위해 RF 회로부 RP의 구성만을 나타내고 있다.
도 33에 도시된 바와 같이 RF 회로부 RP에서는, 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 SOI 층(3) 내에, 상호 밀접한 SOI 영역(291∼299)과, SOI 영역(291, 293, 295, 297 및 299) 상에 선택적으로 형성된 실리사이드막(36)으로 구성되는 PG 실드(109)(실드층)가 형성되어 있다.
그리고, SOI 영역(291, 295 및 299)은 P+영역이 되고, SOI 영역(292, 294,296 및 298)은 P-영역이 되고, SOI 영역(293 및 297)은 N+영역이 되고, SOI 영역(293 및 297)은 실리사이드막(36)을 통해 전원 전위(Vcc)에 접속되고, SOI 영역(291, 295 및 299)은 실리사이드막(36)을 통해 접지되어 있다.
PG 실드(109)에서는, 와전류를 차단하기 위해, PN 정션에 의해 구성되는 다이오드에 역 바이어스를 제공하므로, SOI 영역(293 및 297)이 전원 전위에 접속되고, SOI 영역(291, 295 및 299)이 접지되어 있다.
여기서, 도 35에 PG 실드(109)의 평면에서 봤을 때의 형상을 도시한다. PG 실드(109)의 평면에서 봤을 때의 형상은, 도 2를 이용하여 설명한 PG 실드(101)의 형상과 마찬가지로, 형상에 대한 설명은 생략하지만, PG 실드(109)에 있어서는 트렌치 분리 산화막(11)인 부분이 실리사이드막(36)으로 되어 있는 점이 크게 다르다. 또한, 도 35에서의 X-X선에서의 단면이, 도 33에 도시된 PG 실드(109)의 구성에 대응한다.
또, 기타, 도 31을 이용하여 설명한 반도체 장치(800A)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
<I-2. 제조 방법>
PG 실드(109)의 형성 방법을 간단히 설명하면, 우선 SOI 층(3)에 P형(혹은 N형 불순물)을 비교적 저농도로 주입하여 P-층(혹은 N-층)을 형성한다. 이어서, 레지스트 마스크를 이용하여, P형 불순물을 비교적 고농도로 주입하여 P+영역인 SOI 영역(291, 295 및 299)을 선택적으로 형성하고, 또한 N형 불순물을 비교적 고농도로 주입하여 N+영역인 SOI 영역(293 및 297)을 선택적으로 형성한다. 또, 이 때, 어떤 불순물도 고농도로 주입되지 않은 영역이 P-영역으로서 남는다.
그리고, 도 34에 도시된 바와 같이, P-영역인 SOI 영역(292, 294, 296 및 298)을 피복하도록 실리사이드 보호막 PT를 형성한다.
실리사이드 보호막은, 실리사이드막을 형성하면 문제점이 생기는 MOS 트랜지스터의 소스·드레인 영역을 피복하고, 실리사이드막의 형성을 방지하기 위한 막으로, 실리콘 산화막 등의 절연막으로 형성된다.
그리고, SOI 영역(291, 293, 295, 297 및 299)을 피복하도록 전면에 걸쳐 코발트나 티탄 등의 금속막 MF를 형성하고, 실리사이드 반응에 따라 해당 금속막을 실리사이드막(361)으로 한다. 그리고, 실리사이드 보호막 PT 상의 미반응의 금속막 MF를 제거함으로써, 실리사이드막(36)을 선택적으로 형성할 수 있다.
또, 실리사이드 보호막 PT는, P-영역의 양 사이드의 SOI 영역 상에도 부분적으로 결합하도록 형성함으로써, 실리사이드막(36)이 P-영역의 양 사이드의 SOI 영역 상에 형성되는 것을 확실하게 방지할 수 있다.
<I-3. 작용 효과>
도 35를 이용하여 설명한 반도체 장치(400)의 PG 실드(104)에서는, 마찬가지로 SOI 영역이 밀접하는 구성을 도시했지만, 각 SOI 영역 상에 연속적으로 실리사이드막을 형성하면 PN 정션에 의한 다이오드가 구성되지 않게 되므로 실리사이드막을 형성하지 않은 구성을 도시하였다. 그러나, 실리사이드막을 전혀 갖지 않으면, SOI 영역의 저항치를 저하시키는 것이 어려운 경우가 있지만, PG 실드(109)에서는, 띄엄띄엄하면서도 실리사이드막을 형성하므로 SOI 영역의 저항치를 저하시킬 수 있다.
<I-4. 변형예>
또, 이상 설명한 반도체 장치(900)의 PG 실드(109)에서는, P-영역의 양 사이드의 SOI 영역의 도전형이 상호 다른 구성을 나타냈지만, 도 36에 도시된 반도체 장치(900A)의 PG 실드(109A)(실드층)와 같이, 저농도 영역의 양 사이드의 SOI 영역의 도전형을 동일하게 하여도 좋다.
즉, PG 실드(109A)에서는, SOI 영역(292, 294, 296 및 298)이 N-영역이 되고, SOI 영역(291, 293, 295, 297 및 299)이 모두 P+영역으로 되어 있다.
그리고, SOI 영역(291, 295 및 299)은, 실리사이드막(36)을 통해 접지되고, SOI 영역(293 및 297)은 실리사이드막(36)을 통해 전원 전위(Vcc)에 접속되어 있다.
이러한 구성으로 함으로써, PN 정션에 의해 구성되는 다이오드에 역 바이어스가 제공되고, 와전류를 발생시키는 역 기전력에 의해 순 바이어스되는 것이 방지되어, 와전류에 기인하는 전자 유도 손실을 입지 않고 정전 유도 손실을 저감시킬 수 있다.
또한, SOI 영역이 2 종류만으로 되므로, 그 주입 공정에서는 주입 마스크의 중첩 횟수가 적어져, 마스크의 중첩에 필요한 마진을 작게 할 수 있으므로, SOI 영역의 패턴을 미세화할 수 있다.
또, 이상의 설명에서는, SOI 영역을 N-영역과 P+영역의 2 종류로 했지만, P-영역과 N+영역의 2 종류로 해도 된다.
<J. 실시예10>
<J-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예10으로서, 도 37에 반도체 장치(1000)의 구성을 나타낸다.
이상 설명한 본 발명에 따른 실시예1∼9에 있어서는, 스파이럴 인덕터에 의한 정전 유도 손실을 방지함과 함께, 그 내부에서의 와전류에 의한 전자 유도 손실을 방지하는 PG 실드의 구성에 대해 설명했지만, 정전 유도 손실은 스파이럴 인덕터에 의해서만 발생할 만한 것은 아니고, 금속 배선 등의 직선형으로 형성된 도체선, 혹은 곡선형의 도체선에서도 발생하는 경우가 있다. 즉, 인덕턴스 소자뿐만 아니라, 인덕턴스를 갖는 구성이면 동일한 과제를 갖는다. 본 발명은 스파이럴 인덕터 이외의 인덕턴스 소자나, 인덕턴스를 갖는 구성에도 적용할 수 있다. 이하, 일례로서, 직선형의 배선에 의한 인덕턴스에 의한 정전 유도 손실 방지를 위해 본 발명을 적용하는 구성을 나타낸다.
도 37에 도시된 반도체 장치(1000)에 있어서, 배선 WL3의 하부에, 그 배치 방향을 따라 상호 독립한 도체층 CL을 배열하여 구성된 PG 실드(201)(실드층)를 배치하고, 도체층 CL을 접지함으로써, 배선 WL3에 의한 정전 유도 손실을 방지할 수 있다.
여기서, 반도체 장치(1000)의 단면 구성의 일례를 도 38에 도시한다. 도 38에 도시된 반도체 장치(1000)는, 도 68을 이용하여 설명한 반도체 장치(90)를 예로 들면, RF 회로부 RP의 구성만을 나타내고 있다.
도 38에서, 실리콘 기판(1)과, 상기 실리콘 기판(1) 상에 배치된 매립 산화막(2)과, 매립 산화막(2) 상에 배치된 SOI 층(3)으로 구성되는 SOI 기판 SB에서, SOI 층(3)의 배선 WL3의 배치 영역에 대응하는 영역이 복수의 트렌치 분리 산화막(13)에 의해 분할되고, 복수의 SOI 영역(22)이 형성되어 있다. 트렌치 분리 산화막(13)은, SOI 층(3)의 표면으로부터 매립 산화막(2)의 표면에 달하도록 배치된 트렌치 내에 실리콘 산화막을 매립함으로써 형성되고, 각 SOI 영역(22)은 전기적으로 완전히 분리되어 있다.
또한, 각 SOI 영역(22)의 상부에는 실리사이드막(32)이 배치되고, 각각 복수의 트렌치 분리 산화막(13), SOI 영역(22), 실리사이드막(32)에 의해, PG 실드(201)가 구성된다. 또, SOI 영역(22)과 실리사이드막(32)으로 구성되는 적층막이 도 37에 도시된 도체층 CL에 대응한다.
또, SOI 영역(22) 및 실리사이드막(32)의 평면에서 봤을 때의 형상은, 도 37에 도시된 바와 같이 배선 WL3의 폭 방향의 하부에 확실하게 형성되도록, 배선 WL3의 폭 방향으로 연장하는 구형이다.
여기서, 스파이럴 인덕터에 의한 PG 실드 내의 와전류는 반도체 기판의 주면에 평행한 면내에서 발생하지만, 직선형의 배선 WL3에 의한 와전류는, 도 37에서 파선으로 나타낸 바와 같이 반도체 기판에 대해 수직인 면 내에 발생한다. 그 때문에, 도체층 CL의 두께는 얇은 편이 좋고, 적어도 도체층 CL의 짧은 방향의 길이보다도 작게 한다.
또한, 도체층 CL의 길이 방향의 길이 및 도체층 CL 배치 간격은 1∼3㎛ 정도로 설정되어 있다.
또한, 도 38에 도시된 PG 실드(201)의 단면 구성은 일례이고, 이 구성에 한정되는 것은 아니다.
<J-2. 작용 효과>
이상 설명한 바와 같이, 반도체 장치(1000)에서는, 배선 WL3의 하부에, 그 배치 방향을 따라 상호 독립한 도체층 CL을 배열하여 구성된 PG 실드(201)를 구비하므로, 배선 WL3에 의한 정전 유도 손실을 방지할 수 있다.
또한, PG 실드(201)는 SOI 층(3) 내에 형성되므로, PG 실드의 형성때문에 새로운 도체층은 불필요하여, 장치 구조가 복잡해지는 일도 없다.
<J-3. 변형예>
또한, 도체층 CL 내의 반도체 기판에 대해 수직인 면 내에 발생하는 와전류를 방지하기 위한 구성으로는 도체층 CL을 도체막과 절연막의 다층막으로 구성하는 것도 유효하다.
즉, 도 39에 도시된 반도체 장치(1001)와 같이, SOI 층(3) 내에 도체막 CF와 절연막 ZF를 교대로 배치한 다층막으로 도체층 CL1을 형성한다.
그리고, 각 도체막 CF의 전기적 접속은 SOI 층(3) 및 도체층 CL1을 관통하는 콘택트부 CP4에 의해 이루어지고, 콘택트부 CP4는 SOI 층(3) 상에 형성되어, 접지 전위로 연결되는 배선 WL4에 접속된다.
이러한 구성에 의해, 도체층 CL1 내의 반도체 기판에 대해 수직인 면 내에 발생하는 와전류는 절연막 ZF에 의해 차단할 수 있고, 와전류에 의한 전자 유도 손실을 입는 일이 없다.
또한, 다층막을 대신하여, 도체와 절연체의 초격자 구조가 교대로 적층된 초격자막을 사용해도 좋다.
<K. 실시예11>
이상 설명한 실시예1∼10에서는, SOI 기판 상에 형성된 반도체 장치에 있어서, 스파이럴 인덕터 혹은 배선에 의한 정전 유도 손실을 방지함과 함께, 그 내부에서 발생하는 와전류에 의한 전자 유도 손실을 방지하는 PG 실드의 구성에 대해 설명했지만, 본 발명의 적용은 SOI 기판에 한정되는 것이 아니고, 벌크 기판이라고 호칭되는 실리콘 기판에 적용할 수도 있다.
<K-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예11에서, 도 40에 반도체 장치(2000)의 구성을 나타낸다. 또, 도 40에 도시된 반도체 장치(2000)는, 도 68을 이용하여 설명한 반도체 장치(90)를 예로 들면, RF 회로부 RP의 구성만을 나타내고 있다.
도 40에서, P형의 실리콘 기판(1)의 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 영역이 복수의 트렌치 분리 산화막(111)에 의해 분할되고, P형 불순물이 비교적 고농도(P+)로 주입된 복수의 불순물 영역(121)이 형성되어 있다. 트렌치 분리 산화막(111)은, 실리콘 기판(1)의 표면으로부터 소정 깊이에 달하도록 배치된 트렌치 내에 실리콘 산화막을 매립함으로써 형성되어 있다.
그리고, 불순물 영역(121)의 하부에는 N형 불순물이 비교적 저농도(N-)로 주입된 웰 영역 NW로 되어 있다.
또한, 각 불순물 영역(121)의 상부에는 실리사이드막(131)이 배치되고, 각각 복수의 트렌치 분리 산화막(111), 불순물 영역(121), 실리사이드막(131)에 의해, PG 실드(301)(실드층)가 구성된다.
기타, 도 1에 도시된 반도체 장치(100)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
또, 도 40에 도시된 단면 구성은 일례이고, 이 구성에 한정되는 것이 아니라, 실시예1∼10에서 설명한 각종 PG 실드의 구성을 적용할 수 있다.
<K-2. 작용 효과>
이상 설명한 바와 같이, 기판 내에 저농도 웰 영역을 형성하고, 또한 PG 실드를 형성함으로써, 고저항의 저농도 웰 영역이 매립 산화막을 대신하여, 불순물 영역(121)을 상호 전기적으로 분리할 수 있고, 벌크 기판에서도 정전 유도 손실을 방지할 수 있음과 함께 와전류에 의한 전자 유도 손실을 입지 않은 PG 실드를 얻을 수 있다.
<L. 실시예12>
이상 설명한 실시예1∼11에서는, 스파이럴 인덕터 혹은 배선에 의한 정전 유도 손실을 방지함과 함께, 그 내부에서 발생하는 와전류에 의한 전자 유도 손실을 방지하는 각종 PG 실드의 구성에 대해 설명했지만, 이들 PG 실드의 하부의 반도체 기판 내에서도 스파이럴 인덕터 혹은 배선에 의한 전자 유도 손실이 발생할 가능성이 있다. 이하, 반도체 기판 내의 전자 유도 손실을 방지하는 구성에 대해 설명한다.
<L-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예12로서, 도 41에 반도체 장치(3000)의 구성을 나타낸다.
도 41에 나타낸 반도체 장치(3000)는, 도 68을 이용하여 설명한 반도체 장치(90)를 예로 들면, RF 회로부(91) 및 논리부(92)의 일부분을 도시하고, 각각 RF 회로부 RP 및 논리부 LP로서 나타낸다.
도 41에서, 실리콘 기판(1)과, 상기 실리콘 기판(1) 상에 배치된 매립 산화막(2)과, 매립 산화막(2) 상에 배치된 SOI 층(3)으로 구성되는 SOI 기판 SB 상에, RF 회로부 RP 및 논리부 LP가 배치되어 있다.
RF 회로부 RP에서는, SOI 층(3)의 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 영역이 복수의 트렌치 분리 산화막(13)에 의해 분할되고, 복수의 SOI 영역(22)이 형성되어 있다. 그리고, 각 SOI 영역(22)의 상부에는 실리사이드막(32)이 배치되고, 각각 복수의 트렌치 분리 산화막(13), SOI 영역(22), 실리사이드막(32)에 의해 PG 실드(102)가 구성되어 있다.
그리고, PG 실드(102) 하부의 실리콘 기판(1)의 내부에는 공동부 CV가 배치되어 있다.
공동부 CV는 스파이럴 인덕터 SI의 평면 방향의 길이와 같은 정도의 깊이(최대 100㎛ 정도)를 지니고, 평면 방향의 확대는, 적어도 스파이럴 인덕터 SI의 형성 영역을 포함하도록 설정되어 있다.
그리고, 매립 산화막(2), SOI 층(3), 층간 절연막(4 및 5), 스파이럴 인덕터 SI를 피복하는 절연막(6)을 관통하여 공동부 CV에 달하는 개구부 OP가 배치되어 있다.
또, 기타, 도 8을 이용하여 설명한 반도체 장치(200)와 동일한 구성에 대해서는 동일 부호를 붙여, 설명은 생략한다.
공동부 CV의 형성 방법은, 공동부 CV 외의 절연막(6)까지의 구성을 SOI 기판 SB 상에 형성한 후, 실리콘 기판(1)에 달하는 개구부 OP를 형성하고, 예를 들면 KOH(수산화 칼륨)의 20% 용액을 개구부 OP로부터 주입하고, 실리콘 기판(1)을 에칭하는 방법을 취할 수 있다. 또한, 개구부 OP는 최종적으로는 절연막 등으로 매립된다.
또, 에칭 용액으로는 KOH 용액에 한정되는 것은 아니라, 실리콘 기판만을 녹이는 용액이면 다른 용액이라도 좋다. 예를 들면 NaOH 등의 강 알칼리 용액도 사용 가능하다. 이러한 용액은, 칼륨(K)이나 나트륨(Na)의 오염에 주의할 필요가 있지만, 단순한 물질이므로 취급하기 쉽다. 또한, 카테콜(C6H6O2)이나 TMAH(수산화테트라메틸암모늄: N(CH3)4OH)) 수용액등의 유기물질을 사용해도 좋다. 어떤 용액을 이용할지는 디바이스 제조를 행하는 반도체 공장의 전체의 구성에 맞추어 선택하면 좋다. 또, KOH 용액 등의 에칭 용액은 온도에 따라 에칭율이 다르고, KOH의 20% 용액은, 50℃에서 100㎚/min의 에칭율을 갖는다.
또한, 공동부 CV는 SOI 기판 SB 상에 아무것도 형성하지 않은 상태에서 형성해 두어도 되고, PG 실드(102)까지 형성한 단계에서 형성해도 되고, 기본적으로는 어느 단계에서 형성해도 된다.
<L-2. 작용 효과>
이상 설명한 바와 같이, 반도체 장치(3000)는 PG 실드(102)의 하부의 실리콘 기판(1)의 내부에 공동부 CV를 갖고 있으므로, 스파이럴 인덕터에 의한 정전 유도 손실을 PG 실드(102)에 의해 방지함과 함께, PG 실드(102)의 내부에서 발생하는 와전류에 의한 전자 유도 손실을 입는 일이 없다. 또한, 실리콘 기판(1) 내에서, 스파이럴 인덕터 SI에 의한 와전류의 발생을 방지하여, 전자 유도 손실을 저감시킬 수 있다.
또, 상기 설명에서는 PG 실드(102)를 이용하는 구성을 나타냈지만, PG 실드의 형태는 이것에 한정되는 것은 아니고, 실시예1∼9를 이용하여 설명한 각종 PG 실드를 적용할 수 있는 것은 물론이다.
<M. 실시예13>
이상 설명한 실시예12에서는, 실리콘 기판(1)의 내부에 공동부 CV를 구비함으로써, 실리콘 기판(1) 내에서의 전자 유도 손실을 저감시키는 구성에 대해 나타냈지만, 실리콘 기판(1) 내에서의 전자 유도 손실을 저감시키는 구성은 이것에 한정되는 것은 아니고, 실리콘 기판(1) 내에 다공성층을 설치함으로써 와전류의 경로를 차단하도록 해도 좋다.
또, 본 명세서에서의 다공성층은, 다수의 홀을 갖는 층이라는 의미뿐만 아니라, 다수의 트렌치를 갖는 층도 의미한다.
<M-1. 장치 구성>
이하, 본 발명에 따른 반도체 장치의 실시예13으로서, 도 42에 반도체 장치(4000)의 구성을 나타낸다.
또, 도 42에서, 매립 산화막(2)으로부터 상부의 구성은, 도 8을 이용하여 설명한 반도체 장치(200)와 동일하고, 동일한 구성에 대해서는 동일 부호를 붙여, 설명은 생략한다.
도 42에서, PG 실드(102)의 하부의 실리콘 기판(1)의 내부에는 다공성층 PR이 배치되어 있다.
다공성층 PR은, 실리콘 기판(1) 표면으로부터 내부에 걸쳐 에칭에 의해 형성된 복수의 트렌치 혹은 복수의 홀, 혹은 양극화성법에 따라 형성된 복수의 홀에서 구성되어 있고, 이들의 내부는 진공에 가까운 상태 혹은 절연물로 매립된 상태로 되어 있다.
따라서, 스파이럴 인덕터 SI에 의해 발생하는 와전류는, 그 경로가 차단되어, 실리콘 기판(1) 내에서의 전자 유도 손실을 저감시킬 수 있다.
또, 다공성층 PR의 평면에서 봤을 때의 형상은, 홀의 경우에는, 소정의 영역전역에 불규칙하거나 규칙적으로 설치하도록 하면 되고, 트렌치의 경우에는, 적어도 1개의 방향으로 연장하는 트렌치를 병렬로 배치함으로써 와전류를 차단할 수 있다.
또한, 상기 설명에서는 PG 실드(102)를 이용하는 구성을 나타냈지만, PG 실드의 형태는 이것에 한정되는 것은 아니고, 실시예1∼9를 이용하여 설명한 각종 PG 실드를 적용할 수 있는 것은 물론이다.
<M-2. 제조 방법>
이하, 도 43∼도 53을 이용하여, 다공성층 PR을 갖는 SOI 기판 SB의 형성 방법에 대해 설명한다.
<M-2-1. 에칭법>
도 43∼도 46을 이용하여 다공성층 PR을 에칭에 의해 형성하는 방법을 설명한다. 또, 이하에서는 명확화를 위해, 에칭에 의해 형성된 것을 다공성층 PR1이라고 칭하고, 양극화성법에 따라 형성된 것을 다공성층 PR2라고 호칭한다.
우선, 도 43에 도시된 바와 같이, 실리콘 기판(1)을 준비하고, 실리콘 기판(1)의 표면으로부터 내부에 걸쳐 에칭에 의해 복수의 트렌치 TR1(혹은 복수의 홀)을 형성하여 다공성층 PR1을 구성한다. 또, 복수의 트렌치(혹은 복수의 홀) TR1은, 적어도 PG 실드(102)의 하부에 대응하는 영역 전역에 배치되고, 그 홈의 폭 혹은 직경은 10㎚∼50㎚ 정도, 다공성층 PR1의 두께는 10㎛∼100㎛ 정도로 설정되어 있다.
또, 복수의 트렌치(혹은 복수의 홀) TR1의 깊이(즉 다공성층 PR1의 두께)는, 스파이럴 인덕터 SI의 평면 방향의 길이와 같은 정도로 하는 것이 바람직하지만, 스파이럴 인덕터 SI의 평면 방향의 길이의 10분의 1 정도의 깊이라도, 전자 유도 손실의 저감 효과를 얻을 수 있다.
이어서, 도 44에 나타낸 공정에서, 실리콘 기판(1) 상을 피복하도록, 예를 들면 실리콘 산화막에서 절연막 ZF1을 형성하고, 다공성층 PR1을 매립한다.
도 45에, 절연막 ZF1을 형성한 상태의 다공성층 PR1의 상세한 내용을 나타낸다. 도 45에 도시된 바와 같이, 절연막 ZF1은, 다공성층 PR1을 구성하는 트렌치(혹은 홀) TR1의 내면을 피복하도록 배치되지만, 그 내부를 완전히 매립하는 것보다도 빠르게 개구부를 막는 커버리지 특성의 절연막을 사용하면, 트렌치(혹은 홀) TR1의 내부에는 중공부 HL이 형성된다.
이 경우, 절연막 ZF1의 형성을 진공 상태하에서 행하면, 중공부 HL도 진공 상태가 되고, 유전률이 낮으므로 정전 유도 손실도 저감시킬 수 있다.
또, 트렌치(혹은 홀) TR1의 내부를 절연막으로 매립한 경우라도, 해당 절연막으로서 예를 들면 불소를 포함하는 플라즈마 산화막(플라즈마 CVD법에 따라 형성된 실리콘 산화막) 등의 유전률이 낮은 절연막을 사용함으로써 정전 유도 손실을 저감시킬 수 있다.
또, 열 산화를 행하여 열 산화막을 형성하는 경우도, 상기된 바와 같이 트렌치(혹은 홀) TR1의 내부에는 중공부 HL을 형성할 수 있다.
또한, 트렌치(혹은 홀) TR1의 내부를 실리콘 산화막 등으로 매립한 경우에는, 불소(F) 이온을 주입함으로써 유전률을 내리도록 하면 좋다.
이어서, 도 46에 나타낸 공정에서, 그 주면 상에 소정 두께의 절연막 ZF2 (예를 들면 실리콘 산화막)를 구비하는 실리콘 기판(1A)을 준비하고, 절연막 ZF1과 절연막 ZF2가 대면하도록, 실리콘 기판(1A와 1)을 접합시킨다.
그 후, 실리콘 기판(1A)에 CMP 처리를 실시하여, 그 두께를 얇게 함으로써, 남은 실리콘 기판(1A)이 SOI 층(3)이 되고, 절연막 ZF1 및 ZF2가 매립 산화막(2)이 되고, 실리콘 기판(1) 내에 다공성층 PR1을 갖는 SOI 기판 SB를 얻을 수 있다.
또, 이상의 설명에서는, 다공성층 PR1을 절연막 ZF1로 피복함으로써, 다공성층 PR1의 내부에 중공부 HL을 설치하는 공정을 나타내었지만, 이하와 같은 방법으로, 다공성층 PR1을 구성하는 트렌치 혹은 홀의 개구부를 막도록 해도 좋다.
즉, 도 47에 도시된 바와 같이 실리콘 기판(1) 내에 트렌치(혹은 홀) TR1을 형성한 후, 수소 분위기 속에서 수초간, 온도 1000℃ 이상의 열 처리(수소 어닐링)를 행한다. 그러면, 다공성층 PR1의 표면 에너지의 극소화에 의해 표면 원자의 이동도를 극적으로 높일 수 있고, 표면의 자연 산화에 기인하여 트렌치(혹은 홀) TR1의 개구부가 환원 제거된다(도 48). 그 결과, 트렌치(혹은 홀) TR1의 내부가 중공부 HL이 되어, 상면이 평활화된 다공성층 PR1이 형성된다(도 49).
이 후의 공정은 도 46에 나타낸 공정과 마찬가지이지만, 실리콘 기판(1)의 표면에는 절연막을 형성할 필요가 없으므로, 실리콘 기판(1A)의 절연막 ZF2는, 실리콘 기판(1)의 다공성층 PR1이 형성된 측의 주면과 대면하도록 접합시키게 된다.
<M-2-2. 양극화성법>
이어서, 도 50∼도 53을 이용하여 다공성층 PR을 양극화성법에 따라 형성하는 방법을 설명한다. 양극화성법에 따른 다공성층의 형성에 대해서는, 특허 출원 번호11-117770의 명세서간의 도 6∼도 10에 개시되어 있다.
이하, 그 개시 내용에 기초하여 설명하면, 대향하여 배치되고, 음극이 되는 상부 백금 전극과, 양극이 되는 하부 백금 전극을 지니고, 내부에 화성 용액을 채우는 화성조를 준비한다.
이어서, 다공성층 PR2를 형성하는 측의 주면이 상부 백금 전극을 향하도록, 실리콘 기판(1)을 상부 백금 전극과 하부 백금 전극사이에 배치하고, 화성조 내에 HF 용액을 채운다. 그리고, 실리콘 기판(1)에 전류를 흘린다. 화성 조건을, 예를 들면 화성 시간 30초, 화성 전류 밀도 10㎃/㎠로 하면, 실리콘 기판(1)의 상면이 다공질화되고, 실리콘 기판(1)의 주면 내에, 0.2㎛ 정도의 막 두께를 갖는 다공성층 PR2가 형성된다.
다공성층 PR2에 형성되는 홀은, 에칭으로 형성되는 직선적인 형상이 아니고, 뒤얽힌 형상이 되지만, 간략화를 위해 도 50에 도시된 바와 같은 형상으로 하여 도시한다.
또, 다공성층 PR2의 두께는 화성 시간 및 화성 전류 밀도에 의해 제어할 수 있고, 또 화성 용액의 종류를 바꿈으로써 제어할 수 있다. 또한, 다공성층 PR2의 밀도(실리콘 부분과 홀 부분과의 비에 상당함)는 HF 용액의 농도에 따라 제어할 수 있다.
또한, 다공성층 PR2의 두께는, 스파이럴 인덕터 SI의 평면 방향의 길이와 같은 정도로 하는 것이 바람직하지만, 스파이럴 인덕터 SI의 평면 방향의 길이의 10분의 1 정도의 두께라도, 전자 유도 손실의 저감 효과를 얻을 수 있다.
이어서, 먼저 설명한 바와 같이, 수소 분위기 내에서 수초간, 온도 1000℃ 이상의 열 처리를 행함으로써, 홀의 개구부를 환원 제거하고, 홀의 내부가 중공부 HL이 되어, 다공성층 PR2의 상면이 평활화된 실리콘 기판(1)을 형성한다(도 50).
또, 다공성층 PR2는 실리콘 기판(1) 내에 선택적으로 형성되지만, 이것은 나중에 형성되는 스파이럴 인덕터 SI의 형성 영역에 대응하여 설치되고, 다공성층 PR2를 형성하지 않은 영역 상에는 HF 용액이 접촉하지 않도록 마스크를 형성해 두면 좋다. 또, 다공성층 PR2를 실리콘 기판(1)의 전역에 걸쳐 배치하도록 해도 된다.
또, 다공성층 PR2를 실리콘 기판(1)의 전역에 걸쳐 배치한 구성에서는, 스파이럴 인덕터에 의한 전자 유도 손실뿐만 아니라, 배선에 의한 전자 유도 손실의 저감 효과도 갖게 된다.
이어서, 도 51에 도시된 바와 같이, 실리콘 기판(1C) 상에 다공성층 PR21, 에피택셜층 EX, 절연막 ZF3이 적층된 다공성 기판 PSB를 준비한다.
또, 다공성 기판 PSB의 형성 방법에 대해서도, 특허 출원 번호11-117770의 명세서 내의 도 6∼도 10에 개시되어 있는 방법을 취하면 되고, 우선 먼저 설명한 다공성층 PR2의 형성 방법과 동일한 공정을 거쳐, 실리콘 기판(1C)의 내부에 다공성층 PR21을 형성한다. 여기서, 다공성층 PR21의 상면은, 실리콘 기판(1C)의 단결정 구조를 유지하고, 실리콘 기판(1C)과 동일한 결정 방위를 갖는다. 그래서 이어서, 에피택셜 성장법에 따라, 다공성층 PR21의 주면 상에, 소정 두께의 에피택셜층 EX를 형성한다. 또, 에피택셜층 EX는 나중에 SOI 층(3)이 되므로, SOI 층(3)의 두께와 동등한 두께로 형성된다.
그 후, 에피택셜층 EX 상에 소정 두께의 절연막 ZF3을, 예를 들면 실리콘 산화막에서 형성한다. 또, 절연막 ZF3은 나중에 매립 산화막(2)이 되므로, 매립 산화막(2)의 두께와 동등한 두께로 형성된다.
이어서, 도 52에 나타낸 공정에서, 실리콘 기판(1)의 다공성층 PR2가 형성된 측의 주면과, 다공성 기판 PSB의 절연막 ZF3이 대면하도록, 실리콘 기판(1)과 다공성 기판 PSB를 접합시킨다.
그 후, 도 53에 도시된 바와 같이, 다공성 기판 PSB의 다공성층 PR21을 경계로 하여, 다공성층 PR21 및 실리콘 기판(1C)을 박리하거나, 혹은 에피택셜층 EX의 상면까지를 CMP 처리에 따라 연마함으로써, 실리콘 기판(1) 내에 다공성층 PR2를 갖는 SOI 기판 SB를 얻을 수 있다.
<M-3. 작용 효과>
이상 설명된 바와 같이, 도 42에 도시된 반도체 장치(4000)에서는, 스파이럴 인덕터에 의한 정전 유도 손실을 PG 실드(102)에 의해 방지함과 함께, PG 실드(102)의 내부에서 발생하는 와전류에 의한 전자 유도 손실을 입는 일이 없다. 또한, 실리콘 기판(1) 내에 형성된 다공성층 PR을 지니고, 그 내부는 진공에 가까운 상태 혹은 절연물로 매립된 상태로 되어 있으므로, 스파이럴 인덕터 SI에 의해 발생하는 와전류는, 그 경로를 차단되어, 실리콘 기판(1) 내에서의 전자 유도 손실을 저감시킬 수 있다.
<M-4. 변형예>
이상 설명한 반도체 장치(4000)의 다공성층 PR의 형성 방법에서는, 다공성층 PR를 구비한 SOI 기판 SB를 준비하고, 또한 PG 실드(102)를 비롯한 구성을 형성하는 예를 나타냈지만, 이하 도 54를 이용하여 설명하는 제조 방법을 채용해도 좋다.
도 54에 도시된 바와 같이, SOI 층(3) 상에 트렌치 분리 산화막 PTI 등의 구성을 형성한 SOI 기판 SB를 준비한다. 또, SOI 층(3)에서는, 트렌치 분리 산화막 PTI뿐만 아니라, MOS 트랜지스터 등이 구성된 상태라고 좋다.
그리고, SOI 기판 SB의, 스파이럴 인덕터의 배치 영역에 대응하는 영역의 SOI 층(3) 및 매립 산화막(2)을 선택적으로 제거하여 개구부 OP1을 형성한다.
그 후, 다공성층 PR2를 형성하는 영역의 실리콘 기판(1)이 노출하고, 개구부 OP1의 단연부 및 SOI 층(3) 상이 피복되도록 레지스트 마스크 RM4를 형성한다.
레지스트 마스크 RM4를 형성한 SOI 기판 SB를, 상부 백금 전극 UE와, 양 하부 백금 전극 LE를 갖는 화성조 CC 내에 배치하고, 화성조 내에 HF 용액을 채워 상부 백금 전극 UE와 양 하부 백금 전극 LE 사이에 전류를 흘림으로써, 실리콘 기판(1)의 노출 부분에 다공성층 PR2가 형성된다.
다공성층 PR2의 형성 후에 레지스트 마스크 RM4를 제거하고, 개구부 OP1 내에 절연막을 형성하여 매립 산화막(2)을 수복하고, 또한 해당 절연막 상에 실리콘층을 형성하여 SOI 층(3)을 수복하고, SOI 층(3) 내에 PG 실드(102)를 형성함으로써 반도체 장치(4000)와 동일한 구성을 형성하면 좋다.
또, 실시예1∼10에서 설명한 각종 PG 실드를 사용하지 않은 경우에는, 단순히, 개구부 OP1을 절연막으로 매립하는 것만이라도 좋다.
<N. 실시예14>
이상 설명한 실시예13에서는, SOI 기판 SB의 실리콘 기판(1) 내에 다공성층 PR를 갖는 구성에 대해 나타냈지만, SOI 기판의 SOI 층 내에 다공성층을 갖는 구성이라도 좋다.
<N-1. 장치 구성>
이하, 본 발명에 따른 반도체 장치의 실시예14로서, 도 55에 반도체 장치(5000)의 구성을 나타낸다.
도 55에서는, 실리콘 기판(1)과, 상기 실리콘 기판(1) 상에 배치된 매립 산화막(2A)과, 매립 산화막(2A) 상에 배치된 SOI 층(3A)으로 구성되는 SOI 기판 SBA 상에 배치된 RF 회로부를 나타내고 있다.
스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 SOI 층(3A) 내에, 상호 밀접한 SOI 영역(251∼257)으로 구성되는 PG 실드(105)가 형성되어 있다. 또, PG 실드(105)의 구성은 도 18을 이용하여 설명한 반도체 장치(500)와 동일하고, 또한 SOI 영역(258 및 259)을 갖고 있지만, 도면에서는 생략하고 있다.
그리고, PG 실드(105) 상은 부분 분리 산화막인 트렌치 분리 산화막(17)으로 피복되어 있다.
또한, 트렌치 분리 산화막(17)에 인접하여 MOS 트랜지스터 Q40이 형성되어있다. MOS 트랜지스터 Q40은 트렌치 분리 산화막(17)으로 규정되는 SOI 영역 상에 배치된 게이트 절연막 GZ, 게이트 절연막 GZ 상에 배치된 게이트 전극 GT, 게이트 전극 GT 상에 배치된 실리사이드막 GS 및, 이들의 측면을 피복하도록 배치된 측벽 절연막 GW1 및 GW2를 구비하고 있다.
여기서, 측벽 절연막 GW2가 형성되는 측의 소스·드레인 영역 SD2는, 반대측의 소스·드레인 영역 SD1보다도 넓게 형성되어, 측벽 절연막 GW2는 소스·드레인 영역 SD2 상에 연장되어 있다.
그리고, 측벽 절연막 GW1의 외측의 소스·드레인 영역 SD1의 표면 내에는 실리사이드막 SS1이 배치되고, 측벽 절연막 GW2 외측의 소스·드레인 영역 SD2의 표면 내에는 실리사이드막 SS2가 배치되고, 결과적으로 게이트 전극 GT가 소스·드레인 영역 SD1 가까이에 배치되어, 소위 오프셋 게이트로 되어 있다. 오프셋 게이트는 드레인 영역에서의 전계 집중을 완화하고, MOS 트랜지스터의 고내압화를 도모할 수 있으므로, 전력용 반도체 장치에 적합한 구조이다.
또, 실리사이드막 SS1 및 SS2는, 콘택트부 CP5 및 CP6에 의해 상층의 배선 WL5 및 WL6에 접속되어 있다.
또, 기타 도 18을 이용하여 설명한 반도체 장치(500)와 동일한 구성에 대해서는 동일한 부호를 붙이고, 중복되는 설명은 생략한다.
그리고, 도 55에 도시된 바와 같이, SOI 층(3A)의 내부에는 다공성층 PR3이 배치되어 있다.
다공성층 PR3은, 실리콘 기판(1)의 표면으로부터 내부에 걸쳐 양극화성법에 따라 형성된 복수의 홀로 구성되고, 이들의 내부는 진공에 가까운 상태, 혹은 절연물로 매립된 상태로 되어 있다.
따라서, 스파이럴 인덕터 SI에 의해 발생하는 와전류는, 그 경로가 차단되어, SOI 층(3A) 내에서의 전자 유도 손실을 저감시킬 수 있다.
<N-2. 제조 방법>
이하, 도 56∼도 59를 이용하여, 다공성층 PR3을 SOI 층 내에 갖는 SOI 기판 SBA의 형성 방법에 대해 설명한다.
다공성층을 SOI 층 내에 갖는 SOI 기판의 형성 방법에 대해서는, 특허 출원 번호11-165951의 명세서 내의 도 1∼도 9에 개시되어 있다.
이하, 그 개시 내용에 기초하여 설명하면, 우선 도 56에 나타낸 공정에서, 실리콘 기판(1D)의 주면 내에, 두께 1㎛ 정도의 다공성층 PR3을 양극화성법에 따라 형성한다. 또, 다공성층 PR3 형성 후, 먼저 설명한 바와 같이, 수소 분위기 속에서 수초간, 온도 1000℃ 이상의 열 처리를 행함으로서, 홀의 개구부를 환원 제거하여 홀의 내부를 중공부로 하고, 다공성층 PR3의 상면을 평활화해도 되는 것은 물론이다.
또한, 양극화성법을 대신하여, 에칭에 의해 복수의 트렌치(혹은 홀)를 형성하여 다공성층 PR3을 구성해도 좋다.
이어서, 도 57에 도시된 바와 같이, 그 주면 상에 소정 두께의 절연막 ZF4이 형성된 실리콘 기판(1)을 준비한다. 또, 절연막 ZF4는 나중에 매립 산화막(2A)이 되므로, 매립 산화막(2A)의 두께와 동등한 두께로 형성된다.
그리고, 도 58에 나타낸 공정에서, 실리콘 기판(1D)의 다공성층 PR3이 형성된 측의 주면과, 실리콘 기판(1)의 절연막 ZF4가 대면하도록, 실리콘 기판(1과 1D)을 접합시킨다.
그 후, 도 59에 도시된 바와 같이, 실리콘 기판(1D)을 CMP 처리에 의해 연마하여 그 두께를 줄이고, 다공성층 PR3과 맞추어 SOI 층(3A)의 두께와 동등한 두께로 형성함으로써, SOI 층(3A) 내에 다공성층 PR3을 갖는 SOI 기판 SBA를 얻을 수 있다.
또, SOI 기판 SBA의 형성 방법은 상기 방법에 한정되는 것은 아니고, 특허 출원 번호11-165951의 명세서 내의 도 10∼도 19에 개시된 방법을 이용해도 좋다.
즉, 제1 실리콘 기판에 제1 다공성층을 형성하고, 그 위에 에피택셜 성장법에 따라, 소정 두께의 에피택셜층을 형성한다. 그 후, 에피택셜층의 주면 내에 제2 다공성층을 형성하고, 제2 다공성층 상에 실리콘 산화막을 형성하여 이것을 제1 기판으로 한다.
그 후, 제2 기판으로 하여 제2 실리콘 기판을 별도로 준비하고, 제1 기판의 실리콘 산화막과, 제2 기판의 주면이 대면하도록 양자를 접합시킨다.
그리고, 제1 다공성층을 경계로 하여, 제1 다공성층 및 제1 실리콘 기판을 박리함으로써, 제2 실리콘 기판, 실리콘 산화막, 제2 다공성층, 에피택셜층이 적층된 SOI 기판을 얻을 수 있다.
<N-3. 작용 효과>
이상 설명한 바와 같이, 도 55에 도시된 반도체 장치(5000)에서는, 스파이럴 인덕터에 의한 정전 유도 손실을 PG 실드(105)에 의해 방지함과 함께, PG 실드(105)의 내부에서 발생하는 와전류에 기인하는 전자 유도 손실을 입는 일이 없다. 또한, SOI 층(3A) 내에 형성된 다공성층 PR3을 지니고, 그 내부는 진공에 가까운 상태 혹은 절연물로 매립된 상태로 되어 있으므로, 스파이럴 인덕터 SI에 의해 발생하는 와전류는, 그 경로가 차단되어, SOI 층(3A) 내에서의 전자 유도 손실을 저감시킬 수 있다.
<O. 실시예15>
이상 설명한 실시예12∼14에서는, SOI 기판 상에 형성된 반도체 장치에 있어서, 실리콘 기판 내 혹은 SOI 층 내에 다공성층을 지니고, 실리콘 기판 내 및 SOI 층 내에서의 스파이럴 인덕터 및 배선에 의한 전자 유도 손실을 방지하는 구성에 대해 설명했지만, 본 발명의 적용은 SOI 기판에 한정되는 것은 아니고, 벌크 기판이라고 호칭되는 실리콘 기판에 적용할 수도 있다.
<0-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예15로서, 도 60에 반도체 장치(6000)의 구성을 나타낸다. 또, 도 60에 도시된 반도체 장치(6000)는, 도 68을 이용하여 설명한 반도체 장치(90)를 예로 들면, RF 회로부 RP 및 논리부 LP의 구성을 나타내고 있다.
도 60에서, P형의 실리콘 기판(1)의 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 영역이 복수의 트렌치 분리 산화막(111)에 의해 분할되고, P형 불순물이 비교적 고농도(P+)로 주입된 복수의 불순물 영역(121)이 형성되어 있다. 트렌치 분리 산화막(111)은, 실리콘 기판(1)의 표면으로부터 소정 깊이에 달하도록 배치된 트렌치 내에 실리콘 산화막을 매립함으로써 형성되어 있다.
또한, 각 불순물 영역(121)의 상부에는 실리사이드막(131)이 배치되고, 각각 복수의 트렌치 분리 산화막(111), 불순물 영역(121), 실리사이드막(131)에 의해 PG 실드(301)가 구성된다.
논리부 LP에서는, 트렌치 분리 산화막(15)에 의해 SOI 층(3)이 분할되고, SOI 영역(61 및 62)이 형성되고, SOI 영역(61 및 62)에는 MOS 트랜지스터 Q21 및 Q22가 각각 형성되어 있다.
또, 불순물 영역(121) 이하의 실리콘 기판(1)의 내부에는 N형 불순물이 비교적 저농도(N-)로 주입된 웰 영역 NW가 실리콘 기판(1) 전역에 걸쳐 형성되어 있음과 함께, 웰 영역 NW를 포함하여 불순물 영역(121) 이하의 실리콘 기판(1)의 내부에는 소정 두께의 다공성층 PR4가 실리콘 기판(1) 전역에 걸쳐 형성되어 있다.
기타, 도 8에 도시된 반도체 장치(200)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
<O-2. 작용 효과>
이상 설명한 바와 같이, 도 60에 도시된 반도체 장치(6000)에서는, 스파이럴 인덕터에 의한 정전 유도 손실을 PG 실드(301)에 의해 방지함과 함께, PG 실드(301)의 내부에서 발생하는 과전류에 기인하는 전자 유도 손실을 입는 일이 없다. 또한, 실리콘 기판(1) 내에 형성된 다공성층 PR4를 지니고, 그 내부는 진공에 가까운 상태로 되어 있으므로, 스파이럴 인덕터 SI에 의해 발생하는 와전류는, 그 경로를 차단하여, 실리콘 기판(1) 내에서의 전자 유도 손실을 저감시킬 수 있다.
또한, 다공성층 PR4는 실리콘 기판(1)의 전역에 걸쳐 배치되어 있으므로, 스파이럴 인덕터에 의한 전자 유도 손실뿐만 아니라, 배선에 따른 전자 유도 손실의 저감 효과도 갖게 된다.
<P. 실시예16>
이상 설명한 실시예12∼15에서는, SOI 기판 상 혹은 벌크 실리콘 기판 상에 형성된 반도체 장치에 있어서, 실리콘 기판 내 혹은 SOI 층 내에 다공성층을 지니고, 실리콘 기판 내 및 SOI 층 내에서의 스파이럴 인덕터 및 배선에 의한 전자 유도 손실을 방지하는 구성에 대해 설명했지만, 실시예1∼10에서 설명한 각종 PG 실드를 더욱 개량한 이하에 설명하는 구성에 의해, 실리콘 기판내 및 SOI 층 내에서의 전자 유도 손실을 방지할 수 있다.
<P-1. 장치 구성>
본 발명에 따른 반도체 장치의 실시예16으로서, 도 61에 반도체 장치(7000)의 구성을 나타낸다. 또, 도 61에 도시된 반도체 장치(7000)는, 도 68을 이용하여 설명한 반도체 장치(90)를 예로 들면, RF 회로부 RP 및 논리부 LP의 구성을 나타내고 있다.
도 61에서, 실리콘 기판(1)과, 상기 실리콘 기판(1) 상에 배치된 매립 산화막(2)과, 매립 산화막(2) 상에 배치된 SOI 층(3)으로 구성되는 SOI 기판 SB 상에,RF 회로부 RP 및 논리부 LP가 배치되어 있다.
RF 회로부 RP 에서는, SOI 층(3)의 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하는 영역이 복수의 트렌치 분리 산화막(13)에 의해 분할되고, 복수의 SOI 영역(22)이 형성되어 있다. 트렌치 분리 산화막(13)은, SOI 층(3)의 표면으로부터 매립 산화막(2)의 표면에 달하도록 배치된 트렌치 내에 실리콘 산화막을 매립함으로써 형성되고, 각 SOI 영역(22)은 전기적으로 완전히 분리되어 있다.
또한, 각 SOI 영역(22) 상부에는 실리사이드막(32)이 배치되고, 각각 복수의 트렌치 분리 산화막(13), SOI 영역(22), 실리사이드막(32)에 의해, PG 실드(102)가 구성된다.
논리부 LP에서는, 트렌치 분리 산화막(15)에 의해 SOI 층(3)이 분할되고, SOI 영역(61 및 62)이 형성되고, SOI 영역(61 및 62)에는 MOS 트랜지스터 Q21 및 Q22가 각각 형성되어 있다.
그리고, 각각의 트렌치 분리 산화막(13)의 하부에는, 트렌치 분리 산화막(13)으로 개구부가 매립된 트렌치 TR3이 배치되어 있다.
트렌치 TR3은 매립 산화막(2)을 관통하여 실리콘 기판(1)의 내부에 달하여, 그 깊이는 100㎛ 정도가 되어 있다.
또한, 트렌치 분리 산화막(13)으로 개구부가 매립된 트렌치 TR3의 내부에는 중공부 HL이 형성되어 있다.
기타, 도 8에 도시된 반도체 장치(200)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
<P-2. 제조 방법>
이하, 도 62∼도 64를 이용하여 PG 실드(102) 및 트렌치 TR3의 제조 방법에 대해 설명한다.
우선, 도 9를 이용하여 설명한 반도체 장치(200)의 제조 방법과 마찬가지로, SOI 층(3) 상에 두께 20㎚ 정도의 실리콘 산화막 OX 및 두께 200㎚ 정도의 실리콘 질화막 SN을 순차 형성한 후, 패터닝에 의해 실리콘 산화막 OX, 실리콘 질화막 SN 및 SOI 층(3)의 다층막을, SOI 층(3)의 하층부가 남도록 에칭하고, 트렌치 분리 산화막(13, 14 및 15)이 형성되는 영역에 트렌치 TR131, TR141 및 TR15를 형성한다.
이어서, 도 62에 나타낸 공정에서, 트렌치 TR131, TR141의 일부를 피복함과 함께, 트렌치 TR15를 완전히 피복한 레지스트 마스크 RM2를 이용하여, 트렌치 TR131, TR141의 레지스트 마스크 RM2로 피복되지 않은 부분을 더욱 에칭함으로써 SOI 층(3)을 관통하는 트렌치 TR13 및 TR14를 형성한다.
이어서, 레지스트 마스크 RM2를 제거한 후, 도 63에 나타낸 공정에서, 트렌치 TR13 부분이 개구부가 되도록 패터닝된 레지스트 마스크 RM21을 이용하여, 매립 산화막(2)을 관통하여 실리콘 기판(1)의 내부에 달하는 깊이 100㎛ 정도의 트렌치 TR3을 형성한다.
이어서, 레지스트 마스크 RM21을 제거한 후, 도 64에 나타낸 공정에서, 전면에 걸쳐, 트렌치 TR3의 홈 폭(예를 들면 200㎚∼500㎚)보다도 두껍고, 예를 들면 두께 500㎚ 정도의 실리콘 산화막 ZF5를 형성하여, 트렌치 TR13∼TR15 및 트렌치TR3을 매립하고, CMP(Chemical Mechanical Polishing) 처리에 따라 실리콘 질화막 SN의 도중까지 연마하고, 그 후 실리콘 질화막 SN 및 실리콘 산화막 OX를 제거함으로써, 트렌치 분리 산화막(13∼15) 및 트렌치 분리 산화막(13)으로 피복한 트렌치 TR13을 얻는다.
실리콘 산화막 ZF5는, 트렌치 TR13의 내면을 피복하도록 배치되지만, 그 내부를 완전히 매립하는 것보다도 빠르게 개구부를 막는 커버리지 특성의 절연막을 사용하면, 트렌치 TR3의 내부에는 중공부 HL이 형성된다.
이 경우, 절연막 ZF5의 형성을 진공 상태 하에서 행하면, 중공부 HL도 진공 상태가 되고, 유전률이 낮으므로 정전 유도 손실도 저감시킬 수 있다.
또, 이 후에는, 기존의 MOS 트랜지스터의 제조 공정(기존의 샐리사이드 공정을 포함함), 층간 절연막의 제조 공정, 배선층의 제조 공정, 스파이럴 인덕터의 제조 공정 등을 거쳐, 반도체 장치(7000)를 얻는다.
또, PG 실드(102)의 평면에서 봤을 때의 형상은, 예를 들면 도 2를 이용하여 설명한 형상을 취해도 되고, 도 3∼도 7을 이용하여 설명한 형상을 취해도 좋고, 트렌치 TR3의 평면에서 봤을 때의 형상은, 각 PG 실드의 트렌치 분리 산화막의 형상으로 상사한 형상이 된다.
<P-3. 작용 효과>
이상 설명한 바와 같이, 도 61에 나타낸 반도체 장치(7000)에서는, 스파이럴 인덕터에 의한 정전 유도 손실을 PG 실드(102)에 의해 방지함과 함께, PG 실드(102)의 내부에서 발생하는 와전류에 의한 전자 유도 손실을 입는 일이 없다.또한, 트렌치 분리 산화막(13)의 하부에 배치되고, 매립 산화막(2)을 관통하여 실리콘 기판(1)의 내부에 달하는 트렌치 TR3에 의해, 스파이럴 인덕터 SI에 의해 발생하는 와전류의 경로가 차단되고, 실리콘 기판(1) 내에서의 전자 유도 손실을 저감시킬 수 있다.
<P-4. 변형예1>
이상 설명한 반도체 장치(7000)에서는, PG 실드(102)를 구성하는 트렌치 분리 산화막(13)의 하부에 매립 산화막(2)을 관통하여 실리콘 기판(1)의 내부에 달하는 트렌치 TR3을 설치한 구성을 나타냈지만, 도 65에 도시된 반도체 장치(8000)와 같이, PG 실드(101)를 구성하는 트렌치 분리 산화막(11)의 하부에, 매립 산화막(2)을 관통하여 실리콘 기판(1)의 내부에 달하는 트렌치 TR4를 설치하도록 해도 좋다.
트렌치 TR4의 깊이는 100㎛ 정도가 되고, 렌치 분리 산화막(11)으로 개구부가 매립된 트렌치 TR4의 내부에는 중공부 HL이 형성되어 있다.
기타, 도 1에 도시된 반도체 장치(100)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
<P-5. 변형예2>
또한, 도 66에 도시된 반도체 장치(9000)와 같이, PG 실드(103A)를 구성하는 트렌치 분리 산화막(16)의 하부에, 매립 산화막(2)을 관통하여 실리콘 기판(1)의 내부에 달하는 트렌치 TR5를 설치하도록 해도 된다.
트렌치 TR5의 깊이는 100㎛ 정도가 되고, 트렌치 분리 산화막(16)으로 개구부가 매립된 트렌치 TR5의 내부에는 중공부 HL이 형성되어 있다.
기타, 도 14에 도시된 반도체 장치(300A)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
<P-6. 변형예3>
또한, 도 67에 도시된 반도체 장치(8001)와 같이, P형의 실리콘 기판(1)의 스파이럴 인덕터 SI(평면 구성은 도 70 참조)의 배치 영역에 대응하여 형성된 PG 실드(301)를 구성하는 트렌치 분리 산화막(111)의 하부에, 소정 깊이의 트렌치 TR6을 설치하도록 해도 좋다.
트렌치 TR6의 깊이는 100㎛ 정도가 되고, 트렌치 분리 산화막(111)에서 개구부가 매립된 트렌치 TR6의 내부에는 중공부 HL이 형성되어 있다.
기타, 도 40에 도시된 반도체 장치(2000)와 동일한 구성에 대해서는 동일한 부호를 붙여, 중복되는 설명은 생략한다.
본 발명에 따른 반도체 장치에 따르면, 접지 전위에 접속된 적어도 1개의 도전부와, 적어도 1개의 도전부의 평면 내에, 예를 들면 스파이럴 인덕터 등의 인덕턴스 소자에 의해 야기되는 와전류의 경로를 차단하는 적어도 1개의 전류 차단부를 갖는 실드층을 반도체 기판의 주면 내에 구비하고 있으므로, 정전 유도 손실을 저감시킬 수 있음과 함께, 실드층 내에서의 와전류의 경로가 차단되고, 전자 유도 손실도 저감시킬 수 있다. 또한, 실드층이 반도체 기판 내에 형성되므로, 실드층을 예를 들면 MOS 트랜지스터의 형성 공정에서 동시에 형성함으로써, 실드층의 형성을 위해 새로운 도체층은 불필요하여, 장치 구조가 복잡해지는 일도 없다.
본 발명에 따른 반도체 장치에 따르면, 적어도 1개의 전류 차단부가 매립 산화막에 달하는 복수의 분리 산화막으로 구성되고, 적어도 1개의 도전부가, 복수의 분리 산화막에서 전기적으로 분리된 복수의 SOI 영역으로 구성되므로, 복수의 SOI 영역을 통해 전류가 흘러, 정전 유도 손실을 저감시킬 수 있음과 함께, 와전류의 경로가 분리 산화막에 의해 차단되므로, 와전류에 의한 전자 유도 손실을 입는 일이 없다.
본 발명에 따른 반도체 장치에 따르면, 적어도 1개의 도전부가, SOI 층을 얇게 하여 소정 두께가 된 복수의 SOI 영역으로 구성되고, 적어도 1개의 전류 차단부가, 복수의 SOI 영역 사이를 매립하도록 배치된 절연막으로 구성되어 있으므로, 복수의 SOI 영역을 통해 전류가 흘러, 정전 유도 손실을 저감시킬 수 있음과 함께, 와전류의 경로가 절연막에 의해 차단되므로, 와전류에 의한 전자 유도 손실을 입히는 일이 없다. 또한, 적어도 1개의 도전부는 SOI 층을 분할하여 형성되므로, 실드층의 형성때문에 새로운 도체층은 불필요하며, 장치 구조가 복잡해지는 일도 없다.

Claims (5)

  1. 토대가 되는 기판부와, 상기 기판부 상에 배치된 매립 산화막과, 상기 매립 산화막 상에 배치된 SOI층을 구비하는 SOI 기판과,
    상기 SOI층의 제1 영역의 주면 내에 배치된 실드층과,
    상기 실드층의 형성 영역 상에 층간 절연막을 사이에 두고 배치된 인덕턴스 소자와,
    상기 SOI층의 상기 제1 영역과는 다른 제2 영역에 배치된 반도체 소자를 포함하며,
    상기 실드층은, 상기 SOI층의 일부로 구성되며 접지 전위에 접속된 적어도 1개의 도전부와, 상기 적어도 1개의 도전부의 평면 내에 상기 인덕턴스 소자에 의해 유기되는 와전류의 경로를 차단하는 적어도 1개의 전류 차단부를 가지며,
    상기 적어도 1개의 전류 차단부는, 상기 SOI층의 표면으로부터 상기 SOI 층을 관통하여 상기 매립 산화막에 도달하는 선택적으로 배치된 복수의 분리 산화막을 포함하고, 상기 적어도 1개의 도전부는, 상기 복수의 분리 산화막에 의해 전기적으로 분리된 복수의 SOI 영역을 포함하는 반도체 장치.
  2. 삭제
  3. 토대가 되는 기판부와, 상기 기판부 상에 배치된 매립 산화막과, 상기 매립 산화막 상에 배치된 SOI층을 구비하는 SOI 기판과,
    상기 SOI층의 제1 영역의 주면 내에 배치된 실드층과,
    상기 실드층의 형성 영역 상에 층간 절연막을 사이에 두고 배치된 인덕턴스 소자와,
    상기 SOI층의 상기 제1 영역과는 다른 제2 영역에 배치된 반도체 소자를 포함하며,
    상기 실드층은, 상기 SOI층의 일부로 구성되며 접지 전위에 접속된 적어도 1개의 도전부와, 상기 적어도 1개의 도전부의 평면 내에 상기 인덕턴스 소자에 의해 유기되는 와전류의 경로를 차단하는 적어도 1개의 전류 차단부를 가지며,
    상기 적어도 1개의 도전부는, 상기 SOI층을 얇게 하여 소정 두께가 된 복수의 SOI 영역을 포함하고, 상기 적어도 1개의 전류 차단부는, 적어도 상기 복수의 SOI 영역 사이를 매립하도록 배치된 절연막을 포함하는 반도체 장치.
  4. 내부에 다공성(porous) 실리콘층을 갖는 반도체층과,
    상기 반도체층 표면 상에 배치된 절연막과,
    상기 포러스 실리콘층 상부의 상기 절연막 표면상에 배치된 인덕턴스 소자
    를 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 다공성 실리콘층은,
    상기 인덕턴스 소자의 평면 방향의 길이와 동일한 정도 내지 10분의 1 정도의 깊이를 가지며, 적어도 상기 인덕턴스 소자의 형성 영역과 동일한 정도의 평면 방향의 넓이를 갖는 반도체 장치.
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Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6407441B1 (en) * 1997-12-29 2002-06-18 Texas Instruments Incorporated Integrated circuit and method of using porous silicon to achieve component isolation in radio frequency applications
JP4969715B2 (ja) * 2000-06-06 2012-07-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2002110908A (ja) * 2000-09-28 2002-04-12 Toshiba Corp スパイラルインダクタおよびこれを備える半導体集積回路装置の製造方法
JP2002164441A (ja) * 2000-11-27 2002-06-07 Matsushita Electric Ind Co Ltd 高周波スイッチ回路装置
JP2002198490A (ja) * 2000-12-26 2002-07-12 Toshiba Corp 半導体装置
JP3579000B2 (ja) * 2001-04-05 2004-10-20 シャープ株式会社 半導体装置
US6864558B2 (en) * 2001-05-17 2005-03-08 Broadcom Corporation Layout technique for C3MOS inductive broadbanding
JP4176342B2 (ja) * 2001-10-29 2008-11-05 川崎マイクロエレクトロニクス株式会社 半導体装置およびそのレイアウト方法
US6744129B2 (en) 2002-01-11 2004-06-01 Microtune (San Diego), Inc. Integrated ground shield
JP4274730B2 (ja) * 2002-01-30 2009-06-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP4355128B2 (ja) * 2002-07-04 2009-10-28 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
KR20040011016A (ko) * 2002-07-26 2004-02-05 동부전자 주식회사 알에프 반도체소자 제조방법
JP2004104102A (ja) 2002-08-21 2004-04-02 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
TWI300617B (en) * 2002-11-15 2008-09-01 Via Tech Inc Low substrate loss inductor
US7064411B2 (en) * 2003-02-04 2006-06-20 Mitsubishi Denki Kabushiki Kaisha Spiral inductor and transformer
US20040195650A1 (en) * 2003-04-04 2004-10-07 Tsung-Ju Yang High-Q inductor device with a shielding pattern embedded in a substrate
CN100375283C (zh) * 2003-05-29 2008-03-12 三菱电机株式会社 半导体装置
US7750413B2 (en) * 2003-06-16 2010-07-06 Nec Corporation Semiconductor device and method for manufacturing same
JP4651920B2 (ja) * 2003-07-15 2011-03-16 ルネサスエレクトロニクス株式会社 半導体装置
SE0302107D0 (sv) * 2003-07-18 2003-07-18 Infineon Technologies Ag Electromagnetic device and method of operating the same
US6936764B2 (en) * 2003-08-12 2005-08-30 International Business Machines Corporation Three dimensional dynamically shielded high-Q BEOL metallization
EP1553812A3 (fr) * 2003-12-11 2013-04-03 STMicroelectronics S.A. Puce à semiconducteur et circuit comprenant une inductance blindée
JP2005183686A (ja) * 2003-12-19 2005-07-07 Renesas Technology Corp 半導体装置およびその製造方法
US20050181572A1 (en) * 2004-02-13 2005-08-18 Verhoeven Tracy B. Method for acoustically isolating an acoustic resonator from a substrate
US7154161B1 (en) * 2004-04-16 2006-12-26 Newport Fab, Llc Composite ground shield for passive components in a semiconductor die
JP5025095B2 (ja) * 2004-05-07 2012-09-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4768972B2 (ja) * 2004-05-31 2011-09-07 ルネサスエレクトロニクス株式会社 インダクタ
US7118986B2 (en) * 2004-06-16 2006-10-10 International Business Machines Corporation STI formation in semiconductor device including SOI and bulk silicon regions
KR100632464B1 (ko) * 2004-08-03 2006-10-09 삼성전자주식회사 수동 소자 쉴드 구조를 포함하는 집적 회로 및 그 제조방법
US7663205B2 (en) * 2004-08-03 2010-02-16 Samsung Electronics Co., Ltd. Integrated circuit devices including a dummy gate structure below a passive electronic element
JP2006059959A (ja) * 2004-08-19 2006-03-02 Oki Electric Ind Co Ltd 半導体装置、及び半導体装置の製造方法
JP4175650B2 (ja) * 2004-08-26 2008-11-05 シャープ株式会社 半導体装置の製造方法
JP4795667B2 (ja) * 2004-11-05 2011-10-19 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2006186034A (ja) * 2004-12-27 2006-07-13 Toshiba Corp 半導体装置
CN101950748B (zh) * 2005-01-28 2013-06-12 株式会社半导体能源研究所 半导体器件和制造它的方法
US7501690B2 (en) * 2005-05-09 2009-03-10 International Business Machines Corporation Semiconductor ground shield method
JP4175393B2 (ja) 2005-06-23 2008-11-05 セイコーエプソン株式会社 半導体装置および昇圧回路
US7368668B2 (en) * 2006-02-03 2008-05-06 Freescale Semiconductor Inc. Ground shields for semiconductors
GB2439598A (en) * 2006-06-30 2008-01-02 X Fab Uk Ltd CMOS circuit with high voltage and high frequency transistors
US7531407B2 (en) 2006-07-18 2009-05-12 International Business Machines Corporation Semiconductor integrated circuit devices having high-Q wafer backside inductors and methods of fabricating same
US20080029854A1 (en) * 2006-08-03 2008-02-07 United Microelectronics Corp. Conductive shielding pattern and semiconductor structure with inductor device
US7952444B2 (en) * 2006-08-08 2011-05-31 Agency For Science, Technology And Research CMOS power oscillator with frequency modulation
US7829425B1 (en) * 2006-08-15 2010-11-09 National Semiconductor Corporation Apparatus and method for wafer level fabrication of high value inductors on semiconductor integrated circuits
US7489218B2 (en) * 2007-01-24 2009-02-10 Via Technologies, Inc. Inductor structure
US8860544B2 (en) * 2007-06-26 2014-10-14 Mediatek Inc. Integrated inductor
KR101120508B1 (ko) 2007-08-22 2012-02-29 (주) 와이팜 간섭 현상을 줄이기 위한 레이아웃 구조
US8492872B2 (en) * 2007-10-05 2013-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. On-chip inductors with through-silicon-via fence for Q improvement
US7598588B2 (en) 2007-10-26 2009-10-06 Hvvi Semiconductors, Inc Semiconductor structure and method of manufacture
TWI349362B (en) * 2007-12-07 2011-09-21 Realtek Semiconductor Corp Integrated inductor
TWI338562B (en) * 2007-12-27 2011-03-01 Unimicron Technology Corp Circuit board and process thereof
JP4609497B2 (ja) * 2008-01-21 2011-01-12 ソニー株式会社 固体撮像装置とその製造方法、及びカメラ
US8559186B2 (en) * 2008-04-03 2013-10-15 Qualcomm, Incorporated Inductor with patterned ground plane
US20090273907A1 (en) * 2008-04-30 2009-11-05 Unimicron Technology Corp. Circuit board and process thereof
US20100019300A1 (en) * 2008-06-25 2010-01-28 The Trustees Of Columbia University In The City Of New York Multilayer integrated circuit having an inductor in stacked arrangement with a distributed capacitor
EP2297751B1 (en) * 2008-07-02 2013-02-13 Nxp B.V. Planar, monolithically integrated coil
JP5478166B2 (ja) * 2008-09-11 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPWO2010064412A1 (ja) * 2008-12-04 2012-05-10 日本電気株式会社 バイアス回路、バイアス回路の製造方法
US8385548B2 (en) * 2009-02-17 2013-02-26 Nucrypt Llc System and method for entangled photons generation and measurement
US20100295150A1 (en) * 2009-05-22 2010-11-25 Chan Kuei-Ti Semiconductor device with oxide define dummy feature
US8089126B2 (en) * 2009-07-22 2012-01-03 International Business Machines Corporation Method and structures for improving substrate loss and linearity in SOI substrates
US8988852B2 (en) * 2009-11-17 2015-03-24 Marvell World Trade Ltd. Ground shield capacitor
JP5486376B2 (ja) * 2010-03-31 2014-05-07 ルネサスエレクトロニクス株式会社 半導体装置
US9142342B2 (en) * 2010-05-17 2015-09-22 Ronald Lambert Haner Compact-area capacitive plates for use with spiral inductors having more than one turn
DE102010039156A1 (de) * 2010-08-10 2012-02-16 Robert Bosch Gmbh Verfahren zum Herstellen einer elektrischen Schaltung und elektrische Schaltung
US9087840B2 (en) * 2010-11-01 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Slot-shielded coplanar strip-line compatible with CMOS processes
US8564092B2 (en) * 2011-02-25 2013-10-22 National Semiconductor Corporation Power convertor device and construction methods
JP5394443B2 (ja) * 2011-07-07 2014-01-22 ルネサスエレクトロニクス株式会社 半導体装置
CN102638113B (zh) * 2012-04-11 2014-08-27 华中科技大学 一种磁耦合谐振装置
DE102012018013B4 (de) * 2012-09-12 2014-09-18 X-Fab Semiconductor Foundries Ag Spiralförmige, integrierbare Spulen mit zentrischen Anschlüssen in planarer grabenisolierter Siliziumhalbleitertechnologie
CN102938400B (zh) * 2012-11-22 2017-05-31 上海集成电路研发中心有限公司 一种电感结构
US9607942B2 (en) * 2013-10-18 2017-03-28 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with patterned ground shielding
US9355972B2 (en) 2014-03-04 2016-05-31 International Business Machines Corporation Method for making a dielectric region in a bulk silicon substrate providing a high-Q passive resonator
JP2015173227A (ja) * 2014-03-12 2015-10-01 株式会社東芝 半導体スイッチ及び半導体基板
US9654094B2 (en) 2014-03-12 2017-05-16 Kabushiki Kaisha Toshiba Semiconductor switch circuit and semiconductor substrate
JP5968968B2 (ja) * 2014-09-19 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
US9583554B1 (en) 2014-12-23 2017-02-28 Altera Corporation Adjustable ground shielding circuitry
US9484312B2 (en) * 2015-01-20 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor shielding structure, integrated circuit including the same and method of forming the integrated circuit
DE102015211087B4 (de) * 2015-06-17 2019-12-05 Soitec Verfahren zur Herstellung eines Hochwiderstands-Halbleiter-auf-Isolator-Substrates
TWI587473B (zh) * 2016-01-28 2017-06-11 瑞昱半導體股份有限公司 圖案式接地防護層
CN107039143B (zh) * 2016-02-03 2019-10-11 瑞昱半导体股份有限公司 图案式接地防护层
US10566409B2 (en) * 2016-05-10 2020-02-18 Dumitru Nicolae LESENCO Integrated quantized inductor and fabrication method thereof
JP2018026475A (ja) * 2016-08-10 2018-02-15 ルネサスエレクトロニクス株式会社 半導体装置
US10217703B2 (en) * 2017-01-03 2019-02-26 Xilinx, Inc. Circuits for and methods of implementing an inductor and a pattern ground shield in an integrated circuit
JP2019220646A (ja) * 2018-06-22 2019-12-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2020013902A (ja) * 2018-07-18 2020-01-23 株式会社東海理化電機製作所 半導体装置及びその製造方法
JP2022043369A (ja) * 2018-12-26 2022-03-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置および電子機器
KR20210085421A (ko) * 2019-12-30 2021-07-08 에스케이하이닉스 주식회사 반도체 장치
FR3108443B1 (fr) * 2020-03-18 2023-12-29 Commissariat Energie Atomique Substrat rf avec jonctions ayant un agencement ameliore
US11152394B1 (en) 2020-08-13 2021-10-19 Globalfoundries U.S. Inc. Structure with polycrystalline isolation region below polycrystalline fill shape(s) and selective active device(s), and related method
US11588056B2 (en) 2020-08-13 2023-02-21 Globalfoundries U.S. Inc. Structure with polycrystalline active region fill shape(s), and related method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321802A (ja) * 1997-05-22 1998-12-04 Toshiba Corp インダクタ素子
KR19990076525A (ko) * 1998-03-11 1999-10-15 아끼구사 나오유끼 반도체기판상에 형성되는 인덕턴스소자
JPH11297934A (ja) * 1998-04-10 1999-10-29 Nec Corp 半導体装置及びその製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3340177B2 (ja) * 1993-03-12 2002-11-05 株式会社東芝 電界効果型トランジスタ
US5466630A (en) * 1994-03-21 1995-11-14 United Microelectronics Corp. Silicon-on-insulator technique with buried gap
JPH07335441A (ja) * 1994-06-07 1995-12-22 Sony Corp コイル構造
DE4433330C2 (de) * 1994-09-19 1997-01-30 Fraunhofer Ges Forschung Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur
JP3582890B2 (ja) * 1995-05-23 2004-10-27 株式会社日立製作所 半導体装置
US5760456A (en) * 1995-12-21 1998-06-02 Grzegorek; Andrew Z. Integrated circuit compatible planar inductors with increased Q
JPH09270515A (ja) 1996-04-01 1997-10-14 Matsushita Electric Ind Co Ltd 半導体装置
DE69738012T2 (de) * 1996-11-26 2007-12-13 Matsushita Electric Industrial Co., Ltd., Kadoma Halbleitervorrichtung und deren Herstellungsverfahren
WO1998050956A1 (en) * 1997-05-02 1998-11-12 The Board Of Trustees Of The Leland Stanford Junior University Patterned ground shields for integrated circuit inductors
US6030877A (en) * 1997-10-06 2000-02-29 Industrial Technology Research Institute Electroless gold plating method for forming inductor structures
US6153489A (en) * 1997-12-22 2000-11-28 Electronics And Telecommunications Research Institute Fabrication method of inductor devices using a substrate conversion technique
KR19990070958A (ko) 1998-02-26 1999-09-15 윤종용 반도체 집적회로용 유도성 소자
EP0940849A1 (en) * 1998-03-05 1999-09-08 Interuniversitair Micro-Elektronica Centrum Vzw A low-loss conductive pattern on a substrate and a method for fabrication thereof
EP0966040A1 (en) * 1998-06-19 1999-12-22 International Business Machines Corporation Passive component above isolation trenches
JP2000022085A (ja) * 1998-06-29 2000-01-21 Toshiba Corp 半導体装置及びその製造方法
JP3053613B2 (ja) * 1998-07-13 2000-06-19 インターナショナル・ビジネス・マシーンズ・コーポレイション 集積回路
JP2000077610A (ja) * 1998-09-03 2000-03-14 Hitachi Ltd インダクタ
KR100319743B1 (ko) * 1998-11-24 2002-05-09 오길록 기생 캐패시턴스 및 자장의 간섭을 감소시킬 수 있는 집적소자및 그 제조 방법
FR2802700B1 (fr) * 1999-12-15 2002-07-19 St Microelectronics Sa Structure d'inductance sur substrat semiconducteur
JP2001223331A (ja) * 2000-02-07 2001-08-17 Sony Corp 半導体装置及びその製造方法
JP3488164B2 (ja) * 2000-02-14 2004-01-19 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4969715B2 (ja) 2000-06-06 2012-07-04 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10321802A (ja) * 1997-05-22 1998-12-04 Toshiba Corp インダクタ素子
KR19990076525A (ko) * 1998-03-11 1999-10-15 아끼구사 나오유끼 반도체기판상에 형성되는 인덕턴스소자
JPH11297934A (ja) * 1998-04-10 1999-10-29 Nec Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP4776752B2 (ja) 2011-09-21
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