KR20000045936A - 반도체장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치 및 그의 제조방법에 관한것으로서 제 1 도전형의 반도체기판과, 상기 반도체기판의 주표면의 제 1 영역에 형성된 제 2 도전형의 제 1 웰과, 상기 반도체기판의 주표면의 제 2 영역에 형성된 제 1 도전형의 제 2 웰과, 상기 제 1 웰에 형성된 제 1 도전형의 제 1 MOS 트랜지스터와 제 2 도전형의 제 1 콘택영역과, 상기 제 2 웰에 형성된 제 2 도전형의 제 2 MOS 트랜지스터와 제 1 도전형의 제 2 콘택영역과, 상기 제 1 웰내에 상기 제 1 콘택영역과 대응되는 부분에 형성된 제 2 도전형의 고농도 불순물영역과, 상기 제 2 웰내에 상기 제 2 콘택영역과 대응되는 부분에 형성된 제 1 도전형의 고농도 불순물영역을 형성할 수 있다. 따라서 상기 제 2 도전형의 고농도 불순물영역과 상기 제 1도전형의 고농도 불순물영역은 저저항 및 높은 불순물 농도로 기생바이폴라 트랜지스터의 에미터-베이스 사이의 션트저항(shunting resistance)감소 및 기생바이폴라 트랜지스터의 전류이득 감소로 래치업 현상을 방지하여 반도체 장치의 오동작 및 파괴등을 방지할 수 있다.
Description
본 발명은 반도체장치 및 그의 제조방법에 관한 것으로써, 특히, 기생 바이폴라 트랜지스터의 에미터-베이스간의 션트저항과 베이스의 전류이득을 감소시켜 래치업을 방지할 수 있는 반도체장치 및 그의 제조방법에 관한 것이다.
일반적으로 CMOS(Complementary Metal Oxide Semiconductor, 이하 CMOS 라 칭함) 반도체장치에 있어서 자주 문제되는 래치업은, CMOS구조의 기생 NPN바이폴라 트랜지스터와 기생 PNP바이폴라 트랜지스터에 존재하는 바람직하지 못한 작용, 예를 들면, 펄스(transient pulse)같은 과전류 등에 의해 소자가 오동작되거나 파괴되도록 한다.
반도체장치(device)의 집적화에 따라, 반도체 영역들 사이의 간격 특히 P접합과 N접합간의 간격 축소는 기생 NPN바이폴라 트랜지스터와 기생 PNP바이폴라 트랜지스터의 전류이득(gain)을 증가시키며 기생 SCR(Silicon Controlled Rectifier)구조를 턴온(turn on)하여 래치업을 일으킨다.
도 1은 종래 기술에 따른 반도체장치의 단면도이다.
종래기술에 따른 반도체장치, 예로서 CMOS 인버터는, 반도체기판(11)에 P형 및 N형의 불순물을 마스킹 및 확산공정으로 반도체기판(11)내에 P웰(22) 및 N웰(21)이 형성된다. 소자의 활성영역과 격리영역을 한정하는 필드산화막(13)이 형성된다. N웰(21)내에 게이트절연막(23)을 개재시킨 제 1 게이트(37)를 마스크로하여 형성된 P+형의 불순물도우핑영역(27)(28)이 형성된다. 그리고, N웰(21) 내의 소정 부분에 N+형의 N웰콘택영역(30)이 형성된다. 상기에서 P+형의 불순물도우핑영역(28),(27)은 각각 P채널 FET의 소오스 및 드레인영역이 된다. P웰(22) 내에 게이트절연막(23)을 개재시킨 제 2 게이트(38)를 마스크로하여 형성된 N+형의 불순물도우핑영역(25)(26)이 형성된다. 그리고, P웰(22) 내의 소정 부분에 P+형의 P웰콘택영역(29)이 형성된다. 상기에서 N+형의 불순물도우핑영역(25),(26)은 각각 N채널 FET의 소오스 및 드레인영역이 된다.
상술한 구조의 CMOS 인버터(39)에서 P웰 콘택영역(29)와 N채널 FET의 소오스영역(25)은 접지단(VSS)에 연결되며,P채널 FET의 소오스영역(28)와 N웰콘택영역(30)은 전원단(VDD)에 연결된다. 제 1 게이트(37)와 제 2 게이트(38)는 입력단(VIN)에 연결되며, N채널 FET의 드레인(26)과 P채널 FET의 드레인(27)은 출력단(VOUT)에 연결된다.
입력단(VIN)에 로직 H(High level)의 신호가 가해지면 N채널 FET는 턴온(turn on)되며, 동시에 P채널 FET는 턴 오프(turn off)되여 P채널 FET의 드레인영역(27)과 소오스영역(28)사이에는 전류가 흐르지 않는다.
드레인영역(26), (27)에 연결된 출력단(VOUT)는 N채널 FET를 통해 저전압전원인 VSS 로 풀다운(pull down)된다. 이와 같이 CMOS 인버터(39)는 입력신호 로직 H(High level)를 출력신호 로직 L(Low level)로 반전(inverted)된다.
도 1에 도시된 바와 같이 CMOS 반도체소자(39)는 2개의 기생바이폴라 트랜지스터(35),(36)가 존재한다. 트랜지스터(35)는 에미터로 N채널 FET의 소오스영역(25), 베이스로 P웰(22), 콜렉터로 N웰(21)을 갖는 NPN 바이폴라 트랜지스터이다. 트랜지스터(36)는 에미터로 P채널 FET의 소오스영역(28), 베이스로 N웰(21)을, 콜렉터로 P웰(22)을 갖는 PNP 바이폴라 트랜지스터이다.
CMOS 인버터(39)가 정상 동작하면 트랜지스터(35),(36)는 오프(off)상태이며, 에미터-베이스의 PN접합에는 최소한의 누설전류만이 흐른다. 그러나 ESD전압 스파이크(spike) 등으로 인해 접지단(VSS)에 순간적으로 약 0.6 Volts 정도의 전압강하(voltage drop)가 생긴다. 상기에서 전압강하는 전자(electron)를 N채널 FET의 소오스영역(25)에서 P웰(22)로 주입함으로서 NPN 트랜지스터(35)를 동작시키고, 이 전자는 N웰(21)에 모아진다.
상기에서 전자전류(electron current)가 충분하게 높고, N웰콘택영역(30)과 P채널 FET의 소오스영역(28)사이의 저항이 충분하게 높을 경우에는 작은 임계전류(critical current) 또는 N웰전류(N-well Current)에도 트랜지스터(36)를 턴온(turn on)시킬 수 있는 약 0.6 volts의 전압강하가 생긴다. 이 전압 강하는 정공(hole)을 P채널 FET의 소오스영역(28)에서 N웰(21)내로 주입되도록 하며, 이 정공은 P웰(22)에 모아진다.
또한, P웰콘택영역(29)과 N채널 FET의 소오스영역(25)사이의 저항이 충분하게 높을 경우엔 작은 임계 전류 또는 P웰 전류(P-well Current)에도 트랜지스터(35)를 턴온(turn on)시킬 수 있는 약 0.6 volts 의 전압강하가 생긴다. 이 전압강하로 전자(electron)는 영역(25)에서 P웰(22)내로 주입된다. 이 전자전류(electron current)는 원래의 전자전류(initial electron current)에 더해진다. 결국 이러한 과정이 계속되면서 기생 p-n-p-n 구조를 턴온(turn on)하여 래치업상태에 이르게 된다.
그러나, 상술한 종래 기술에 따른 CMOS 인버터(39)는 N웰콘택영역(30)과 P채널 FET의 소오스영역(28)사이의 저항 또는 P웰콘택영역(29)과 N채널 FET의 소오스영역(25)사이의 저항이 충분히 높은 경우에는, 작은 임계전류(critical current)에도 각각 바이폴라 트랜지스터(36),(35)를 턴온(turn on)시킬 수 있는 전압강하가 일어나 래치업이 발생되는 문제점이 있었다.
따라서, 본 발명의 목적은 웰내의 소정부에 형성된 고농도의 매립불순물영역에 의해 래치업을 방지할 수 있는 반도체장치를 제공함에 있다.
본 발명의 다른 목적은 래치업을 방지할 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치는 제 1 도전형의 반도체기판과, 상기 반도체 기판의 주표면의 제 1영역에 형성된 제 2도전형의 제 1웰과, 상기 반도체 기판의 주표면의 제 2영역에 형성된 제 1도전형의 제 2웰과, 상기 제 1웰에 형성된 제 1 도전형의 제 1 MOS 트랜지스터와 제 2 도전형의 제 1콘택영역과, 상기 제 2웰에 형성된 제 2 도전형의 제 2 MOS 트랜지스터와 제 1 도전형의 제 2콘택영역과, 상기 제 1웰내에 상기 제 1콘택영역과 대응되는 부분에 형성된 제 2도전형의 고농도 불순물영역과, 상기 제 2웰내에 상기 제 2콘택영역과 대응되는 부분에 형성된 제 1도전형의 고농도 불순물영역을 포함하여 이루어지는 래치업 방지 반도체 장치을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 MOS 트랜지스터 영역과 제 2 MOS 트랜지스터 영역과 제 1 콘택영역 과 제 2 콘택영역을 갖는 제 1 도전형의 반도체기판에 필드산화막을 형성하는 공정과, 상기 제 1 MOS 트랜지스터 영역과 상기 제 1 콘택영역를 갖는 상기 반도체 기판의 주표면에 제 2 도전형의 제 1웰을 형성하는 공정과, 상기 제 1웰내에 상기 제 1 콘택영역과 대응되는 부분에 제 2 도전형의 고농도불순물영역을 형성하는 공정과, 상기 제 2 MOS 트랜지스터 영역과 상기 제 2 콘택영역를 갖는 상기 반도체 기판에 제 1 도전형의 제 2웰을 형성하는 공정과, 상기 제 2웰내에 상기 제 2 콘택영역과 대응되는 부분에 제 1 도전형의 고농도불순물영역을 형성하는 공정을 구비하는 래치업방지 반도체 장치의 제조방법을 구비한다.
도 1은 종래 기술에 따른 반도체장치의 단면도
도 2는 본 발명에 따른 반도체장치의 단면도
도 3a 내지 도 3g 는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본발명을 상세히 설명한다.
도 2는 본 발명에 따른 반도체장치의 단면도이다.
본 발명에 따른 반도체장치, 예로서 CMOS 인버터는, 소자의 활성영역과 격리영역을 한정하는 필드산화막(53)을 포함하는 반도체기판(51)에 P형 및 N형의 불순물을 마스킹 및 확산공정으로 반도체기판(51)내에 P웰영역(68) 및 N웰영역(67)이 형성된다.
N웰과 동일 도전형인 제 1의 고농도 매립불순물영역(105)은 N웰영역(67)내에 N웰콘택영역(76)과 대응되는 부분에 형성되며, P웰과 동일 도전형인 제 2의 고농도 매립불순물영역(106)은 P웰영역(68)내에 P웰콘택영역(75)과 대응되는 부분에 형성된다. 제1 및 제 2고농도 매립불순물영역(buried impurity region) (105) (106)은 반도체기판(51)의 주표면으로부터 0.25 내지 1.0 ㎛정도 이격된 소정부에 위치한다.
N웰영역(67)내에 게이트절연막(69)을 개재시킨 제 1 게이트(77)를 마스크로하여 형성된 P+형의 불순물도우핑영역(73)(74)이 형성된다. 그리고, N웰영역(67)내의 소정 부분에 N+형의 N웰콘택영역(76)이 형성된다. 상기에서 P+형의 불순물도우핑영역(74),(73)은 각각 P채널 FET의 소오스 및 드레인영역이 된다.
P웰영역(68)내에 게이트절연막(69)을 개재시킨 제 2 게이트(78)를 마스크로하여 형성된 N+형의 불순물도우핑영역(71)(72)이 형성된다. 그리고, P웰영역(68)내의 소정 부분에 P+형의 P웰콘택영역(75)이 형성된다. 상기에서 N+형의 불순물도우핑영역(71),(72)은 각각 N채널 FET의 소오스 및 드레인영역이 된다.
상술한 구조의 CMOS 인버터(89)에서 P웰 콘택영역(75)와 N채널 FET의 소오스영역(71)은 접지단(VSS)에 연결되며,P채널 FET의 소오스영역(74)와 N웰콘택영역(76)은 전원단(VDD)에 연결된다. 제 1 게이트(77)와 제 2 게이트(78)는 입력단(VIN)에 연결되며, N채널 FET의 드레인(72)과 P채널 FET의 드레인(73)은 출력단(VOUT)에 연결된다.
입력단(VIN)에 로직 H(High level)의 신호가 가해지면 N채널 FET는 턴온(turn on)되며, 동시에 P채널 FET는 턴 오프(turn off)되여 P채널 FET의 드레인영역(73)과 소오스영역(74)사이에는 전류가 흐르지 않는다.
드레인영역(72), (73)에 연결된 출력단(VOUT)는 N채널 FET를 통해 저전압전원인 VSS 로 풀다운(pull down)된다. 이와 같이 CMOS 인버터(89)는 입력신호 로직 H(High level)를 출력신호 로직 L(Low level)로 반전(inverted)된다.
도 2에 도시된 바와 같이 CMOS 반도체소자(89)는 2개의 기생바이폴라 트랜지스터(81),(82)가 존재한다. 트랜지스터(81)는 에미터로 N채널 FET의 소오스영역(71), 베이스로 P웰(68), 콜렉터로 N웰(67)을 갖는 NPN 바이폴라 트랜지스터이다. 트랜지스터(82)는 에미터로 P채널 FET의 소오스영역(74), 베이스로 N웰(67)을, 콜렉터로 P웰(68)을 갖는 PNP 바이폴라 트랜지스터이다.
CMOS 인버터(89)가 정상 동작하면 트랜지스터(81),(82)는 오프(off)상태이며, 에미터-베이스의 PN접합에는 최소한의 누설전류만이 흐른다. 그러나 펄스(transient pulse )등이 가해질 경우, 웰내에 상당한 크기의 누설전류가 흐르게 된다. 이 누설전류는 종전기술의 설명에서 언급한 바와 같이 웰콘택영역과 MOS FET의 소오스사이의 저항이 충분하게 높을 경우 0.6 volts 이상의 전압강하를 가져온다. 이 전압강하로 기생 바이폴라 트랜지스터를 턴온(turn on)시킨다. 그러나 본발명에서는 제 1의 고농도 매립불순물영역(105)을 N웰영역(67)내에 N웰콘택영역(76)과 대응되는 부분에 형성하여 트랜지스터(82)의 에미터-베이스간의 션트저항(shunting resistance)을 감소시킨다. 감소된 션트저항(shunting resistance)은 상당한 크기의 N웰누설전류가 존재하더라도 트랜지스터 (82)를 턴온(turn on)할 전압강하를 가져오지 않는다. 바꿔 말하면, 래치업을 유발시킬수 있는 임계(critical)전류인 션트전류(shunting current)크기를 증가된 N웰누설전류보다 크게 하여 래치업 발생을 억제 한다. 또한, 상술한 방법과 동일한 방법으로 제 2의 고농도 매립불순물영역(106)을 P웰영역(68)내에 P웰콘택영역(75)과 대응되는 부분에 형성하여 트랜지스터 (81)의 에미터-베이스간의 션트저항(shunting resistance)을 감소시킨다. 감소된 션트저항(shunting resistance)은 상당한 크기의 P웰누설전류가 존재하더라도 트랜지스터 (81)를 턴온(turn on)할 전압강하를 가져오지 않는다. 바꿔 말하면, 래치업을 유발시킬수 있는 임계(critical)전류인 션트전류(shunting current)크기를 증가된 P웰누설전류보다 크게 하여 래치업 발생을 억제 한다. 상기에서 Rw는 PNP 바이폴라 트랜지스터의 에미터-베이스사이의 션트저항(shunting resistance)저항이며, Rs는 NPN 바이폴라 트랜지스터의 에미터-베이스사이의 션트저항(shunting resistance)저항이다.
제 1 과 2의 고농도 매립불순물영역(105)(106)으로 트랜지스터 ((82), (81)의 에미터-베이스간의 션트저항(shunting resistance, Rw, Rs) 및 트랜지스터 ((82), (81)의 전류이득을 감소하여 각각 트랜지스터 ((82), (81)의 에미터-베이스 접합을 순방향으로 바이어스할수 없게 되며, 그 결과 래치업을 방지할 수있다.
래치업을 방지할수 있는 다른 방법으로는 기생바이폴라 트랜지스터(81),(82)의 전류이득의 적(product)을 1보다 적게하는 것이다. 기생 바이폴라 트랜지스터의 베이스에서 콜렉터로의 래치업을 발생하는 전류는 베이스에서의 소수캐리어로 구성되어 있으며, 래치업은 이 전류를 줄임으로써 억제 할 수 있다. 소수캐리어는 바이폴라 트랜지스터의 베이스 굼멜 수(Base Gummel Number)를 증가함으로서 감소된다. 즉 베이스 굼멜 수의 증가는 베이스의 소수캐리어밀도의 감소와 소수 캐리어와 다수 캐리어의 재결합가능성으로 소수캐리어 베이스 전류를 감소한다. 상기에서 제 1고농도 매립불순물영역(buried impurity region,105)과 제 2고농도 매립불순물영역(buried impurity region,106)은 각각 N웰과 P웰농도보다 약 10배이상의 높은 농도를 가지며, 바이폴라 트랜지스터의 베이스 굼멜 수(Base Gummel Number)를 증가하여 기생바이폴라 트랜지스터의 전류이득의 적을 1보다 적게하여 래치업 발생을 억제 한다.
도 3a 내지 도 3g 는 본 발명에 따른 반도체장치의 제조방법을 도시하는 공정도이다.
도 3a를 참조하면, P형의 반도체 기판(51) 상에 소자의 활성영역(52)을 한정하는 필드산화막(53)을 실리콘국부산화(Local Oxidation of Silicon : 이하, LOCOS라 칭함) 방법으로 형성한다. 상기에서 필드산화막(53)을 종래의 LOCOS방법, 또는 개량 LOCOS 방법이나, 실리콘 반도체기판을 식각하여 절연층을 매몰하는 STI(Shallow Trench Isolation) 방법을 이용하여 형성할 수도 있으며 필드산화막(53)의 두께는 3,000 내지 6,000Å 정도이다.
도 3b를 참조하면, 필드산화막(53)을 포함하는 반도체기판(51)상의 포토레지스트(101)가 패터닝되여 노출된 부분에 인(P)등의 N형 불순물을 이온주입한다. 상기에서 N형 불순물이온은 노출된 부분의 필드산화막(53)을 관통할 높은 가속전압으로 반도체기판(51)내에 주입되어 제1의 N형영역(57)을 형성한다. 상기에서 N형 불순물인 인(P)의 이온주입은 300KeV 내지 700KeV 의 가속 전압, 도즈양은 2.0 E12 내지 2.0 E13 이다. 이온주입으로 인한 반도체 기판(51)내의 점결함등의 손상(damage)을 방지하고자 이온주입전에 버퍼산화막(buffer oxide)등을 형성하여 공정을 진행한다.
도 3c 를 참조하면, 반도체기판(51)내에 주입된 제1의 N형영역(57)을 포함하는 반도체기판(51)상의 포토레지스트(102)가 패터닝되여 노출된 부분에 인(P)등의 N형불순물을 이온주입하여 제 2의 N형영역(60)을 형성한다. 상기에서 제 2의 N형영역(60)에 주입된 불순물이온은 200KeV 내지 300KeV의 가속 전압, 도즈양은 3.0 E13 내지 1.0 E14 이다. 제 1의 N형영역(57)에 주입된 불순물이온과 비교하면 이온 도즈양은 많으나 가속전압은 낮으므로, 제 2의 N형영역(60)은 제 1의 N형영역(57)위에 위치한다.
도 3d 를 참조하면, 반도체 기판(51)상의 포토레지스트(103)가 패터닝되여 노출된 부분에 보론(BF2)등의 P형 불순물을 이온주입한다. 상기에서 P형 불순물이온은 노출된 부분의 필드산화막(53)을 관통할 높은 가속전압으로 반도체기판(51)내에 주입되어 제1의 P형 영역(63)을 형성한다. 상기에서 P형 불순물인 보론(BF2)의 이온 주입은 150KeV 내지 350KeV 의 가속 전압, 도즈양은 2.0 E12 내지 2.0 E13 이다.
도 3e 를 참조하면, 반도체기판(51)내에 주입된 제 1의 P형 영역(63)을 포함하는 반도체 기판(51)상의 포토레지스트(104)가 패터닝되여 노출된 부분에 보론(BF2)등의 P형불순물을 이온주입하여 제 2의 P형 영역(66)을 형성한다. 상기에서 P형불순물이온은 120KeV 내지 250KeV의 가속 전압, 도즈양은 3.0 E13 내지 1.0 E14 이다. 제 1의 P형영역(63)에 이온주입된 불순물이온과 비교하면 이온 도즈양은 많으나 가속전압은 낮으므로, 제 2의 P형영역(66)은 제 1의 P형영역(63)위에 위치한다.
도 3f를 참조하면, 제1, 2의 N형 영역(57,60)과 제 1, 2의 P형 영역(63,66)을 포함하는 반도체기판(51)을 약 1000℃이상의 웰 드라이브인 공정으로 제 1의 N형영역(57)과 제 1의 P형영역(63)이 확산되여 역경사(retrograde )프로파일(profile)로 접합깊이가 각각 약 1.5 내지 2.0 ㎛인 N웰영역(67)과 P웰영역(68)을 갖는 이중웰을 형성한다. 제 2의 N형영역(60)과 제 2의 P형영역(66)도 웰 드라이브인 공정시 확산되여 각각 N 웰영역(67)과 P 웰영역(68)내의 소정부에 웰농도, 구체적으로 N웰농도 와 P웰농도보다 약 10배이상 높은 제 1, 제 2의 고농도 매립불순물영역(buried impurity regions) (105),106)을 형성한다. 상기에서 제 1 및 제2 고농도 매립불순물영역(buried impurity region)(105)(106) 은 1.0E18 내지 3.0 E18 (원자/㎤ )의 농도이다. 상기에서 제 1고농도 매립불순물영역(buried impurity region,105)의 농도는 저농도인 N웰영역(67) 농도와 고농도인 N웰콘택인 영역(76)농도 사이의 농도로 최적의 션트저항(shunting resistance)을 얻기 위하여 제 2의 N형영역(60)에 주입된 불순물이온의 도즈양을 변화하면서 얻을수 있다. 상기에서 제 2고농도 매립불순물영역(buried impurity region,106)의 농도는 저농도인 P웰영역(68) 농도와 고농도인 P웰콘택인 영역(75)농도 사이의 농도로 최적의 션트저항(shunting resistance)을 얻기 위하여 제 2의 P형영역(66)에 주입된 불순물이온의 도즈양을 변화하면서 얻을수 있다. 상기에서 제1 고농도 매립불순물영역(buried impurity region,105)과 제 2고농도 매립불순물영역(buried impurity region,106)의 형성은 웰 드라이브인 공정후나 MOS트랜지스터의 소스 및 드레인영역 형성전에 N형 불순물과 P형불순물을 이중웰 내의 소정부에 이온주입 및 후속 열처리공정(heat cycle)을 하여 형성할 수 도 있다.
도 3g를 참조하면, N웰 및 P웰 영역(67)(68)상에 열산화방법 또는 CVD(Chemical Vapor Deposition)방법으로 게이트절연막(69)을 형성하고, 이 게이트절연막(69)상에 다결정실리콘을 증착한 후 사진-식각(photo-etch)방법으로 패터닝하여 제 1 및 제 2 게이트(77)(78)를 형성한다. 상기에서 제 1 및 제 2 게이트(77)(78)을 N웰 및 P웰 영역(67)(68) 상의 제 1, 제 2의 고농도 매립불순물영역(105)(106)과 대응하지 않는 소정 부분에 형성한다. N웰 및 P웰 영역(67)(68)의 제 1 및 제 2 게이트(77)(78) 양측에 P형 및 N형 불순물을 높은 도우즈로 각각 이온 주입하여 P 채널 FET의 소오스 및 드레인영역(74)(73)과 N 채널FET의 소오스 및 드레인영역(71)(72)을 형성한다. 이 때, P웰 및 N웰 영역(68)(67)내의 제 2 및 제 1 고농도 매립불순물영역(106)(105)과 대응하는 부분에도 P형 및 N형 불순물이 높은 도우즈로 주입되어 P웰 및 N웰 콘택영역(75)(76)도 각각 형성한다. 즉, N웰 영역(67) 내의 제 1 게이트(77) 양측에 P 채널FET의 소오스 및 드레인영역(74)(73)을 형성할 때 P웰영역(68)내의 제 2 고농도 매립불순물영역(106)과 대응하는 부분에 P웰콘택영역(75)을 동시에 형성한다. 또한, 상술한 방법과 동일한 방법으로 P웰영역(68)에 N 채널 FET의 소오스 및 드레인영역(71)(72)을 형성하면서 N웰 영역(67)내에 N웰콘택영역(76)도 형성한다.
그러므로 , 발명의 효과는 N웰내의 소정부에 고농도의 N형매립불순물영역으로 PNP바이폴라 트랜지스터에미터-베이스사이의 션트저항(shunting resistance)을 낮게하여 래치업을 유발시킬수 있는 션트전류(shunting current)의 크기를 증가시킴으로 래치업을 방지한다. 또한 P웰내의 소정부에 고농도의 P형매립불순영역으로 NPN바이폴라 트랜지스터에미터-베이스사이의 션트저항(shunting resistance)을 낮게하여 래치업을 유발시킬수 있는 션트전류(shunting current)의 크기를 증가시킴으로 래치업을 방지한다. 그리고 웰내의 소정부에 고농도의 매립불순물영역으로 기생바이폴라 트랜지스터의 베이스 굼멜 수(Base Gummel Number)를 증가하여 기생바이폴라 트랜지스터의 전류이득의 적을 1보다 적게하여 래치업을 방지한다.
Claims (10)
- 제 1 도전형의 반도체기판과,상기 반도체 기판의 주표면의 제 1영역에 형성된 제 2도전형의 제 1웰과,상기 반도체 기판의 주표면의 제 2영역에 형성된 제 1도전형의 제 2웰과,상기 제 1웰에 형성된 제 1 도전형의 제 1 MOS 트랜지스터와 제 2 도전형의 제 1콘택영역과,상기 제 2웰에 형성된 제 2 도전형의 제 2 MOS 트랜지스터와 제 1 도전형의 제 2콘택영역과,상기 제 1웰내에 상기 제 1콘택영역과 대응되는 부분에 형성된 제 2도전형의 고농도 불순물영역과,상기 제 2웰내에 상기 제 2콘택영역과 대응되는 부분에 형성된 제 1도전형의 고농도 불순물영역을 포함하여 이루어지는 반도체 장치.
- 청구항 1항에 있어서, 상기 제 1도전형과 제 2도전형의 고농도 불순물영역은 상기 반도체기판의 주표면으로부터 0.25 내지 1.0 ㎛ 정도 떨어진 것을 특징으로 하는 반도체장치.
- 청구항 1항에 있어서, 상기 제 1웰과 제 2웰의 접합깊이가 1.5 내지 2.0 ㎛ 인 것을 특징으로 하는 반도체장치.
- 청구항 1항에 있어서, 상기 제 1도전형의 고농도불순물영역의 농도는 제2웰의 농도보다는 높으나, 제 2 콘택영역의 농도보다는 낮은 것을 특징으로 하는 반도체장치.
- 청구항 1항에 있어서, 상기 제 2도전형의 고농도불순물영역의 농도는 제1웰의 농도보다는 높으나, 제 1 콘택영역의 농도보다는 낮은 것을 특징으로 하는 반도체장치.
- 제 1 MOS 트랜지스터 영역과 제 2 MOS 트랜지스터 영역과 제 1 콘택영역과 제 2 콘택영역을 갖는 제 1 도전형의 반도체기판에 필드산화막을 형성하는 공정과,상기 제 1 MOS 트랜지스터 영역과 상기 제 1 콘택영역를 갖는 상기 반도체 기판의 주표면에 제 2 도전형의 제 1웰을 형성하는 공정과,상기 제 1웰내에 상기 제 1 콘택영역과 대응되는 부분에 제 2 도전형의 고농도불순물영역을 형성하는 공정과,상기 제 2 MOS 트랜지스터 영역과 상기 제 2 콘택영역를 갖는 상기 반도체 기판에 제 1 도전형의 제 2웰을 형성하는 공정과,상기 제 2웰내에 상기 제 2 콘택영역과 대응되는 부분에 제 1 도전형의 고농도불순물영역을 형성하는 공정을 구비하는 반도체 장치의 제조방법.
- 청구항 6항에 있어서, 상기 제 1도전형과 제 2도전형의 고농도 불순물영역은 상기 반도체기판의 주표면으로부터 0.25 내지 1.0 ㎛ 정도 떨어진 것을 특징으로 하는 반도체장치.
- 청구항 6항에 있어서, 상기 제 1웰과 제 2웰의 접합깊이가 1.5 내지 2.0 ㎛ 인 것을 특징으로 하는 반도체장치.
- 청구항 6항에 있어서, 상기 제 1도전형의 고농도불순물영역의 농도는 제2웰의 농도보다는 높으나, 제 2 콘택영역의 농도보다는 낮은 것을 특징으로 하는 반도체장치.
- 청구항 6항에 있어서, 상기 제 2도전형의 고농도불순물영역의 농도는 제1웰의 농도보다는 높으나, 제 1 콘택영역의 농도보다는 낮은 것을 특징으로 하는 반도체장치.
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