KR100431183B1 - 바이폴라 트랜지스터와 그 제조방법 - Google Patents

바이폴라 트랜지스터와 그 제조방법 Download PDF

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Abstract

본 발명은, 외부베이스로부터 전류가 하부에 위치한 컬렉터로 향하는 것을 억제하면서 양측의 에미터로 향하는 흐름을 증가시키기 위해 트윈 웰 구조로 형성된 외부베이스영역을 갖는 바이폴라 트랜지스터를 제공한다.
본 발명에 따른 바이폴라 트랜지스터는 베이스저항이 감소하고 전류이득이 향상되어 고주파/고속동작에서 저잡음 특성을 향상시킬 수 있다. 또한, 이러한 트윈웰구조는 업 컬렉터형 바이폴라 트랜지스터에서도 컬렉터구조로 채용하여 동일한 효과를 얻을 수 있다.

Description

바이폴라 트랜지스터와 그 제조방법{BIPOLAR TRANSISTOR AND THE METHOD OF PRODUCING THE SAME}
본 발명은 바이폴라 트랜지스터에 관한 것으로, 보다 상세하게 외부베이스영역을 트윈 웰(twin-well) 구조로 형성함으로써 베이스저항을 감소시켜 고주파/고속동작에 적합한 바이폴라 트랜지스터와 그 제조방법에 관한 것이다.
일반적으로, 바이폴라 트랜지스터는 스위칭 및 증폭기능을 수행하기 위하여 실리콘 기판 위에 베이스와 콜렉터 및 에미터에 의한 두 개의 pn접합을 갖는 반도체 소자로서 널리 알려져 있다.
바이폴라 트랜지스터 중 고주파용 바이폴라 트랜지스터에서는 저잡음특성을 개선하기 위해 보다 높은 전류이득과 낮은 베이스저항이 요구된다. 이를 달성하기 위한 방안으로 베이스영역을 저농도의 내부 베이스 영역(intrinsic base region)과 그 내부 베이스 영역에 얕은 접합깊이를 갖는 고농도의 외부 베이스영역(extrinsic base region)으로 구성하는 방법이 가장 일반적으로 채용되고 있다. 이러한 구조의 경우에는, 상기 내부 베이스영역을 통해 높은 전류이득을 보장하고, 상기 외부 베이스영역를 통해 베이스전류를 공급함으로써, 고속동작시 저잡음특성을 개선할 수 있었다.
도1a 및 도1b는 각각 종래 방식에 따른 바이폴라 트랜지스터의 구조를 나타내는 단면도이다. 도1a를 참조하면, 종래의 npn 바이폴라 트랜지스터는, 고농도 n형 실리콘기판(11)과 그 위에 형성된 저농도 n형 에피택셜층으로 이루어진 컬렉터영역(12)과, 상기 n형 에피택셜층에 p형 불순물이 저농도로 도핑된 내부 베이스 영역(15a)과 p형 불순물이 고농도로 도핑된 외부 베이스영역(15b)으로 이루어진 베이스영역(15)과, 상기 내부 베이스영역(15a)에 n형 불순물로 도핑된 에미터영역(16)을 포함한다. 또한, 도면에서는 도시되지 않았으나, 최상단에는 산화막이 형성되고 에미터영역과 외부베이스영역에 해당하는 부분을 오픈시켜 폴리실리콘 내지 금속을 이용하여 에미터 전극과 베이스전극을 형성하고 n형 실리콘기판 하면에는 컬렉터 전극이 추가적으로 형성된다.
도1a에 도시된 종래의 바이폴라 트랜지스터는, 베이스전극에 베이스전류를 인가시에 그 증폭도에 비례하여 증폭된 컬렉터전류가 에미터영역(16)으로 흐르는 방식으로 작동한다. 이 경우에 베이스전류에 대한 컬렉터전류의 비율인 전류이득이 높은 것이 바람직하다. 하지만, 도1a에 화살표로 표시된 바와 같이, 베이스전류는 에미터영역(16)로 흐를 뿐만 아니라, 외부베이스영역(15a)을 통해 컬렉터영역(12)으로 향하는 부분도 발생되게 된다. 컬렉터영역(12)으로 흐르는 일부 베이스전류로 인해 베이스저항을 증가되고, 그에 따른 전류이득도 저감된다.
이러한 문제는 업 컬렉터(up-collector) 구조를 갖는 바이폴라 트랜지스터에서도 마찬가지이다. 도1b는 업 컬렉터구조인 npn형 바이폴라 트랜지스터의 단면도이다. 도1b과 같이, 상기 npn형 바이폴라 트랜지스터는 실리콘기판(21)과, 그 위에 형성된 저농도 p형 불순물로 형성된 내부 베이스영역(25a)과 고농도 p형 외부베이스영역(25b)으로 이루어진 베이스영역(25)과, 상기 내부 베이스영역(25a) 상부에 n형 불순물로 도핑된 에미터 영역(26)를 포함하며, 컬렉터영역(22)도 상기 내부 베이스영역(25a)의 상부에 고농도 n형 영역으로 형성된다.
이러한 구조에서는, 컬렉터영역(22)에서 발생되는 컬렉터전류의 일부가 기판(21)으로 흐르게 되어 컬렉터 전류효율을 감소시키고 결국 컬렉터의 저항과 인덕턴스를 증가시키게 된다.
이와 같이, 외부베이스영역(도1a의 15b)(또는 업 컬렉터에서는 도1b의 컬렉터영역(22))에서 발생되는 전류가 원하지 않는 방향으로 흐르게 되어, 고주파 및 고속동작시 저잡음특성과 베이스폭을 변조시키는 Va(early voltage)를 감소시키게 되고. 결국, 바이폴라 트랜지스터의 성능을 저해하는 원인이 된다.
따라서, 당 기술분야에서는, 고주파 및 고속동작시 성능을 향상시키기 위해 전류이득을 최대화할 수 있는 새로운 구조의 바이폴라 트랜지스터가 요구되어 왔다.
본 발명은 상기 문제점을 해결하기 위해서 안출된 것으로, 그 목적은 원하지 않는 방향의 전류를 감소시킬 수 있는 트윈 웰 구조로 베이스 또는 컬렉터를 형성함으로써 고주파/고속동작에 개선된 바이폴라 트랜지스터를 제공하는데 있다.
또한, 본 발명의 다른 목적은, 전류이득을 극대화시킬 수 있는 바이폴라 트랜지스터의 제조 방법을 제공하는데 있다.
도1a 및 1b는 종래의 바이폴라 트랜지스터의 구조를 나타내는 단면도이다.
도2는 본 발명의 일실시형태에 따른 바이폴라 트랜지스터의 구조를 나타내는 단면도이다.
도3은 본 발명에서 채용되는 마스크의 일예를 나타내는 개략도이다.
도4a 및 4b는 본 발명의 바이폴라 트랜지스터의 외부베이스 구조를 나타내는 단면도이다.
도5는 본 발명의 다른 실시형태에 따른 바이폴라 트랜지스터의 구조를 나타내는 단면도이다.
<도면의 주요부분에 대한 부호설명>
101: n형 반도체 기판 102: 컬렉터영역
105a: 내부 베이스영역 105b: 외부 베이스영역
106: 에미터 영역
본 발명은, 제1 도전형 불순물로 도핑된 반도체 기판으로 이루어진 컬렉터영역과, 상기 반도체 기판 상부에 형성되며, 상기 제1도전형 불순물과 반대되는 제2도전형 불순물이 저농도로 도핑된 내부 베이스영역과, 상기 내부 베이스영역 상부의 제1 영역에 선택적으로 형성되며, 적어도 2개로 분기된 웰(well)로 이루어진 구조를 갖으며, 제2 도전형 불순물로 고농도 도핑된 외부 베이스영역과, 상기 제1 영역과 소정의 간격을 두고 내부 베이스영역 상부의 제2 영역에 선택적으로 형성되며, 상기 제1 도전형 불순물로 도핑된 에미터영역과, 상기 반도체 기판의 하면에 구비된 컬렉터 전극과, 상기 에미터영역의 상면에 형성된 에미터 전극과, 상기 외부 베이스영역의 상면에 형성된 베이스 전극을 포함하는 바이폴라 트랜지스터를 제공한다.
본 발명의 바람직한 실시형태에서는, 상기 에미터 영역은 상기 외부 베이스영역의 양측에 소정의 간격을 두고 형성되며, 상기 외부 베이스영역은 에미터영역에 위치한 방향으로 분기된 트윈 웰(twin well) 구조로 형성될 수도 있다.
또한, 상기 반도체 기판은 제1 도전형 불순물이 고농도로 도핑된 반도체 기판과 그 상면에 형성되며 저농도의 제1 도전형 불순물을 갖는 에피택셜층로 구성될 수도 있다.
또한, 본 발명은, 반도체 기판과, 상기 반도체 기판 상부에 형성되며, 상기 제1 도전형 불순물이 저농도로 도핑된 내부 베이스영역과, 상기 내부 베이스영역 상부의 제1 영역에 선택적으로 형성되고, 적어도 2개로 분기된 웰로 이루어진 구조를 가지며, 제2 도전형 불순물로 도핑된 컬렉터영역과, 상기 제1 영역과 소정의 간격을 두고 내부 베이스영역 상부의 제2 영역에 선택적으로 형성되며, 상기 제1 도전형 불순물로 도핑된 외부 베이스영역과, 상기 컬렉터영역의 상면에 구비된 컬렉터 전극과, 상기 에미터영역의 상면에 형성된 에미터 전극과, 상기 외부베이스영역의 상면에 형성된 베이스 전극을 포함하는 바이폴라 트랜지스터를 제공한다.
나아가, 본 발명은 새로운 구조를 갖는 바이폴라 트랜지스터의 제조방법을 제공한다. 본 발명에 따른 바이폴라 트랜지스터의 제조방법은, 제1 도전형 반도체 기판을 마련하는 단계와, 상기 반도체 기판 상부에 상기 제1 도전형 불순물과 반대되는 제2 도전형 불순물을 저농도로 도핑시켜 내부 베이스영역을 형성하는 단계와, 하부가 적어도 2개로 분기된 하나의 웰로 이루어진 구조를 갖도록 상기 내부 베이스영역 상부의 제1 영역에 제2 도전형 불순물을 고농도로 도핑시켜 외부 베이스영역을 형성하는 단계와, 상기 제1 영역과 소정의 간격을 두고 내부 베이스영역 상부의 제2 영역에 선택적으로 상기 제1 도전형 불순물로 도핑시켜 에미터영역을 형성하는 단계와, 상기 반도체 기판의 하면, 상기 에미터영역의 상면 및, 상기 외부 베이스영역의 상면에 각각 컬렉터 전극, 에미터전극 및 베이스전극을 형성하는 단계로 이루어진다.
본 발명의 제조방법에 따른 바람직한 실시형태에서는, 상기 외부 베이스영역을 형성하는 단계를, 두 개로 분리된 오픈영역을 갖는 마스크를 이용하여 제2 도전형 불순물을 주입하여 분리된 두개의 웰구조를 형성하는 단계와, 상기 두 개의 웰구조로 형성된 제2 도전형 불순물영역을 확산시켜 상부가 연결되어 트윈 웰 구조로 외부 베이스영역을 형성하는 단계로 구현한다.
이하, 도면을 참조하여, 본 발명의 일실시형태를 상세히 설명하기로 한다.
도2는 본 발명의 일실시형태에 따른 바이폴라 트랜지스터를 개략적으로 나타내는 단면도이다. 도2에 도시된 바이폴라 트랜지스터는 컬렉터영역(102), 베이스영역(105) 및 에미터영역(106)으로 구성되어 있다.
상기 컬렉터영역(102)은 제1 도전형 반도체 기판(101)의 상면에 형성된 고농도의 제1 도전형 불순물을 갖는 에피택셜층으로 이루어지며, 실질적으로 제1 도전형 불순물로 도핑된 반도체 기판(101)영역도 포함된다. 또한, 상기 베이스 영역(105)은 상기 에피택셜층 상부에 형성된 저농도의 제2 도전형불순물을 갖는 내부 베이스영역(105a)과 상기 내부 베이스영역(105a) 상부의 제1 영역에 선택적으로 형성된 고농도의 제2 도전형 외부 베이스영역(105b)을 포함한다. 또한, 상기 에미터영역(106)은 상기 내부 베이스영역(105a) 상부의 제2 영역에 선택적으로 형성된 제1 도전형 불순물영역으로 이루어진다.
상기 반도체 기판(101)의 하면에 구비된 컬렉터 전극(112)과, 상기 에미터영역(106)의 상면에 형성된 에미터 전극(116)과, 상기 외부 베이스영역(105b)의 상면에 형성된 베이스 전극(115)을 구비한다.
본 실시형태에서, 외부 베이스영역(105b)은 측상단의 연결된 두 개의 웰로 연결된 구조로 형성된다. 이하, 이러한 구조를 본 발명에서는 "트윈 웰(twin well)"이라 한다. 트윈 웰구조는 하부에서 2개로 분기된 형태를 갖는 하나의 웰구조를 말한다.
도2에 도시된 바와 같이, 본 발명에 따른 외부 베이스영역(105b)은 컬렉터영역(102)으로 향하는 전류의 경로로 제공되는 하부영역의 크기를 감소시키고, 그 감소된 영역에 저항이 높은 저농도 내부베이스영역(105a)이 대체되는 구조를 갖게 된다. 따라서, 컬렉터(102)로 향하는 전류는 높은 저항을 갖는 개선된 구조로 인해 전류양이 감소되는 한편, 에미터영역(106)로 향하는 전류(Ib)는 고농도의 외부 베이스영역(105b)에 따라 정상적으로 흐를 수 있으며, 오히려 컬렉터로 향하는 전류의 감소로 에미터로 향하는 전류가 증가될 수 있다.
이와 같이, 본 발명에서는, 외부 베이스영역을 트윈웰 구조로 형성함으로써 컬렉터로 향하는 전류를 급격히 시키고, 대부분의 베이스전류가 외부베이스영역의 양측에 위치한 에미터영역으로 집중되어, 베이스 전류효율이 증대시킬 수 있다. 결과적으로, 본 발명에 따른 바이폴라 트랜지스터 구조는 베이스저항(rb)을 감소시킴으로써 고주파 및 고속동작에서의 저잡음특성을 향상시킬 수 있다.
앞서 설명한 바와 같이, 본 발명의 특징은 베이스전류를 극대화시킬 수 있는 외부 베이스영역의 구조에 있다. 도3는 상기 트윈 웰 구조의 외부 베이스영역을 형성하기 위한 마스크의 일예이다.
도3을 참조하면, 상기 마스크(150)는 3개의 에미터영역과 그 사이에 3개의 외부베이스영역을 형성하기 위한 형태이다. 도3a에 도시된 마스크 외에도, 이온주입단계에서 사용되는 마스크로 에미터영역과 베이스영역을 별도로 구성하는 마스크도 가능하며, 오픈영역의 패턴은 제품에 따라 다른 패턴으로 구현할 수도 있다.
도3에 도시된 마스크(150)는 에미터형성을 위한 오픈영역(P1) 사이에 외부베이스형성을 위한 오픈영역(P2)이 마련되어 있다. 상기 외부베이스형성을 위한 오픈영역(P2)은 동일면적과 형상으로 완전히 분리된 2개의 영역으로 이루어진다.이러한 오픈영역(P2)을 이용한 이온주입공정을 통해 도4a와 같은 불순물영역이 형성될 수 있다. 도4a는 도3의 마스크(150)에서 외부베이스형성을 위한 오픈영역(P2)에 해당하는 이온주입영역을 도시한다. 도4a에 도시된 바와 같이 완전히 분리된 2개의 웰(A,B)을 갖는다. 이어, 확산공정을 적용하면, 도4b와 같이 불순물영역이 확장되면서, 2개의 분리되었던 웰(A,B)은 상단이 연결된 트윈 웰 구조를 형성하게 된다. 즉, 하부에서 2개로 분기된 하나의 웰이 되는 외부베이스영역(155)을 형성할 수 있다. 이러한 트윈 웰 구조의 외부 베이스영역 형성방법은 종래의 바이폴라 트랜지스터의 제조공정에 다양한 형태로 응용되거나 채용될 수 있다는 것은 당업자에게는 자명할 것이다. 예를 들어, 본 발명에서 채용되는, 분기된 웰은 트윈 웰로서 2개로 분기된 웰을 예시하고 있으나, 2개 이상으로 분기된 웰 구조로도 형성할 수도 있다.
이하, 본 발명에 따른 외부 베이스영역의 전류이득효과를 살펴보기로 한다. 우선, 상기 외부 베이스영역에 관한 기준을 보다 용이하게 나타내기 위해서, 확산공정 전에 완전히 분리된 2개의 웰상태에서의 배치관계를 기준으로 외부베이스영역의 분기율을 정의하였다. 여기서 사용되는 임의의 용어인 분기율이란 동일한 확산조건에 최종 외부 베이스영역을 형성하는 것을 전제로 하여 확산 전에 2개의 웰이 분리된 정도를 나타내며, 이를 이용하여 본 발명에서 채용되는 트윈 웰구조의 형태를 특정할 수 있다.
도4a를 참조하여, 외부 베이스영역(155)의 분기율(α)은, 두 웰의 전체 폭(w)을 1로 할 때에 두 웰 사이의 간격(s)을 나타낸다. 이러한 분기율(α)이 클수록 본 발명에 따른 분기된 구조의 특성이 보다 명확하게 구현된 구조로 평가할 수 있다.
본 발명에 따른 3개의 바이폴라 트랜지스터를, 각각 분기율(α)이 0.1, 0.2, 0.4이 되도록 제조하였다. 이어, 동일한 조건에서 확산시킴으로써 2개로 분기된 하나의 외부베이스영역을 형성하고, 이렇게 마련된 세 개의 바이폴라 트랜지스터에 대해 컬렉터방향으로 형성된 저항값의 증가율로 평가하였다. 저항값의 증가율은 상기 트랜지스터와 동일한 조건에서 제조하되, 종래의 외부베이스영역을 갖는 바이폴라 트랜지스터에서 외부베이스영역과 컬렉터 사이의 저항을 기준으로 한 증가율을 말한다.
이러한 저항증가율이 클수록 컬렉터로 향하는 베이스전류는 감소하고 반대로 에미터로 향하는 전류가 증가하여 전류이득은 높아지고 베이스저항은 감소하는 것이 된다.
표1은 각 바이폴라 트랜지스터 구조의 특징과 컬렉터로 향하는 베이스전류에 대한 저항의 증가율을 나타낸다.
외부베이스영역의 분기율(α) 저항증가율(%)
0.1 11
0.2 25
0.4 67
표1에 나타난 바와 같이, 외부베이스영역의 분기율이 높을수록 컬렉터로 향하는 전류에 대한 저항값은 커지는 것을 알 수 있다. 특히, 외부 베이스영역을 이루는 트윈 웰이 분기된 정도가 가장 큰 분기율 0.4에서는 종래의 바이폴라트랜지스터에서보다 컬렉터로 향하는 베이스전류에 대한 저항값이 67%나 증가하였다. 따라서, 본 발명에 따른 바이폴라 트랜지스터는, 베이스전류의 대부분이 에미터영역으로 향하게 되어 그 전류이득이 커지고 베이스저항이 감소하여 고주파/고속동작에 우수한 성능을 가질 것으로 기대할 수 있다.
또한, 본 발명은 다양한 형태의 바이폴라 트랜지스터에 응용될 수 있다. 특히, 도2의 구조와 다른 업 컬렉터구조를 갖는 바이폴라 트랜지스터에서도 동일한 원리로 적용될 수 있다.
도5는 본 발명에 따른 업 컬렉터 바이폴라 트랜지스터를 나타내는 단면도이다. 도5를 참조하면, 반도체 기판(201) 상에 상기 제1도전형 불순물이 저농도로 도핑된 내부 베이스영역(205a)이 형성되며, 상기 내부 베이스영역(205a)에 선택적으로 형성된 제2 도전형 불순물로 도핑된 컬렉터영역(202)과 상기 제1 도전형 불순물로 도핑된 외부 베이스영역(205b)이 구비되어 있다. 또한, 상기 컬렉터영역(202), 에미터영역 (206) 및 외부 베이스영역(205b)의 상면에는 컬렉터 전극(212), 에미터 전극(216) 및, 베이스 전극(215)이 각각 형성되어 있다.
도5에 도시된 업 컬렉터 구조에서는, 앞서 설명되었던 베이스전류효율이 아닌 컬렉터전류효율이 문제가 된다. 즉, 컬렉터전류의 일부가 반도체 기판(201)으로 향하여 외부베이스영역(205b)을 향하는 컬렉터 전류(Ic)는 감소되고, 결국 컬렉터 전류의 효율이 감소하게 된다. 이러한 문제를 해결하기 위해, 컬렉터영역(202)을 양측의 외부베이스영역(205b)방향으로 분기된 트윈 웰구조가 형성되도록 구성한다. 따라서, 컬렉터영역(202)에서 기판(201)으로 향하는 경로에서는 큰 저항을 갖게 되어, 대부분의 컬렉터 전류는 트윈 웰로 형성된 고농도, 저저항의 컬렉터영역(202)을 따라 외부 베이스영역(205b)으로 흐르게 된다. 이로써 도2에서 설명된 원리로 동일한 방식으로, 컬렉터전류효율의 증가로 인해 컬렉터 저항이 감소하여 고주파/고속동작에 유리한 바이폴라 트랜지스터를 제조할 수 있다.
이상에서 설명한 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 명백할 것이다.
상술한 바와 같이, 본 발명의 바이폴라 트랜지스터에 의하면, 하부로 발생되는 원하지 않는 전류를 감소시켜 양측의 에미터(또는, 업컬렉터 구조에서는 외부 베이스영역임)로 향하는 전류효율을 향상시키기 위한 트윈 웰 구조로 외부베이스영역(또는 컬렉터)를 형성함으로써 고주파/고속동작의 성능을 향상시킬 수 있다.

Claims (8)

  1. 제1 도전형 불순물로 도핑된 반도체 기판으로 이루어진 컬렉터영역;
    상기 반도체 기판 상부에 형성되며, 상기 제1도전형 불순물과 반대되는 제2도전형 불순물이 저농도로 도핑된 내부 베이스영역;
    상기 내부 베이스영역 상부의 제1 영역에 선택적으로 형성되며, 하부가 적어도 2개로 분기된 하나의 웰로 이루어진 구조로 이루어지고, 제2 도전형 불순물로 고농도 도핑된 외부 베이스영역;
    상기 제1 영역과 소정의 간격을 두고 내부 베이스영역 상부의 제2 영역에 선택적으로 형성되며, 상기 제1 도전형 불순물로 도핑된 에미터영역;
    상기 반도체 기판의 하면에 구비된 컬렉터 전극;
    상기 에미터영역의 상면에 형성된 에미터 전극; 및,
    상기 외부 베이스영역의 상면에 형성된 베이스 전극을 포함하는 바이폴라 트랜지스터.
  2. 제1항에 있어서,
    상기 에미터 영역은 상기 외부 베이스영역의 양측에 소정의 간격을 두고 형성되며,
    상기 외부 베이스영역은 에미터영역에 위치한 방향으로 분기된 트윈 웰로 이루어진 것을 특징으로 하는 바이폴라 트랜지스터.
  3. 제1항에 있어서,
    상기 반도체 기판은 제1 도전형 불순물이 고농도로 도핑된 반도체 기판과 그 상면에 형성되며 저농도의 제1 도전형 불순물을 갖는 에피택셜층을 포함하는 것을 특징으로 하는 바이폴라 트랜지스터
  4. 반도체 기판;
    상기 반도체 기판 상부에 형성되며, 상기 제1도전형 불순물이 저농도로 도핑된 내부 베이스영역;
    상기 내부 베이스영역 상부의 제1 영역에 선택적으로 형성되고, 하부가 적어도 2개로 분기된 하나의 웰로 이루어진 구조를 가지며, 제2 도전형 불순물로 도핑된 컬렉터영역;
    상기 제1 영역과 소정의 간격을 두고 내부 베이스영역 상부의 제2 영역에 선택적으로 형성되며, 상기 제1 도전형 불순물로 도핑된 외부 베이스영역;
    상기 컬렉터영역의 상면에 구비된 컬렉터 전극;
    상기 에미터영역의 상면에 형성된 에미터 전극; 및,
    상기 외부베이스영역의 상면에 형성된 베이스 전극을 포함하는 바이폴라 트랜지스터.
  5. 제4항에 있어서,
    상기 외부 베이스영역은 상기 컬렉터영역의 양측에 소정의 간격을 두고 형성되며,
    상기 컬렉터영역은 에미터영역에 위치한 방향으로 두 영역으로 분기된 트윈 웰로 이루어진 것을 특징으로 하는 바이폴라 트랜지스터.
  6. 제1 도전형 반도체 기판을 마련하는 단계;
    상기 반도체 기판 상부에 상기 제1도전형 불순물과 반대되는 제2 도전형 불순물을 저농도로 도핑시켜 내부 베이스영역을 형성하는 단계;
    하부가 적어도 2개로 분기된 하나의 웰 구조를 갖도록 상기 내부 베이스영역 상부의 제1 영역에 제2 도전형 불순물을 고농도로 도핑시켜 외부 베이스영역을 형성하는 단계;
    상기 제1 영역과 소정의 간격을 두고 내부 베이스영역 상부의 제2 영역에 선택적으로 상기 제1 도전형 불순물로 도핑시켜 에미터영역을 형성하는 단계; 및
    상기 반도체 기판의 하면, 상기 에미터영역의 상면 및, 상기 외부 베이스영역의 상면에 각각 컬렉터 전극, 에미터전극 및 베이스전극을 형성하는 단계를 포함하는 바이폴라 트랜지스터의 제조 방법.
  7. 제6항에 있어서,
    상기 반도체 기판을 마련하는 단계는,
    제1 도전형 불순물이 고농도로 도핑된 반도체 기판을 마련하는 단계와,
    상기 반도체 기판의 상면에 저농도의 제1 도전형 불순물을 갖는 에피택셜층을 형성하는 단계로 이루어진 것을 특징으로 하는 바이폴라 트랜지스터의 제조방법.
  8. 제6항에 있어서,
    상기 외부 베이스영역을 형성하는 단계는,
    적어도 2개로 분할된 오픈영역을 갖는 마스크를 이용하여 제2 도전형 불순물을 주입하여 적어도 2개로 분리된 웰을 형성하는 단계와,
    상기 적어도 2개로 분리된 웰로 이루어진 제2 도전형 불순물영역을 확산시켜 트윈 웰 구조로 이루어진 외부 베이스영역을 형성하는 단계로 이루어진 것을 특징으로 하는 바이폴라 트랜지스터 제조방법.
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