JP2626289B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2626289B2 JP3058510A JP5851091A JP2626289B2 JP 2626289 B2 JP2626289 B2 JP 2626289B2 JP 3058510 A JP3058510 A JP 3058510A JP 5851091 A JP5851091 A JP 5851091A JP 2626289 B2 JP2626289 B2 JP 2626289B2
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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体基板深部に欠陥
の発生を伴うことなく、不純物層を形成する半導体装置
の製造方法に関する。
【0002】
【従来の技術】近年、シリコン半導体基板深部へ高濃度
の不純物領域を形成するために高エネルギーでイオン注
入を行う方法が用いられるようになってきている。この
場合、あるしきい値以上の不純物濃度のイオン注入量で
は、イオン注入による注入2次欠陥が発生するために、
注入ダメージ回復ための熱処理によっても完全な結晶性
の回復は困難である。高エネルギーでイオン注入を行っ
た場合発生する欠陥としては、例えば〔第20回 固体
素子・材料コンファレンス予稿集 (Extended Abstract
s of the 20th Conference on Solid State Devices
and Materials,Tokyo p97-100 (1988)〕に記されてい
る。
【0003】図7は、この従来のイオン注入方法による
半導体装置の製造方法を示すものである。図7(a)で
は、CZシリコン基板71上に酸化膜72を形成する。その
後、図7(b)では、シリコン基板71中にイオンビーム
(Bイオン注入)73により不純物層75を形成する。この
場合、不純物層75とほぼ同じ位置に注入ダメージを受け
た層74ができ、表面及び基板側にはダメージのない完全
結晶層76及び77が形成される。
【0004】この不純物層75からなる不純物原子のプロ
ファイルは、不純物層75のほぼ中央となる深さの位置に
不純物原子のピーク濃度を有するガウス分布に近い形と
なっている。すなわち、注入された直後の不純物プロフ
ァイルは、そのピーク濃度点を中心として、深さ方向
(上下)にほぼ対称な不純物プロファイルの裾(テー
ル)を有している。同様に、水平方向(前後左右)に関
してもある分布にしたがった不純物プロファイルのテー
ルを有している。
【0005】これらのテールの終端部は、例えば通常、
バックグラウンドとなる半導体基板の不純物濃度と一致
する点が便宜上選ばれており、例えば、バックグラウン
ドの代表的な不純物濃度は1x1015〜1x1016cm
-3の値である。
【0006】さらに図7(c)では、前記基板71に熱処理
を施して、注入不純物の活性化及び注入ダメージの回復
を図る。この熱処理過程により基板結晶中の注入ダメー
ジは表面側完全結晶層76及び基板側完全結晶層77の両方
向から回復が行われる事によって完全結晶化がなされ
る。この時、熱処理後の不純物プロファイルは、拡散に
よりそのピーク濃度が減少し、その不純物のテールの終
端部は、深さ方向の上下(同様に、水平方向の前後左
右)に広がる。
【0007】しかしながら上記熱処理過程で、ある一定
のイオン注入量(例えば、1×10 14cm-2程度のドー
ズ量)よりも大きな注入によるダメージの歪は、熱処理
後も不純物層75の内側に閉じ込められ2次欠陥78が発生
する。このようにして1度出来てしまった注入2次欠陥
78は回復させることが非常に困難であることが知られて
いる。
【0008】このような事例を明確に説明するにあた
り、本発明で用いられる高エネルギーイオン注入の用語
上の定義は、次のように定めておく。すなわち、高エネ
ルギーイオン注入とは、単結晶性の半導体基板へのイオ
ン注入にて形成された、ダメージを受けた層を含む不純
物層の不純物濃度のピークが、半導体基板中にあり、通
常の熱処理(拡散)後のその不純物層のテール(半導体
基板表面側)が半導体基板表面に達していない不純物層
プロファイルを形成するイオン注入とする。あるいは、
このテールが基板表面に達していても、不純物層のテー
ル部の半導体基板表面での不純物濃度が、例えば、基板
不純物濃度の20%程度以下の値で基板表面部に形成さ
れるデバイスの特性に顕著な影響を与えなければ、本発
明の高エネルギーイオン注入の対象事例として考慮され
るべきである。学術的な高エネルギーイオン注入の定義
としては、注入イオンと電子との非弾性衝突(電子阻
止)によりイオンの失うエネルギーが支配的なエネルギ
ー領域でのイオン注入であり、また、低エネルギーイオ
ン注入は注入イオンと半導体を構成するターゲット原子
との弾性衝突(核阻止)によりイオンの失うエネルギー
が支配的なエネルギー領域でのイオン注入である。高エ
ネルギーイオン注入で用いられる、電子阻止型のエネル
ギー損失が、核阻止型のエネルギー損失よりも支配的に
なる臨界エネルギーは、例えば、シリコン半導体の場
合、ボロン(B)は17keV、リン(P)は140k
eV程度の値になる。ただし、先述の高エネルギーイオ
ン注入の用語上の定義によれば、高エネルギーイオン注
入の下限値は、この学術的な臨界エネルギーの数倍以上
の値となるのが通例である。
【0009】また、イオン注入2次欠陥低減対策として
はFZ基板を用いたシリコン半導体基板へのイオン注入
が試されており、半導体基板中の酸素に依存すると思わ
れる注入2次欠陥密度の低減効果が報告されており、例
えば〔第20回 固体素子・材料コンファレンス予稿集
(Extended Abstracts of the 20th Conference on So
lid State Devices and Materials,Tokyop97-100 (19
88)〕に記されている。
【0010】以上述べてきたように、高エネルギーでイ
オン注入を行い半導体基板深部への不純物層を形成する
場合、イオン注入後の熱処理による再結晶化の過程を経
ても、ある一定量以上の注入ダメージは残留歪となり注
入2次欠陥の発生をもたらす。
【0011】高エネルギーでのイオン注入を用いバイポ
ーラデバイスの埋め込みコレクターやCMOSデバイス
のウェル形成を行う場合、このような注入ダメージに起
因した2次欠陥は、接合リーク電流などを誘起して、デ
バイス特性に悪影響を及ぼす。
【0012】従来、半導体基板中への酸素イオン注入に
よる素子分離(絶縁物分離)いわゆるSIMOXの構造
の製法において、所望の酸素濃度のイオン注入を行うこ
とにより平面的にシリコン酸化物状の領域(絶縁物)を
形成する際に、複数回の酸素イオン注入及び熱処理に分
ける方法を用いて、深さ方向(上下)の半導体領域中で
の2次的な結晶欠陥の発生を低減できることが知られて
おり、例えば〔第5回新機能素子ワークショップ予稿集
(5th International Workshop on Future Elctron De
vices - Three Dimensional Integration,Miyagi-Zao p
61-67 (1988)〕に記されている。
【0013】この場合、イオン注入された領域(酸化物
状の領域)は半導体性がなく絶縁性となることと、イオ
ン注入された領域に接した半導体領域での2次的な結晶
欠陥が主要な問題となることとが特徴的である。このよ
うにSIMOXの課題は、高エネルギーイオン注入によ
り形成される半導体性の不純物層の内部あるいはその周
辺での結晶欠陥の発生を抑制するという本発明の課題と
は、明らかに物性上の定性的、定量的な状況が異なる。
【0014】また、SIMOXでは、ある深さより深い
位置では平面的にシリコン酸化物状の領域(絶縁物)を
連続させて形成することを前提としており、結晶性が無
い酸化物(イオン注入された領域)中での横方向への3
次的な結晶欠陥は原理的には存在せず、したがって立体
的な欠陥の発生は考慮する必要がなかった。
【0015】しかしながら、絶縁物となる酸化膜状の領
域を平面方向に無選択に形成するSIMOXの場合とは
異なり、半導体基板中へのボロン(B)、リン(P)、
砒素(As)などのドーパントを高エネルギーの不純物
イオン注入する技術により、デバイスの埋め込まれた不
純物層を選択的に形成する場合、深さ方向(上下)ある
いは平面内の横方向(左右)に伸びる2次欠陥はリーク
電流発生の原因となるので重要な検討課題である。
【0016】
【発明が解決しようとする課題】上述のようにシリコン
半導体基板中深部へ高濃度不純物領域を形成するために
高エネルギーでのイオン注入及び熱処理を行い不純物層
を形成する場合、イオン注入後の熱処理によっても注入
ダメージは基板中にとどめられ、このダメージによる歪
がそのまま残り、さらに2次的な結晶欠陥密度が増加し
やすい。このような2次欠陥の存在により、電気的特性
の劣化等の問題が発生していた。
【0017】また、高エネルギーイオン注入のダメージ
による欠陥は所望の不純物層の不純物濃度ピーク位置付
近に多く発生し、さらには熱処理により、この欠陥が不
純物層の外の半導体領域あるいは近傍の接合にまで成長
して、半導体領域でのキャリアのライフタイムの減少、
電気的抵抗の変動などの悪い影響がみられ、特に、この
注入2次欠陥がデバイスの接合領域の空乏層に接した場
合、接合の電気的特性に劣化(リーク電流の発生)を及
ぼすという問題を有していた。
【0018】本発明はかかる点に鑑みてなされたもの
で、半導体基板中に高エネルギーでイオン注入を行ない
不純物層を形成した場合において、半導体基板中におけ
るイオン注入による歪、結晶欠陥等を抑制、あるいは、
とどめる事無く、この不純物層またはその近傍の半導体
領域の電気的劣化等の悪影響を排除した半導体装置の製
造方法を提供することを目的とする。
【0019】
【課題を解決するための手段】
【0020】
【0021】請求項に係る半導体装置の製造方法は、
半導体基板中の所定の深さに、選択的な高エネルギーイ
オン注入により不純物の第1回目の導入を行ってから第
1回目の熱処理をして第1の埋め込まれた不純物層を形
成する工程と、選択的な高エネルギーイオン注入により
前記第1の埋め込まれた不純物層のプロファイルの前記
半導体基板の不純物濃度と一致する2点間の領域に所望
の不純物濃度のピークを有する前記と同じ導電型の不純
物の第2回目の導入を行なってから第2回目の熱処理を
して第2の不純物層を形成し、前記第1と第2の埋め込
まれた不純物層とを合体させた不純物層を形成する工程
と、前記第2回目の不純物の導入とその後第2回目の熱
処理とからなる同様な工程を、第2回目の工程を含めて
複数回繰り返すことにより、所望の不純物濃度を有する
合体させた主要な不純物層を形成する工程と、前記合体
させた主要な不純物層の不純物プロファイルの下側の前
記半導体基板の不純物濃度と一致する点の下部に不純物
濃度のピークを有する前記と同じ導電型の不純物の別の
導入を行なってから熱処理をして下部の別の不純物層を
形成し、この別の不純物層のプロファイルの上側の前記
半導体基板の不純物濃度と一致する点と前記合体させた
主要な不純物層の下側の前記半導体基板の不純物濃度と
一致する点とをオーバーラップさせて合体させた不純物
層を形成する工程とを有し、合体された主要な不純物層
からの結晶欠陥をこの別の不純物層にて包含させ、前記
主要な不純物層と前記別の不純物層とが合体された不純
物層を低抵抗の埋め込み領域として用いることを特徴と
する。
【0022】請求項に係る半導体装置の製造方法は、
半導体基板中の所定の深さに、選択的な高エネルギーイ
オン注入により不純物の第1回目の導入を行ってから第
1回目の熱処理をして第1の埋め込まれた不純物層を形
成する工程と、選択的な高エネルギーイオン注入により
前記第1の埋め込まれた不純物層のプロファイルの前記
半導体基板の不純物濃度と一致する2点間の領域に所望
の不純物濃度のピークを有する前記と同じ導電型の不純
物の第2回目の導入を行なってから第2回目の熱処理を
して第2の不純物層を形成し、前記第1と第2の埋め込
まれた不純物層とを合体させた不純物層を形成する工程
と、前記第2回目の不純物の導入とその後第2回目の熱
処理とからなる同様な工程を、第2回目の工程を含めて
複数回繰り返すことにより、所望の不純物濃度を有する
合体させた主要な不純物層を形成する工程と、前記合体
させた主要な不純物層の不純物プロファイルの上側の前
記半導体基板の不純物濃度と一致する点の上部に不純物
濃度のピークを有する前記と同じ導電型の不純物の別の
導入を行なってから熱処理をして上部の別の不純物層を
形成し、この別の不純物層のプロファイルの下側の前記
半導体基板の不純物濃度と一致する点と前記合体させた
主要な不純物層の上前記半導体基板の不純物濃度と
一致する点とをオーバーラップさせて合体させた不純物
層を形成する工程とを有し、合体された主要な不純物層
からの結晶欠陥をこの別の不純物層にて包含させ、前記
主要な不純物層と前記別の不純物層とが合体さた不純
物層を低抵抗の埋め込み領域として用いることを特徴と
する。
【0023】請求項に係る半導体装置の製造方法は、
半導体基板中の所定の深さに、選択的な高エネルギーイ
オン注入により不純物の第1回目の導入を行ってから第
1回目の熱処理をして第1の埋め込まれた不純物層を形
成する工程と、選択的な高エネルギーイオン注入により
前記第1の埋め込まれた不純物層のプロファイルの前記
半導体基板の不純物濃度と一致する2点間の領域に所望
の不純物濃度のピークを有する前記と同じ導電型の不純
物の第2回目の導入を行なってから第2回目の熱処理を
して第2の不純物層を形成し、前記第1と第2の埋め込
まれた不純物層とを合体させた不純物層を形成する工程
と、前記第2回目の不純物の導入とその後第2回目の熱
処理とからなる同様な工程を、第2回目の工程を含めて
複数回繰り返すことにより、所望の不純物濃度を有する
合体させた主要な不純物層を形成する工程と、前記合体
させた主要な不純物層の不純物プロファイルの前記半導
体基板の不純物濃度と一致する点の水平方向の外側に不
純物濃度のピークを有する前記と同じ導電型の不純物の
別の導入を行なってから熱処理をして別の不純物層を形
成し、この別の不純物層のプロファイルで前記合体させ
た主要な不純物層の前記半導体基板の不純物濃度と一致
する点を包含させて合体させた不純物層を形成する工程
とを有し、合体された主要な不純物層からの結晶欠陥を
この別の不純物層にて包含させて合体させた不純物層を
低抵抗の埋め込み領域として用いることを特徴とする。
【0024】請求項に係る半導体装置の製造方法に
、複数回のイオン注入及び熱処理工程を繰り返す以前
に基板の所定の深さより浅い基板中の酸素濃度を低減さ
せる工程を追加することを特徴とする。
【0025】
【作用】
【0026】請求項1,2,3に係る半導体装置の製造方
法により、シリコン等の半導体基板に、例えば、ドーズ
量が1×1014cm-2を超える高エネルギーのイオン注
入及びその後の熱処理からなる工程を複数回繰り返すこ
とにより形成された主要な不純物層のそのプロファイル
の内部において、結晶性の歪が完全に除去されず2次欠
陥がある程度成長し、主要な不純物層のプロファイルの
テールの近傍あるいはその外側にまで成長することがあ
る。
【0027】この主要な不純物層のプロファイルのテー
ルの外側(不純物層の上下、前後左右)の近傍にPN接
合が形成されている場合、この接合の電気的特性が悪化
し、リーク電流が発生したりする。特にPN接合を逆バ
イアス状態で電圧を印加した場合、この接合の空乏層が
主要な不純物層のプロファイルのテールの内部まで進入
してくるため、この時大きなリーク電流が発生しやす
い。ドーズ量が1×10 14cm-2以下の高エネルギーの
イオン注入を主要な不純物層のプロファイルの外側にピ
ーク濃度を有する高エネルギーのイオン注入とその後の
熱処理を付加して別の不純物層を形成し、この別の不純
物層のテールと主要な不純物層のテールをオーバーラッ
プさせ、新たに合体させた不純物層を形成することによ
り、この別の不純物層の外側の近傍に形成されたPN接
合の空乏層が主要な不純物層のプロファイルのテール内
まで進入してくることを防止できる。これにより、別の
不純物層の存在により、PN接合の大きなリーク電流の
発生を抑制することができる。
【0028】別の不純物層を形成する高エネルギーのイ
オン注入は必要であれば複数回おこなってもよい。複数
回のイオン注入は、別の不純物層を低抵抗化するために
は有効な手段であり、また、不純物濃度が大きくなるた
め空乏層の進入を抑制しやすくなるという利点がある。
【0029】請求項に係る半導体装置の製造方法によ
り、複数回のイオン注入及び熱処理工程を繰り返す以前
に基板の所定の深さより浅い基板中の酸素濃度を低減さ
せる工程を追加することにより、所望の不純物濃度を得
るため複数回の高エネルギーのイオン注入及びその後の
熱処理を繰り返すことにより形成された不純物層内にお
いて、2次欠陥の成長を抑えることが可能となる。例え
ば、CZシリコン半導体基板への高エネルギーイオン注
入を行う以前にシリコン基板中酸素濃度を4×1017
-3以下に低減させる工程を追加し、その後、1回の高
エネルギーのイオン注入ドーズ量を1×1014cm-2
下のドーズ量でイオン注入を行い熱処理により注入ダメ
ージを回復させる。さらにイオン注入および熱処理の工
程を繰り返すことで所望濃度の不純物層を得る。上記方
法により不純物層を形成した場合、注入2次欠陥の成長
が抑制され、隣接する不純物領域への悪影響、例えばリ
ーク電流等の発生を抑えることが可能となる。
【0030】
【実施例】(実施例1) 図1は、本発明の実施例1における半導体装置の製造方
法を示す工程断面図である。以下図1を用いて本実施例
における半導体装置の製造方法を説明する。
【0031】図1(a)では、CZ(100)シリコン
基板11の表面50nmを酸化し、酸化膜12を形成する。
【0032】図1(b)では、このシリコン基板11へ第
1のイオン注入としてボロンイオン13をドーズ量7×1
13cm-2,加速エネルギー1.5MeVで、また第1の
熱処理として窒素雰囲気中1050℃,40分のアニー
ルを行う。このイオン注入工程においてシリコン基板11
内にはダメージ層14及び不純物層15が形成される。
【0033】図1(c)では、この第1の熱処理工程に
よりシリコン基板中のダメージは回復される。
【0034】その後第2のイオン注入としてボロンイオ
ン13をドーズ量7×1013cm-2で行い(図1(d))、
その後第2の熱処理として窒素雰囲気中1050℃,4
0分のアニールを行う(図1(e))。
【0035】さらに第3のイオン注入としてボロンイオ
ン13をドーズ量6×1013cm-2で行い(図1(f)、第
3の熱処理として窒素雰囲気中1050℃,40分のア
ニールを行う(図1(g))。
【0036】これら3段階のイオン注入及び熱処理で得
られるドーズ量、熱処理は2×10 14cm-2、1050
℃,2時間である。この3段階の注入及び熱処理工程を
通しシリコン基板11中には所望濃度の不純物層16が形成
される。
【0037】図2(a),(b)は、それぞれ本発明の上記実
施例および従来技術により所望不純物の導入を行った場
合の注入2次欠陥を示す模式図である。
【0038】シリコン基板の断面エッチピット観察によ
り注入2次欠陥を観察した。従来技術では不純物層55内
には注入2次欠陥58の発生が多数観察される。従来技術
により不純物の導入を行った場合と比較し、本発明では
エッチピット密度がかなり低下していることがわかる。
【0039】図3(a),(b)は、それぞれ本発明および従
来技術におけるイオン注入方法によりボロン不純物の導
入を行った場合のボロンの深さ方向濃度分布をSIMS
(2次イオン質量分析装置)により測定した深さ方向ボ
ロン濃度プロファイルを示す図である。注入回数および
熱処理を複数回行うことによっても深さ方向濃度分布に
差が見られないことがわかる。
【0040】(実施例2) 図4は、本発明の請求項8における複数回のイオン注入
及び熱処理を行う以前に基板の所定の深さより浅い領域
の基板酸素濃度を低減させる工程を追加した場合の一実
施例における半導体装置の製造方法を示す模式図であ
る。
【0041】図4(a)では、初期基板酸素濃度が1.6×10
18cm-3以上のCZ(100)シリコン基板41表面に含ま
れている酸素を、熱処理を用いて基板表面より外方に拡
散させる。このようにしてシリコン基板41表面には酸素
濃度の低い表面低酸素濃度領域42が形成される。代表的
な熱処理として1100℃,5時間(乾燥酸素中)+1000
℃,9時間(乾燥酸素中)とした。この熱処理条件を用
い形成したシリコン基板表面側の表面低酸素濃度領域4
2、すなわち基板酸素濃度が4×1017cm-3以下の領域はシ
リコン基板表面より約6μmの深さである。しかる後、
シリコン基板の表面50nmを酸化し酸化膜43を形成す
る。
【0042】図4(b)では、このシリコン基板への第1
のイオン注入としてボロンイオン44をドーズ量5×1013c
m-2だけ注入する。このイオン注入工程おいてシリコン
基板内には不純物層45及びダメージ層46が形成される。
【0043】図4(c)では、第1の熱処理として窒素雰
囲気中1050℃,30分のアニールを行う。この第1の熱処
理工程においてシリコン基板中のダメージは回復され
る。
【0044】図4(d),(e)では、第2のイオン注入とし
てボロンイオン44をドーズ量5×1013cm-2だけ注入す
る。引き続き第2の熱処理として窒素雰囲気中1050℃,
30分のアニールを行う。
【0045】図4(f),(g)では、また第3のイオン注入
としてボロンイオン44をドーズ量5×1013cm-2で、第3
の熱処理として窒素雰囲気中1050℃,30分のアニール
を行う。 図4(h),(i)では、さらに第4のイオン注入
としてボロンイオン44をドーズ量5×1013cm-2で、第4
の熱処理として窒素雰囲気中1050℃,30分のアニール
を行う。
【0046】これら4段階のイオン注入及び熱処理で得
られる総ドーズ量、総熱処理は2×1014cm-2、1050℃,2
時間である。これら4段階の注入及び熱処理工程を通し
シリコン基板中には所望濃度の不純物層47が形成され
る。
【0047】また図5(a)は本発明の請求項8における
注入2次欠陥を示す平面図である。図5(b)は熱処理を
行い高エネルギーイオン注入による不純物導入領域の基
板酸素濃度を4×1017cm-3以下に低減させ、イオン注入
は4回に分けず1回のイオン注入及び熱処理により所望
の不純物導入を行った場合であり、図5(c)は不純物導
入領域の基板酸素濃度を低減させることなく、所望不純
物濃度を得るために4回のイオン注入及び熱処理を施す
ことによる注入2次欠陥を示す平面図である。この平面
図は平面TEM観察により得られたものである。
【0048】このように、本実施例の複数回のイオン注
入及び熱処理工程を繰り返す以前に基板の所定の深さよ
り浅い基板中の酸素濃度を低減させる工程を追加する方
法を用いると、注入2次欠陥密度の低減が実現できるこ
とが平面TEMにより、実証できた。
【0049】図6に高エネルギーにてボロンイオン(注
入エネルギー1.5MeV,総ドーズ量2×1014cm-2)を
イオン注入行い、注入後熱処理は熱処理温度1050℃,総
熱処理時間2時間で行った場合の注入2次欠陥の欠陥の
伸びを示す。
【0050】基板酸素濃度の低減を行わなかった場合、
複数回のイオン注入及び熱処理工程を繰り返して所望の
不純物濃度にすると注入2次欠陥密度の低減は可能であ
る(実施例1参照)が、4回のイオン注入及び熱処理工
程を繰り返しても2次欠陥の伸びに関しては効果が見ら
れない。一方、基板酸素濃度の低減を行った場合、イオ
ン注入を4回に分けなくとも、欠陥密度の低減だけでな
く欠陥の伸びに関しても低減可能である。4回にイオン
注入を分けると、より欠陥の伸びが抑えられる。
【0051】なお、本実施例では各熱処理を行う前の注
入ドーズ量を7×1013cm-2もしくは6×1013cm
-2もしくは5×1013cm-2としたが、1回の熱処理に
対しドーズ量の総和が1×1014cm-2を超えなければ
1回の熱処理に対して複数回のイオン注入を行ってもよ
い。さらに、本実施例ではシリコン基板表面を酸化した
が酸化工程を削除しても、不純物としてボロンを用い説
明したがその他のドーパント例えば燐、ひ素、アンチモ
ン等においても同様の効果が得られることは言うまでも
ない。
【0052】また、本実施例では、基板の所定の深さよ
り浅い基板中の酸素濃度を低減させるため1100℃,
5時間(乾燥酸素中)+1000℃,9時間(乾燥酸素
中)の2段階の熱処理を行いシリコン基板表面に含まれ
る酸素を基板表面より外方に拡散させ基板中酸素濃度の
低減を行ったが、第1の熱処理として800℃,2時の
間低温熱処理による析出を行う。第2、第3の熱処理と
して1100℃,5時間、1000℃,9時間とした高
温熱処理による酸素の外方拡散並びに析出核の成長、い
わゆるデヌーデッドゾーンの形成方法を用い基板の所定
の深さより浅い基板中の酸素濃度を4×1017cm-3
下に低下させても同様の結果が得られることは言うまで
もない。これは例えば〔第27回応用物理学会関係連合
講演会予稿集 3p−l−15〕に示されている。これ
らデヌーデッドゾーン形成を行い不純物導入領域の酸素
濃度低減を図った場合、注入2次欠陥密度の低減だけで
なく酸素析出物による重金属汚染も防ぐことが可能とな
ることは明白である。
【0053】なお、本実施例においては基板酸素濃度を
4×1017cm-3以下に低下させるためCZシリコン基
板へ熱処理を行ったが、基板酸素濃度が4×1017cm
-3以下のシリコン基板、例えばFZシリコン基板、MC
Zシリコン基板、エピタキシャル成長基板を用い複数回
のイオン注入を行っても同様の注入2次欠陥密度低減効
果が得られることは言うまでもない。また、本実施例に
おいて半導体基板としてシリコン基板を用いたが、化合
物基板などの半導体基板を用いても良いことは言うまで
もない。
【0054】(実施例3) 本発明をCMOSデバイスの微細化において問題となる
ラッチアップ防止のためにウェルを高エネルギーにて形
成した場合の第1の実施例について図8に示す。
【0055】図8(a)では、シリコン基板81上に素子分
離のための酸化膜82形成後、マスク85aを通し高エネル
ギーイオン注入にて(例えば注入エネルギー900Ke
V,ドーズ量3×1012cm-2)でPイオン84aを注入する。
これにより、nウェル83aの形成を行なう。
【0056】しかる後、図8(b)ではマスク85bを形成
し、更にマスク85bを通して高エネルギーイオン注入に
て(例えば注入エネルギー500KeV,ドーズ量1×10
13cm-2)でBイオン84bを注入する。これにより、pウ
ェル83bの形成を行なう。さらに熱処理を行い(例えば
1050℃,40分)、イオン注入によるnウェル83a及
びpウェル83bにおけるダメージの回復を図る。
【0057】またマスクを通し高エネルギーPイオン注
入及び高エネルギーBイオン注入ならびに注入後の熱処
理をおこない、図8(a),図8(b)の工程を繰り返す。
【0058】さらに図8(a),図8(b)の工程を繰り返し
て上記Pイオン注入工程、Bイオン注入工程、熱処理工
程を行い、合計3回のPイオン注入工程、Bイオン注入
工程、熱処理工程を行なった。このことにより、最終的
に不純物濃度がP,Bの各々に関してドーズ量9×1012cm
-2,3×1013cm-2でイオン注入を行ない、注入後の熱処理
を1050℃,2時間行った場合と同様な不純物濃度を
持つウェル形成が成される。
【0059】その結果、Pイオンビーム84aによりn型
不純物を導入し基板深部での不純物濃度の高いレトログ
レード型のnウェル83cの形成が、またPイオン注入の
場合と同様Bイオンビーム84bによりレトログレード型
のpウェル83bの形成が成される(図8(c)参照)。
【0060】さらに第8図(c)では、ゲート酸化膜、ゲ
ート電極、ソース、ドレイン領域86,88の形成を行い、
nチャネル、pチャネル両トランジスタ87,89の形成を
行うことでCMOS構造の半導体装置の形成が成され
る。
【0061】上記方法にてウェル形成を行った場合、注
入2次欠陥密度の減少によりnウェル,Pウェル間での
横方向への2次欠陥の発生及び欠陥の成長に伴うリーク
電流の低減が可能となる。このことにより、従来に比べ
てnウェル83c,pウェル83b間の距離を縮小できるた
め、より一層の半導体装置の高集積化が可能となる。基
板上下方向に関しては、nチャネル,pチャネルトラン
ジスタにおいて、それぞれnチャネルトランジスタ89内
のソース、ドレイン領域88とpウェル83d間での注入2
次欠陥の発生及び欠陥の成長によるリーク電流の低減、
並びにpチャネルトランジスタ87内のソース、ドレイン
領域86とnウェル83c間での注入2次欠陥の発生及び成
長に伴うリーク電流の低減が可能となる。
【0062】(実施例4) 本発明をCMOSデバイスの微細化において問題となる
ラッチアップ防止のために埋め込み不純物層を高エネル
ギーにて形成した場合の第2の実施例について図9に示
す。
【0063】図9(a)では、p型シリコン基板91上にマ
スク93を形成後、Pイオン94aを(例えば注入エネルギ
ー180KeV,ドーズ量5×1012cm-2)でイオン注入を
行う。その後、P不純物の活性化及び拡散のための熱処
理を行いnウェル92を形成する。
【0064】しかる後図9(b)では、高エネルギーイオ
ン注入にて(例えば注入エネルギー2MeV,ドーズ量
2.5×1013cm-2)でBイオン94bを注入する。さらに熱処
理を行い(例えば1050℃,30分)イオン注入によ
るダメージの回復を図る。さらに前記高エネルギーイオ
ン注入工程ならびに熱処理工程を繰り返し、合計4回の
イオン注入及び熱処理工程を行い、高濃度埋め込み不純
物層95を得る。
【0065】さらに図9(c)では、この基板にゲート酸
化膜、ゲート電極、ソース、ドレイン領域96,98の形成
を行い、nチャネル、pチャネル両トランジスタ97,99
の形成を行うことでCMOSデバイスを作製する。
【0066】上記工程により作製した半導体装置におい
ては、とりわけpn接合位置から高濃度埋め込み不純物
層95内欠陥発生位置の近いnウェル92と高濃度埋め込み
不純物層95間とのリーク電流の低減に有効である。
【0067】(実施例5) 本発明の方法をバイポーラ縦型NPNトランジスタの製
造方法に適用した第1の実施例を図10(a)〜(d)を用い
て説明する。
【0068】図10(a)では、P型の単結晶シリコン半
導体基体100中に、ウエル形状のN型の半導体領域102を
低エネルギーの無選択なイオン注入と熱処理による拡散
にて、バイポーラ形成予定部の全面に形成した。
【0069】図10(b)では、8×1013cm-2のヒ素(A
s)を加速エネルギー1MeVの高エネルギーで、第1
回目のイオン注入し、埋め込み領域となるN型の不純物
層110をP型の単結晶シリコン半導体基体100とN型の半
導体領域102との境界に形成し、約1000゜Cで50分の第1
回目の熱処理をおこない、図示されているような第1回
目のN型の不純物層110を形成した。この第1回目の熱
処理にて、第1回目の高エネルギーのイオン注入直後の
N型の不純物層の内部の結晶の歪が抑制され、2次的な
結晶欠陥の発生を防止できた。
【0070】図10(c)では、第1回目の高エネルギー
のイオン注入とほぼ同程度の加速エネルギーで8×1013
cm-2の第2回目のヒ素の高エネルギーのイオン注入に
て、第1回目のN型の不純物層110の不純物プロファイ
ルのテール内部にピーク濃度点をもつ第2回目の不純物
層を形成してから、第1回目と同じ熱処理条件にて第2
回目の熱処理を行い、さらに、第1回目と第2回目を合
体させた不純物プロファイルのテール内部に第3回目の
高エネルギーのイオン注入と熱処理を行い、これらの工
程を更に2回追加して合計5回のイオン注入による、合
体させた主要な不純物層111を形成した。この主要な不
純物層111のヒ素不純物の総量は、4×101 4cm-2とな
り、この不純物層111のシート抵抗は、100〜200Ω/□
と小さな値が得られた。ウエル形状のN型の半導体領域
102と不純物層111とを接続することにより、ウエル形状
の半導体領域102自体のシート抵抗よりも1桁以上小さ
な埋め込み領域を有するウエル形状の半導体領域(ウエ
ル形状の半導体領域102と不純物層111とで構成)が形成
できた。さらに、図示されているように、選択的にコレ
クタの引出し用の拡散領域となるN型の半導体領域112
を形成した後、素子分離用の溝部を半導体基板の表面か
ら不純物層111を貫通させて形成した後、この溝部内に
素子分離材となるシリコン酸化膜113を残置させた。ま
た、素子分離材としては、通常よく用いられている、ポ
リシリコン、BPSG膜など種々の材料を採用すること
ができる。
【0071】図10(d)では、通常の製法にしたがっ
て、深さが約350ナノ・メータのベースとなるP型の半
導体領域120を選択的に形成し、さらにヒ素のイオン注
入と約900℃30分の熱処理にて、深さが約200ナノ・メー
タのエミッタとなるN型の半導体領域130を形成した
後、絶縁用のシリコン酸化膜140の開口から引き出され
た、それぞれ、ベース、エミッタ、コレクタ用のアルミ
ニウム電極150A、150B、150C等を形成した。
【0072】このような本発明の方法により、所望の不
純物濃度を得るため複数回の高エネルギーのイオン注入
及びその後の熱処理を繰り返すことにより形成された主
要な不純物層のそのプロファイルの内部において、2次
欠陥の発生が抑制され、良好なコレクタ用の埋め込み領
域となる主要な不純物層111が得られた。この場合、シ
リコン単結晶半導体基板中への第1回目の高エネルギー
のイオン注入ドーズ量を1×1014cm-2以下としたの
で、注入された不純物層のほぼ中央部に位置する不純物
のピーク濃度点近傍では、注入ダメージによる結晶歪が
集中する領域が存在したが、注入後の熱処理による再結
晶化により結晶性が回復され、またこの熱処理による不
純物の拡散により不純物のピーク濃度点での不純物濃度
の低減が生じた。このように結晶性が回復され、ピーク
濃度点での不純物濃度が少し低減された領域に、再度ド
ーズ量を1×1014cm-2以下の高エネルギーのイオン
注入とその後の熱処理をおこなっても、主要な不純物層
のプロファイルの内部での結晶欠陥の発生が見られなか
った。従来の方法ように、総量が1×1014cm-2より
も大きな1回の高エネルギーのイオン注入にて埋め込ま
れた不純物層を形成した場合、回復不可能な2次欠陥が
発生してしたが、本発明の方法のように数回の注入と熱
処理を繰り返す工程による製造方法を用いれば、総量が
1×1014cm-2よりも充分に大きな不純物を含む低抵
抗の埋め込み領域となる主要な不純物層を、結晶欠陥を
抑制しながら良好に形成することができた。
【0073】また、本発明の実施例では、通常のバイポ
ーラトランジスタの製法で用いられているエピタキシャ
ル層の代わりに無選択なイオン注入と拡散によって形成
されたウエル形状のN型の半導体領域102を採用したた
め、製造コストの低減が達成できた。さらに、ウエル形
状のN型の半導体領域102中にPMOSなどの電界効果
型のトランジスタを共存して形成することも可能であ
る。CMOSを共存させて形成するためには、バイポー
ラ素子とその素子分離を形成する部分とPMOSを形成
する部分にのみウエル形状のN型の半導体領域102を連
続的に形成して、埋め込まれた主要な不純物領域をP型
の半導体基板の中の所定の深さの全面に形成することに
よって、ウエル形状のN型の半導体領域102が形成され
なかった部分にNMOSを形成することができる。この
場合、高エネルギーのイオン注入はマスクパターンを用
いずに、無選択に形成できるという利点がある。
【0074】なお、本実施例では合計5回のイオン注入
と熱処理により主要な不純物層111を形成したが、この
主要な不純物層111とほぼ同じ不純物プロファイルが形
成されるならば、高エネルギーイオン注入の順番を入れ
替えてもよい。
【0075】(実施例6) 本発明の方法をバイポーラ縦型NPNトランジスタの製
造方法に適用した第4の実施例を図11(a)〜(d)を用い
て説明する。
【0076】図11(a)では、P型の単結晶シリコン半
導体基体100上に比抵抗1ΩcmのN型の半導体領域104
をエピタキシャル成長にて形成した後、選択的に素子分
離用のP型の半導体領域106を形成した。
【0077】図11(b)では、高エネルギーの注入のマ
スクとなる約1.5μmの厚みのシリコン酸化膜パター
ン108を形成してから、8×1013cm-2のヒ素(As)を
加速エネルギー約2MeVの高エネルギーで、第1回目
のイオン注入し、N型の不純物層110となる埋め込み領
域をN型の半導体領域104の底部に形成し、約1000゜Cで5
0分の第1回目の熱処理をおこない、図示されているよ
うな第1回目のN型の不純物層110を形成した。
【0078】図11(c)では、第1回目の高エネルギー
のイオン注入とほぼ同程度の加速エネルギーで8×1013
cm-2の第2回目のヒ素の高エネルギーのイオン注入に
て、第1回目のN型の不純物層110の不純物プロファイ
ルのテール内部にピーク濃度点をもつ第2回目の不純物
層を形成してから、第1回目と同じ熱処理条件にて第2
回目の熱処理をおこない、さらに、同様な注入と熱処理
を合計5回繰り返して、合体させた主要な不純物層111
を形成した。この合計5回の注入過程は、実施例5に記
載されている方法を用いた。この主要な不純物層111の
ヒ素不純物の総量は、4×1014cm-2となり、この不純
物層111のシート抵抗は、100〜200Ω/□と小さな値が
得られた。ここで、イオン注入のマスクとして用いたシ
リコン酸化膜108を除去した後、図示されているよう
に、主要な不純物層111を平面的に包含するような形状
の開口を有するレジストパターン114をマスクとして、5
×1013cm-2のヒ素を加速エネルギー2.5〜3.5Me
Vの高エネルギーでイオン注入し、N型の不純物層117
となる埋め込み領域をN型の半導体領域110の底部に形
成し、約1000゜Cで50分の熱処理をおこない、図示されて
いるように、N型の不純物層111の不純物プロファイル
の下のテールにオーバーラップした不純物のプロファイ
ルのテールを有するN型の別の不純物層117を形成し
た。このN型の別の不純物層117の内部には2次欠陥の
発生は見られなかった。
【0079】図11(d)では、通常の製法にしたがっ
て、選択的にコレクタの引出し用の拡散領域となるN型
の半導体領域112、ベースとなるP型の半導体領域120を
形成し、さらにヒ素のイオン注入と約900℃30分の熱処
理にてエミッタとなるN型の半導体領域130を形成した
後、絶縁用のシリコン酸化膜140の開口から引き出され
た、それぞれ、ベース、エミッタ、コレクタ用のアルミ
ニウム電極150A、150B、150C等を形成した。
【0080】このように本発明の方法によれば、高エネ
ルギーのイオン注入にて主要な不純物層111の下部に接
して、別の不純物層117を形成することによりコレクタ
領域を低抵抗化するN型のコレクタ埋め込み領域を形成
することができた。通常、P型半導体基板とN型の埋め
込み領域との間は逆バイアス状態で素子分離される。こ
の時、P型半導体基板110とN型の埋め込みの主要な不
純物層111との間に、本発明による別の不純物層117を形
成しておくことが、主要な不純物層111から発生する結
晶欠陥の影響を防止するために効果があった。更に詳細
に述べれば、この合体させた主要な不純物層の不純物プ
ロファイルの下のテールの外側に不純物濃度のピークを
有する前記と同じ導電型の不純物の別の導入を行なって
から熱処理をして下部の別の不純物層を形成し、この別
の不純物層のプロファイルの上方向のテールと前記合体
させた主要な不純物層の下のテールとをオーバーラップ
させて合体させた不純物層を形成することにより、合体
された主要な不純物層111からの結晶欠陥をこの別の不
純物層117にて包含させた。コレクタとなる別の不純物
層とP型の半導体基板の間を逆バイアスした状態で素子
を分離させるので、半導体基板側からの空乏層の進入
を、この結晶欠陥のない別の不純物層で阻止することが
できたので、素子分離部の異常リーク電流を防止でき
た。
【0081】また、CMOSに本発明の方法を適用した
場合も、例えば、P型の半導体基板の中に形成されたN
型のウエル領域の下部に、選択的に、高エネルギーのイ
オン注入にて主要な不純物層となるN型の低抵抗埋め込
み領域を形成する。P型の半導体基板とN型の埋め込み
領域との間に、本発明による別の不純物層を形成してお
くことが、主要な不純物層から発生する結晶欠陥による
リーク電流発生等の影響を防止するために効果がある。
【0082】半導体基板中の所定の深さに、選択的な高
エネルギーイオン注入により不純物の第1回目の導入を
行ってから第1回目の熱処理をして第1の埋め込まれた
不純物層110を形成したが、第2回目の高エネルギーイ
オン注入のエネルギーは第1回目と同じ値である必要は
ない。また第1回目と第2回目との不純物原子を砒素と
燐のように違えてもよい。
【0083】また、本発明の実施例に図示されているよ
うに、主要な不純物層111の底部を包含するように、別
の不純物層117を形成することにより、半導体基板100か
らの空乏層の進入の阻止を改善しているが、素子分離用
のP型の半導体領域106に対しても、同様な改善が考え
られる。すなわち、水平方向の周辺部分(前後左右)
に、別の不純物層を主要な不純物層111とほぼ同じ深さ
で形成すべき事例として、次のような場合がある。通
常、N型の埋め込み領域とP型の素子分離領域106との
間は逆バイアス状態で素子分離される。この時、P型素
子分離領域とN型の主要な不純物層111との間に、水平
方向の別の不純物層(図示されている不純物層よりも浅
く、主要な不純物層111とほぼ同じ深さの不純物層)を
主要な不純物層の水平方向の周辺に形成しておくこと
が、主要な不純物層から発生する結晶欠陥によるリーク
電流発生等の影響を防止するために効果がある。この場
合、水平方向の別の不純物層の領域は、主要な不純物層
111の内部の2次欠陥とこの不純物層111から成長した2
次欠陥を包含するような形状で形成しておくことが好ま
しい。
【0084】(実施例7) 本発明の方法をバイポーラ縦型NPNトランジスタの製
造方法に適用した第3の実施例を図12(a)〜(d)を用い
て説明する。
【0085】図12(a)では、P型の単結晶シリコン半
導体基体100上に比抵抗1ΩcmのN型の半導体領域104
をエピタキシャル成長にて形成した後、選択的に素子分
離ようのP型の半導体領域106を形成した。
【0086】図12(b)では、高エネルギーの注入のマ
スクとなる約1.5μmの厚みのシリコン酸化膜パター
ン108を形成してから、8×1013cm-2のヒ素(As)を
加速エネルギー約1.8MeVの高エネルギーで、第1
回目のイオン注入し、N型の不純物層110となる埋め込
み領域をN型の半導体領域104の下方の内部に形成し、
約1000゜Cで50分の第1回目の熱処理をおこない、図示さ
れているような第1回目のN型の不純物層110を形成し
た。
【0087】図12(c)では、第1回目の高エネルギー
のイオン注入とほぼ同程度の加速エネルギーで8×1013
cm-2の第2回目のヒ素の高エネルギーのイオン注入に
て、第1回目のN型の不純物層110の不純物プロファイ
ルの内部にピーク濃度点をもつ第2回目の不純物層を形
成してから、第1回目と同じ熱処理条件にて第2回目の
熱処理をおこない、さらに、同様な注入と熱処理を合計
5回繰り返して、合体させた主要な不純物層111を形成
した。この主要な不純物層111のヒ素不純物の総量は、4
×1014cm-2となり、この不純物層111のシート抵抗
は、100〜200Ω/□と小さな値が得られた。ここで、イ
オン注入のマスクとして用いたシリコン酸化膜108を除
去した後、図示されているように、不純物層110をレジ
ストパターン114をマスクとして、5×1013cm-2のヒ素
を加速エネルギー1〜1.3MeVの高エネルギーでイ
オン注入し、N型の不純物層116となる埋め込み領域を
N型の半導体領域111の上部に形成し、約1000゜Cで50分
の熱処理をおこない、図示されているように、N型の不
純物層111の不純物プロファイルの上のテールにオーバ
ーラップした不純物のプロファイルのテールを有するN
型の別の不純物層116を形成した。このN型の別の不純
物層116の内部には2次欠陥の発生は見られなかった。
【0088】図12(d)では、通常の製法にしたがっ
て、選択的にコレクタの引出し用の拡散領域となるN型
の半導体領域112、ベースとなるP型の半導体領域120を
形成し、さらにヒ素のイオン注入と約900℃30分の熱処
理にてエミッタとなるN型の半導体領域130を形成した
後、絶縁用のシリコン酸化膜140の開口から引き出され
た、それぞれ、ベース、エミッタ、コレクタ用のアルミ
ニウム電極150A、150B、150C等を形成した。
【0089】このように本発明の方法によれば、高エネ
ルギーのイオン注入にて主要な不純物層111の上部に接
して、別の不純物層116を形成することによりコレクタ
領域を低抵抗化したN型のコレクタ埋め込み領域を形成
することができた。
【0090】また、コレクタ抵抗を低減することはトラ
ンジスタの高速化に寄与するため、コレクタを形成する
不純物層の不純物濃度は、コレクタ耐圧を悪化させない
範囲で、できるだけ大きくし、さらに、コレクタとベー
ス間の抵抗を下げるために、コレクタの埋め込み領域と
なる別の不純物層116とベースとなるP型の半導体領域1
20との距離をできるだけ小さくする必要があった。ベー
ス領域120とN型のコレクタ埋め込み領域(主要な不純
物層111)との間に、本発明による別の不純物層116を形
成しておくことにより、主要な不純物層から発生する結
晶欠陥の影響を防止できた。すなわち、コレクタとベー
ス間を逆バイアスした状態でトランジスタを動作させる
ので、ベース側からの空乏層の進入を、この別の不純物
層で阻止することができ、接合の異常リーク電流を低減
できた。
【0091】
【発明の効果】以上説明したように本発明によれば、高
エネルギーでの基板深部へのイオン注入による不純物の
導入において、1回のイオンドーズ量を1×1014cm
-2以下とし、注入及び熱処理を繰り返すことで、1回の
イオン注入において導入された注入ダメージはその都度
注入後熱処理により完全に回復される。また、ドーズ量
が1×10 14 cm -2 以下の高エネルギーのイオン注入を
主要な不純物層のプロファイルの外側にピーク濃度を有
する高エネルギーのイオン注入とその後の熱処理を付加
して別の不純物層を形成し、この別の不純物層のテール
と主要な不純物層のテールをオーバーラップさせ、新た
に合体させた不純物層を形成することにより、この別の
不純物層の外側の近傍に形成されたPN接合の空乏層が
主要な不純物層のプロファイルのテール内まで進入して
くることを防止できる。従って、注入2次欠陥密度が低
くかつ高濃度の不純物層を得ることが可能となり、その
実用的効果は大きい。
【図面の簡単な説明】
【図1】本発明の実施例1による半導体装置の製造方法
の工程断面図である。
【図2】本発明及び従来技術における注入2次欠陥発生
模式図である。
【図3】本発明及び従来技術によりボロン不純物の導入
を行った場合の深さ方向ボロン濃度プロファイル図であ
る。
【図4】本発明の実施例2における半導体装置の製造方
法の工程断面図である。
【図5】本発明の実施例2及び従来技術によりボロン不
純物の導入を行った場合の注入2次欠陥を示す平面図で
ある。
【図6】本発明によりボロン不純物の導入を行った場合
の注入2次欠陥の伸びを示す図である。
【図7】従来技術により不純物の導入を行った場合の半
導体装置の製造方法の工程断面図である。
【図8】本発明によりCMOSデバイスのウェルを形成
した場合の工程断面図である。
【図9】本発明によりCMOSデバイスの高濃度埋め込
み不純物層を形成した場合の工程断面図である。
【図10】本発明の製造方法をバイポーラ縦型NPNト
ランジスタの製造方法に適用した場合の工程断面図であ
る。
【図11】本発明の製造方法をバイポーラ縦型NPNト
ランジスタの製造方法に適用した場合の工程断面図であ
る。
【図12】本発明の製造方法をバイポーラ縦型NPNト
ランジスタの製造方法に適用した場合の工程断面図であ
る。
【符号の説明】
11 CZシリコン基板 14 ダメージ層 15 不純物層 16 所望不純物層 42 表面低酸素濃度領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−92030(JP,A) 特開 昭54−47473(JP,A) 特開 昭62−26867(JP,A) 特開 昭62−200723(JP,A)

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体基板中の所定の深さに、選択的な高
    エネルギーイオン注入により不純物の第1回目の導入を
    行ってから第1回目の熱処理をして第1の埋め込まれた
    不純物層を形成する工程と、選択的な高エネルギーイオ
    ン注入により前記第1の埋め込まれた不純物層のプロフ
    ァイルの前記半導体基板の不純物濃度と一致する2点間
    の領域に所望の不純物濃度のピークを有する前記と同じ
    導電型の不純物の第2回目の導入を行なってから第2回
    目の熱処理をして第2の不純物層を形成し、前記第1と
    第2の埋め込まれた不純物層とを合体させた不純物層を
    形成する工程と、前記第2回目の不純物の導入とその後
    第2回目の熱処理とからなる同様な工程を、第2回目の
    工程を含めて複数回繰り返すことにより、所望の不純物
    濃度を有する合体させた主要な不純物層を形成する工程
    と、前記合体させた主要な不純物層の不純物プロファイ
    ルの下側の前記半導体基板の不純物濃度と一致する点の
    下部に不純物濃度のピークを有する前記と同じ導電型の
    不純物の別の導入を行なってから熱処理をして下部の別
    の不純物層を形成し、この別の不純物層のプロファイル
    の上側の前記半導体基板の不純物濃度と一致する点と前
    記合体させた主要な不純物層の下側の前記半導体基板の
    不純物濃度と一致する点とをオーバーラップさせて合体
    させた不純物層を形成する工程とを有し、合体された主
    要な不純物層からの結晶欠陥をこの別の不純物層にて包
    含させ、前記主要な不純物層と前記別の不純物層とが合
    体された不純物層を低抵抗の埋め込み領域として用いる
    ことを特徴とする半導体装置の製造方法。
  2. 【請求項2】半導体基板中の所定の深さに、選択的な高
    エネルギーイオン注入により不純物の第1回目の導入を
    行ってから第1回目の熱処理をして第1の埋め込まれた
    不純物層を形成する工程と、選択的な高エネルギーイオ
    ン注入により前記第1の埋め込まれた不純物層のプロフ
    ァイルの前記半導体基板の不純物濃度と一致する2点間
    の領域に所望の不純物濃度のピークを有する前記と同じ
    導電型の不純物の第2回目の導入を行なってから第2回
    目の熱処理をして第2の不純物層を形成し、前記第1と
    第2の埋め込まれた不純物層とを合体させた不純物層を
    形成する工程と、前記第2回目の不純物の導入とその後
    第2回目の熱処理とからなる同様な工程を、第2回目の
    工程を含めて複数回繰り返すことにより、所望の不純物
    濃度を有する合体させた主要な不純物層を形成する工程
    と、前記合体させた主要な不純物層の不純物プロファイ
    ルの上側の前記半導体基板の不純物濃度と一致する点の
    上部に不純物濃度のピークを有する前記と同じ導電型の
    不純物の別の導入を行なってから熱処理をして上部の別
    の不純物層を形成し、この別の不純物層のプロファイル
    の下側の前記半導体基板の不純物濃度と一致する点と前
    記合体させた主要な不純物層の上側の前記半導体基板の
    不純物濃度と一致する点とをオーバーラップさせて合体
    させた不純物層を形成する工程とを有し、合体された主
    要な不純物層からの結晶欠陥をこの別の不純物層にて包
    含させ、前記主要な不純物層と前記別の不純物層とが合
    体された不純物層を低抵抗の埋め込み領域として用いる
    ことを特徴とする半導体装置の製造方法。
  3. 【請求項3】半導体基板中の所定の深さに、選択的な高
    エネルギーイオン注入により不純物の第1回目の導入を
    行ってから第1回目の熱処理をして第1の埋め込まれた
    不純物層を形成する工程と、選択的な高エネルギーイオ
    ン注入により前記第1の埋め込まれた不純物層のプロフ
    ァイルの前記半導体基板の不純物濃度と一致する2点間
    の領域に所望の不純物濃度のピークを有する前記と同じ
    導電型の不純物の第2回目の導入を行なってから第2回
    目の熱処理をして第2の不純物層を形成し、前記第1と
    第2の埋め込まれた不純物層とを合体させた不純物層を
    形成する工程と、前記第2回目の不純物の導入とその後
    第2回目の熱処理とからなる同様な工程を、第2回目の
    工程を含めて複数回繰り返すことにより、所望の不純物
    濃度を有する合体させた主要な不純物層を形成する工程
    と、前記合体させた主要な不純物層の不純物プロファイ
    ルの前記半導体基板の不純物濃度と一致する点の水平方
    向の外側に不純物濃度のピークを有する前記と同じ導電
    型の不純物の別の導入を行なってから熱処理をして別の
    不純物層を形成し、この別の不純物層のプロファイルで
    前記合体させた主要な不純物層の前記半導体基板の不純
    物濃度と一致する点を包含させて合体させた不純物層を
    形成する工程とを有し、合体された主要な不純物層から
    の結晶欠陥をこの別の不純物層にて包含させて合体させ
    た不純物層を低抵抗の埋め込み領域として用いることを
    特徴とする半導体装置の製造方法。
  4. 【請求項4】請求項1ないしのいずれかにおいて、半
    導体基板をシリコン単結晶とし、1回の高エネルギーの
    イオン注入ドーズ量を1×1014cm-2以下とすること
    を特徴とする半導体装置の製造方法。
  5. 【請求項5】請求項において、複数回の高エネルギー
    のイオン注入の注入ドースの総和が1×1014cm-2
    越えていることを特徴とする半導体装置の製造方法。
  6. 【請求項6】請求項1ないし3のいずれかにおいて、複
    数回のイオン注入及び熱処理工程を繰り返す以前に基板
    の所定の深さより浅い基板中の酸素濃度を低減させる工
    程を追加したことを特徴とする半導体装置の製造方法。
  7. 【請求項7】請求項ないしのいずれかにおいて、主
    要な不純物層の下部に位置する半導体基板の電導型を高
    エネルギーでイオン注入する不純物の導電型と反対の導
    電型とすることを特徴とする半導体装置の製造方法。
  8. 【請求項8】請求項ないしのいずれかにおいて、主
    要な不純物層の上部に接して位置するエピタキシャル半
    導体基板の電導型を高エネルギーでイオン注入する不純
    物の導電型と同じ導電型とすることを特徴とする半導体
    装置の製造方法。
  9. 【請求項9】請求項ないしのいずれかにおいて、主
    要な不純物層の上部に接して位置するウエル形状で拡散
    形成された半導体基板の電導型を高エネルギーでイオン
    注入する不純物の導電型と同じ導電型とすることを特徴
    とする半導体装置の製造方法。
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