JPS58201353A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58201353A JPS58201353A JP57085221A JP8522182A JPS58201353A JP S58201353 A JPS58201353 A JP S58201353A JP 57085221 A JP57085221 A JP 57085221A JP 8522182 A JP8522182 A JP 8522182A JP S58201353 A JPS58201353 A JP S58201353A
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- JP
- Japan
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- transistor
- drain
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- well region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発ｆｌｉｔ）技術分針〕
本発明は半導体装置に関し、特に相補ＭＩＰ３縁ゲート
電界効果トランジスタの改良に係わるものである。
電界効果トランジスタの改良に係わるものである。
一般に相補型絶縁ゲート電界効果トランジスタ（以下Ｃ
ＭＯＢと称す）は導電型の異なる２つの絶縁ゲート電界
幼果トランジスタ（以下ＭＯ８と称す）を組み合せ九半
導体装置である。
ＭＯＢと称す）は導電型の異なる２つの絶縁ゲート電界
幼果トランジスタ（以下ＭＯ８と称す）を組み合せ九半
導体装置である。
このｃｕｏａインバータ回路は第１声に示す回ｗＩ構成
をなし、ま九この回路を形成する通常の半導体装置は１
ｓ２図に示すような構造をなしている。こＣ）ＣＭＯ８
半導体装置は、Ｎ盛牛導体暴４１１に、Ｐ臘不純物を導
入してＰウェル領域２を形成し、このＰウェル領域２内
に、ソース３とドレイン４を形成し、この間の上部にゲ
ート電憔５を設けて、ＮチャネルＭ０８６が形成されて
いる。またこれと−像するＨ型牛導体基板１の土山には
同様にソースＳとドレイン４を形成し、この間の上部に
ゲート電億５を設けてＰチャネルＭＯＦ１７が形成され
ている。なお図中に奇生トラシジスタＱＢｅＱ臆を書き
入れである。
をなし、ま九この回路を形成する通常の半導体装置は１
ｓ２図に示すような構造をなしている。こＣ）ＣＭＯ８
半導体装置は、Ｎ盛牛導体暴４１１に、Ｐ臘不純物を導
入してＰウェル領域２を形成し、このＰウェル領域２内
に、ソース３とドレイン４を形成し、この間の上部にゲ
ート電憔５を設けて、ＮチャネルＭ０８６が形成されて
いる。またこれと−像するＨ型牛導体基板１の土山には
同様にソースＳとドレイン４を形成し、この間の上部に
ゲート電億５を設けてＰチャネルＭＯＦ１７が形成され
ている。なお図中に奇生トラシジスタＱＢｅＱ臆を書き
入れである。
この場合、通常の工程で作られる寄生トランジスタＱ１
は、Ｎチャネルｕ０８６のソース３およびドレイン４と
、Ｐウェル領域Ｊ、Ｎｆｉ牛尋体基板ＪＫ基づくパーテ
ィカルのｎｐｎ トランジスタで規定され、このトラン
ジスタのｔＬｔＩｔ増＃Ａ率β雪は１０〜１０００の大
きなｗｋｔ手す。
は、Ｎチャネルｕ０８６のソース３およびドレイン４と
、Ｐウェル領域Ｊ、Ｎｆｉ牛尋体基板ＪＫ基づくパーテ
ィカルのｎｐｎ トランジスタで規定され、このトラン
ジスタのｔＬｔＩｔ増＃Ａ率β雪は１０〜１０００の大
きなｗｋｔ手す。
−万、奇生トランジスタＱ、はＰチャネルＵｏ８１のソ
ース３およびドレイン４とＮｕ半尋体４叡１、Ｐウェル
領域２に基づく、２チラルＯｐ ｎ ｐ ）ランジスタ
として規定され、このトランジスタ０＠流壇１隅廖β１
は０．００１〜５機直の比較的小さな櫨である。
ース３およびドレイン４とＮｕ半尋体４叡１、Ｐウェル
領域２に基づく、２チラルＯｐ ｎ ｐ ）ランジスタ
として規定され、このトランジスタ０＠流壇１隅廖β１
は０．００１〜５機直の比較的小さな櫨である。
このように〉チラルトランジスタがバーディカルトラン
ジスタに比べて電流増幅率が小さい原因としては、第３
図に承すように、Ｐ＋ドーグ４ｉｌｏ拡散全面積８は、
左右Ｎ面積８１％前後１１自積ａｏ＊ｊｌｉＥｌｌｋＪ
積８ｖとすると８＝２（Ｓｊ＋８ｏ）＋８７として貞わ
され、ベースのコレクタとの対向画棟（Ｉｌｌｋ積ＳＺ
）が拡赦全面横８に比べて少なｉため、この８ｔに比列
するコレクタ電流工Ｃが、５−Ｓｔに比的するベース電
波ＩＢに比べてとれにくいからである。
ジスタに比べて電流増幅率が小さい原因としては、第３
図に承すように、Ｐ＋ドーグ４ｉｌｏ拡散全面積８は、
左右Ｎ面積８１％前後１１自積ａｏ＊ｊｌｉＥｌｌｋＪ
積８ｖとすると８＝２（Ｓｊ＋８ｏ）＋８７として貞わ
され、ベースのコレクタとの対向画棟（Ｉｌｌｋ積ＳＺ
）が拡赦全面横８に比べて少なｉため、この８ｔに比列
するコレクタ電流工Ｃが、５−Ｓｔに比的するベース電
波ＩＢに比べてとれにくいからである。
このようなＣＭＯ１ｉインパルス的にノイズが加わると
ＶＤＤ −Ｗａｓ関に’ｔｌＬｆ＆（Ｄ異常電比が流れ
、このノイズを取り隊いても現象が継続される。
ＶＤＤ −Ｗａｓ関に’ｔｌＬｆ＆（Ｄ異常電比が流れ
、このノイズを取り隊いても現象が継続される。
これは崗優生トランジスタＱｓ−Ｑ雪に基づ〈ｐｎｐｎ
サイリスタ構造におけるツツチアツノ（Ｌａｚｃｈ ｕ
ｐ） 梅＆＆として６つかわれるもので、第４図に示す
等価＆ｇｌ路で示される。このラッチアップ現象の発生
条件は奇生トランジスタＱ１の１ｌＩｃＦＬ増暢卓β１
、奇生トランジスタＱ！の電流増幅率β３の積、β、β
雪〉１の場合である。
サイリスタ構造におけるツツチアツノ（Ｌａｚｃｈ ｕ
ｐ） 梅＆＆として６つかわれるもので、第４図に示す
等価＆ｇｌ路で示される。このラッチアップ現象の発生
条件は奇生トランジスタＱ１の１ｌＩｃＦＬ増暢卓β１
、奇生トランジスタＱ！の電流増幅率β３の積、β、β
雪〉１の場合である。
しかしながら従来のｃｕｏｓｌ路では、奇生トランジス
タＱｔが、パーティカルなｎｐｎバイボー２トランジス
タでめシ亀流増暢率β雪が大き−丸め、ラッチアップ現
象を抑制することがで龜ずｃｕｏｓ回路における誤作動
の原因となってい友。特にＣＭＯＢ＠路の微細化に伴っ
てこのラッチアップ現象が誤作動の致命的な原因となっ
ていた。
タＱｔが、パーティカルなｎｐｎバイボー２トランジス
タでめシ亀流増暢率β雪が大き−丸め、ラッチアップ現
象を抑制することがで龜ずｃｕｏｓ回路における誤作動
の原因となってい友。特にＣＭＯＢ＠路の微細化に伴っ
てこのラッチアップ現象が誤作動の致命的な原因となっ
ていた。
〔発明の目的）
本発明は、０１４０８回路においてラッチアップ現象の
発生を抑えて、誤作動の原因を取シ沫き、信頼性を向上
させると共に、素子の微細化を可能にして高缶匿集積化
を図つ死生導体装置を提供するものである。
発生を抑えて、誤作動の原因を取シ沫き、信頼性を向上
させると共に、素子の微細化を可能にして高缶匿集積化
を図つ死生導体装置を提供するものである。
〔発明のａ豐）
本発明は半導体基板の主面に形成されたウェル領域の下
部に、ウェル電域と同導亀型の素置にの埋込み領域を形
成し、ウェル領域内に形成される奇生トランジスタを実
質的にラテラル４造にして％丸増暢率゛を／Ｊ％さくし
ラッチアップ現象の尭生ｔ−仰・制すると共に、ウェル
電域の崗縁から、この両側に配（Ｉｌｌされた第１およ
び第２導電型ＭＯ８のソースｈ゛よびドレインの＠縁ま
でＣ）距離を１．５〜３．０声票に規定して、両奇生ト
ランジスタの１１１Ｌ流増＃Ａ率の積を１以下に抑えて
素子０１１ｍ化を図ったこと′Ｉｋ特偵とするものであ
る。
部に、ウェル電域と同導亀型の素置にの埋込み領域を形
成し、ウェル領域内に形成される奇生トランジスタを実
質的にラテラル４造にして％丸増暢率゛を／Ｊ％さくし
ラッチアップ現象の尭生ｔ−仰・制すると共に、ウェル
電域の崗縁から、この両側に配（Ｉｌｌされた第１およ
び第２導電型ＭＯ８のソースｈ゛よびドレインの＠縁ま
でＣ）距離を１．５〜３．０声票に規定して、両奇生ト
ランジスタの１１１Ｌ流増＃Ａ率の積を１以下に抑えて
素子０１１ｍ化を図ったこと′Ｉｋ特偵とするものであ
る。
本発明においてウェル電域の周縁（冶缶字的接合１ｉＱ
）から、この内胸に配置さ゛れた第１および第２導篭型
ｕ０８のソースとドレインの周縁（接合面）までの船離
を上記範囲に規定した理由は、１．５μｍ未満でＦｉ奇
生トランジスタの電流増幅率が増大し、両寄生トランジ
スタの電流増ｌｌｌ１ｓの積メ１ ＃β雪が１以上とな
ってラッチアップ現象を生じ易（なシ、また３、０μｍ
ｔｐａえても電流増幅率低下の効果は武らず重子間距離
が大龜〈なって素子の微細化を達成することかで龜ない
からである。
）から、この内胸に配置さ゛れた第１および第２導篭型
ｕ０８のソースとドレインの周縁（接合面）までの船離
を上記範囲に規定した理由は、１．５μｍ未満でＦｉ奇
生トランジスタの電流増幅率が増大し、両寄生トランジ
スタの電流増ｌｌｌ１ｓの積メ１ ＃β雪が１以上とな
ってラッチアップ現象を生じ易（なシ、また３、０μｍ
ｔｐａえても電流増幅率低下の効果は武らず重子間距離
が大龜〈なって素子の微細化を達成することかで龜ない
からである。
箇た本発明は０Ｍ０８［ｇｌ路装置と共存するあらゆる
半導体装置に適用でき、バイポーラＩＣと共存し九〇Ｍ
ＯＢ回路装置にも広く適用することがで右る。
半導体装置に適用でき、バイポーラＩＣと共存し九〇Ｍ
ＯＢ回路装置にも広く適用することがで右る。
（発明の夾Ｓ的〕
以下、本発明の一実！ＩＩＡ列を第５図乃至第７凶を奈
照してｐ ＃ ｔｃ説明する。
照してｐ ＃ ｔｃ説明する。
ＰＭシリコン域根板８上に選択的に高１ｌＩｆＯＮ城不
純物を１０１〜１０１（至）−１に拡散して埋め込み領
域９を厚さ３〜５μｍに形成する。次にＰ形シリコン属
板８と、埋め込み領域９の表面にＰｆｉのエピタキシャ
ル層１０を堆積６せた彼、これに選択的にＮ温不純物を
拡散して、埋め込み領域９の上部にこれと電気的に［ｔ
して、Ｎウェル領域１）を厚さ５μｍ以下に形成する。
純物を１０１〜１０１（至）−１に拡散して埋め込み領
域９を厚さ３〜５μｍに形成する。次にＰ形シリコン属
板８と、埋め込み領域９の表面にＰｆｉのエピタキシャ
ル層１０を堆積６せた彼、これに選択的にＮ温不純物を
拡散して、埋め込み領域９の上部にこれと電気的に［ｔ
して、Ｎウェル領域１）を厚さ５μｍ以下に形成する。
次に第６図に小すようにフィールド領域にボロンとヒ本
を１０” １）＃−” ｍ度イオンイングクンテーショ
ンにより圧入してチャネルカット１２゜１２ｔ−設けた
依、フィールド酸化ＭＡ１３・・・を形成して本子分騙
し、次いで蕗出したエピタキシャルＩｄｊｌＯとＮウェ
ル領域１１の表面を酸化してゲート酸化機１４．１４會
形成する。
を１０” １）＃−” ｍ度イオンイングクンテーショ
ンにより圧入してチャネルカット１２゜１２ｔ−設けた
依、フィールド酸化ＭＡ１３・・・を形成して本子分騙
し、次いで蕗出したエピタキシャルＩｄｊｌＯとＮウェ
ル領域１１の表面を酸化してゲート酸化機１４．１４會
形成する。
この波、ゲート酸化Ｊｉｇ １４ 、１４上にゲート電
他６，６ｔ−形成した後、このゲート電極５０両ｌ１４
１ＩＯゲート酸化膜下に、ボロンとヒ素のイオンインブ
ランデージョンにより拡散深さ１．０μ菖以下のソース
３とドレイン４を形成し、Ｐ皺エピタキシャル＠１０＆
ＣＮチャネルＭＯ８６１ｉ−１Ｎウェル＠城１１内にＰ
チャネル１ｉｔｏｉ３７を形成する。このときＮチャネ
ルＭＱＢ６の）Ｊ＋鉱数層で形成されたソース３と、こ
れと対向するＰチャネルμ０８１のＰ＋鉱紋層で形成さ
れ九ドレイン４との間隔を６μ瓜以下とし、１友これら
対向するソース３νよびドレイン４０拡奴端から、この
中間に位置するＮウェル領域１１の拡紋端筐での距離ｌ
を夫々１．５〜３． Ｑμ嵐に形成する。
他６，６ｔ−形成した後、このゲート電極５０両ｌ１４
１ＩＯゲート酸化膜下に、ボロンとヒ素のイオンインブ
ランデージョンにより拡散深さ１．０μ菖以下のソース
３とドレイン４を形成し、Ｐ皺エピタキシャル＠１０＆
ＣＮチャネルＭＯ８６１ｉ−１Ｎウェル＠城１１内にＰ
チャネル１ｉｔｏｉ３７を形成する。このときＮチャネ
ルＭＱＢ６の）Ｊ＋鉱数層で形成されたソース３と、こ
れと対向するＰチャネルμ０８１のＰ＋鉱紋層で形成さ
れ九ドレイン４との間隔を６μ瓜以下とし、１友これら
対向するソース３νよびドレイン４０拡奴端から、この
中間に位置するＮウェル領域１１の拡紋端筐での距離ｌ
を夫々１．５〜３． Ｑμ嵐に形成する。
次に第７図に小すように、全ＩＩＩＩＩＶｃパツシベー
Ｖヨン膜１５を液層した彼、コンタクトホールな開孔し
、しかる後、ＡＩ配籾１６を行なってｃｕｏｓ回路装置
を作成する。
Ｖヨン膜１５を液層した彼、コンタクトホールな開孔し
、しかる後、ＡＩ配籾１６を行なってｃｕｏｓ回路装置
を作成する。
従って上記ａｆｉのｃ ｕｏ ｓｙ路装置によれはＮウ
ェル狽＠１１内に形成δれた優生のパーティカルｐｎ
ｐ）ランジスタは、ベース部分が坤め込み領域ｇによｐ
Ｉ％ｉ＊ｉで且つベース暢が厚（形成δれた構造となっ
ているので、この奇生トランジスタは、実質的にＰチャ
ネルＭＯ８７のドレイン４ｔ−エミッタとし、Ｎウェル
領域１１ｔ″ベースとし、Ｐ型エピタキシャル＠ｘＯを
コレクタとする２テ２ル灘のｐｎｐ）ランジスタとみら
れ、この１＃を増Ｉｌｌ！率を愼めて小さくすることが
できる。
ェル狽＠１１内に形成δれた優生のパーティカルｐｎ
ｐ）ランジスタは、ベース部分が坤め込み領域ｇによｐ
Ｉ％ｉ＊ｉで且つベース暢が厚（形成δれた構造となっ
ているので、この奇生トランジスタは、実質的にＰチャ
ネルＭＯ８７のドレイン４ｔ−エミッタとし、Ｎウェル
領域１１ｔ″ベースとし、Ｐ型エピタキシャル＠ｘＯを
コレクタとする２テ２ル灘のｐｎｐ）ランジスタとみら
れ、この１＃を増Ｉｌｌ！率を愼めて小さくすることが
できる。
上記作用を実験的に′５Ａ証した結末を第８図に示す。
この場合Ｎウェル領域１１のｍ表は表向濃ＩＪｊｌＸ１
０ＱＩｓ、深さ１．７Ｃｍ、チャネルカット１２のボロ
ン濃度がＩＸＩＱ”Ｏｓ で６Ｃ，またＮ 埋め込み
領域９０輪はＮウェル領域１１０衆而拡収端と等しくシ
、この闘面拡紋端は、Ｎウェル領域１１内に形成場れた
Ｐチャネルｕ０８７のドレイン４の拡散端と、Ｐ型エピ
タキシャル−１０に形成されたソース３の拡散端との中
間に立直するように形成し、史にＰチャネルＶ・０８７
の実効的なチャネル長を１．３μ諷とした場合である。
０ＱＩｓ、深さ１．７Ｃｍ、チャネルカット１２のボロ
ン濃度がＩＸＩＱ”Ｏｓ で６Ｃ，またＮ 埋め込み
領域９０輪はＮウェル領域１１０衆而拡収端と等しくシ
、この闘面拡紋端は、Ｎウェル領域１１内に形成場れた
Ｐチャネルｕ０８７のドレイン４の拡散端と、Ｐ型エピ
タキシャル−１０に形成されたソース３の拡散端との中
間に立直するように形成し、史にＰチャネルＶ・０８７
の実効的なチャネル長を１．３μ諷とした場合である。
従ってＮウェル領域１１の内外の膏生トランジスタ些、
ラブツル構造となり、しかもソース１およびドレイン４
の拡散−が１．０μ稟以下と薄い上、ペース部分はチャ
ネルカット１２゜７２がＩＱ”マ３１１のＩＩ＆幽度で
あるため棋８図のグラフから明らかなように、ドレイン
４の拡散端から、Ｎウェル領域１１の拡敵端普での距離
１１即ちベース部分の幅ｔ１．５μｍ橿度まで狭くして
一１両寄生トランジスタの電流増幅率の槓βｓ ｅ／
’冨 を１以下に抑えてラッチアップ視歇の発生を防止
することができる。また距離ｌを３．０μｍ以上として
も電訛増＠単低下の幼果は跋らず、むしろソース３とド
レイン４同の距離が大きくなって菓子の値軸化の妨げと
なる。
ラブツル構造となり、しかもソース１およびドレイン４
の拡散−が１．０μ稟以下と薄い上、ペース部分はチャ
ネルカット１２゜７２がＩＱ”マ３１１のＩＩ＆幽度で
あるため棋８図のグラフから明らかなように、ドレイン
４の拡散端から、Ｎウェル領域１１の拡敵端普での距離
１１即ちベース部分の幅ｔ１．５μｍ橿度まで狭くして
一１両寄生トランジスタの電流増幅率の槓βｓ ｅ／
’冨 を１以下に抑えてラッチアップ視歇の発生を防止
することができる。また距離ｌを３．０μｍ以上として
も電訛増＠単低下の幼果は跋らず、むしろソース３とド
レイン４同の距離が大きくなって菓子の値軸化の妨げと
なる。
〔発明の幼果」
以上説明した如く本発明に、係わる牛導体装置によれは
０１０８回路内に形成される両全生トランジスタを２ｆ
ラル傳造としてラッチアップ１！４ｚを抑えて誤作動の
原因００除き、信頼性を向上させると共に、ラッチアッ
プ曳康を生じない＃１囲で素子間の間隔を狭く形成して
微細化を可匪し、１％密政巣横化を達成することができ
るものである。
０１０８回路内に形成される両全生トランジスタを２ｆ
ラル傳造としてラッチアップ１！４ｚを抑えて誤作動の
原因００除き、信頼性を向上させると共に、ラッチアッ
プ曳康を生じない＃１囲で素子間の間隔を狭く形成して
微細化を可匪し、１％密政巣横化を達成することができ
るものである。
纂１図はｃＭｏｓインバータＯｆ！ｌ路凶、第２図は従
来のＣＭＯＢインバータの構造と、これに形成基れる奇
生トランジスタを示す構成因、第３図線ラテラル構造の
ｐｎｐバイポーラトランジスタを説明する模式凶、第４
囚はｐｎｐｎテイリスタの回路図、第５凶乃至第７凶は
本発明の一実ｍ例ＶＣよるＣＭＯ８回路ｆ７Ｉ７＆置を
１根に従って示す断面因、第８図ＦｉｐチャネルＭＯ８
のドレインからＮウェル顎域拡散端までの距離ｌと電流
増４＠軍との関係を示すグラフでるる。 １−Ｎ鍼牛導体篇板、２・・・Ｐウェル領域、３・・・
ソース、４・・・ドレイン、５・・・ゲート１１１ｍ、
６・−ＮチャネルＭＯ８１７・・・ＰチャネルＭＯ８゜
８・・・Ｐ型シリコン４板、９・・・埋め込み領域、ｌ
Ｏ−・エピタキシャル＋＠、ＸＺ・・・Ｎウェル領域、
１２チヤネルカツト、１３・・・フィールド酸化臓、１
４・−ゲ−）Ｍ化膜、Ｊ ｓ・・・パッシベーション縞
、１ｇ−ＡＩ記纏。
来のＣＭＯＢインバータの構造と、これに形成基れる奇
生トランジスタを示す構成因、第３図線ラテラル構造の
ｐｎｐバイポーラトランジスタを説明する模式凶、第４
囚はｐｎｐｎテイリスタの回路図、第５凶乃至第７凶は
本発明の一実ｍ例ＶＣよるＣＭＯ８回路ｆ７Ｉ７＆置を
１根に従って示す断面因、第８図ＦｉｐチャネルＭＯ８
のドレインからＮウェル顎域拡散端までの距離ｌと電流
増４＠軍との関係を示すグラフでるる。 １−Ｎ鍼牛導体篇板、２・・・Ｐウェル領域、３・・・
ソース、４・・・ドレイン、５・・・ゲート１１１ｍ、
６・−ＮチャネルＭＯ８１７・・・ＰチャネルＭＯ８゜
８・・・Ｐ型シリコン４板、９・・・埋め込み領域、ｌ
Ｏ−・エピタキシャル＋＠、ＸＺ・・・Ｎウェル領域、
１２チヤネルカツト、１３・・・フィールド酸化臓、１
４・−ゲ−）Ｍ化膜、Ｊ ｓ・・・パッシベーション縞
、１ｇ−ＡＩ記纏。
Claims (1)
- ｓｇｉ導電製の半導体４板に選択的に形成され丸亀３導
電型の＾ａＩＩＩ匿の第１半導体領域と、前記半導体基
板および第１＃Ｐ４体懺域上に形成され九紺１導電型の
第２千尋体領域と、このＷＩＪ２半都体領域主面よシ選
択的に第２尋電型不純物を導入し、ｌｌｒ配第１半尋体
領域と電気的に結合して形成されたウェル領械となる第
２４％型の第３半導体領域と、この第３半導体慣坂に形
成され九第１導電型の絶縁ゲート電界幼果トランジスタ
と、前記第２半導体執域に形成避れた第ａａＩＩＩｔ型
の絶縁ゲート電界効果トランジスタとから成る相補ｍ杷
縁ゲート亀界効来トランジスタを形成し九半尋体装置に
おいて、ウェル領域となる第３半導体饋域のｍ＋＋＋縁
から、この両側に配置された第１および第２導電型の絶
縁ゲート電界効果トランジスタのソースおよびドレイン
ｏｍｅｎでの距ｌＩＫを１．５〜Ｌｏμｍにし九ことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085221A JPS58201353A (ja) | 1982-05-20 | 1982-05-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085221A JPS58201353A (ja) | 1982-05-20 | 1982-05-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58201353A true JPS58201353A (ja) | 1983-11-24 |
Family
ID=13852506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085221A Pending JPS58201353A (ja) | 1982-05-20 | 1982-05-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201353A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969391A (en) * | 1996-06-03 | 1999-10-19 | Nissan Motor Co., Ltd. | Complementary insulated-gate field-effect transistors having improved anti-latchup characteristic |
| US6413808B1 (en) | 1999-07-22 | 2002-07-02 | Nec Corporation | Semiconductor device and process for production thereof |
-
1982
- 1982-05-20 JP JP57085221A patent/JPS58201353A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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