CN110707043A - 一种带硅化物的场加固抗总剂量辐射cmos器件及工艺 - Google Patents

一种带硅化物的场加固抗总剂量辐射cmos器件及工艺 Download PDF

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Abstract

本发明一种带硅化物的场加固抗总剂量辐射CMOS器件及工艺，所述工艺先形成N阱和P阱，然后进行N场条注入，提高了最终形成的NMOS器件场区边缘处的开启阈值，接着多晶栅覆盖栅氧下方的硅衬底中形成器件沟道，N型和P型轻掺杂源漏注入后，将N+源漏注入缩进NMOS的有源区和P+源漏注入缩进PMOS的有源区后，保证了N场条注入不影响轻掺杂区和N+源/漏区形成的反向偏置PN结，在场区边缘处开启阈值提高和反向偏置PN结的综合作用下，场区边缘从N+漏区到N+源区的漏电通道被阻断，之后淀积SAB层和完成后续工艺，可用于抗辐射加固数字电路和模拟电路的设计，可直接采用工艺线提供的模型进行精确仿真。

Description

一种带硅化物的场加固抗总剂量辐射CMOS器件及工艺
技术领域
本发明涉及硅微电子技术领域，具体为一种带硅化物的场加固抗总剂量辐射CMOS器件及工艺。
背景技术
CMOS集成电路在辐射环境下会产生总剂量辐射效应，在总剂量辐射环境下，器件表面的SiO2层中产生电子空穴对，电子很快被复合或漂移出氧化层，空穴则在Si/SiO2界面附近被深能级陷阱俘获，在SiO2层中形成稳定的辐射感生陷阱正电荷，此外，总剂量辐射同时还会在Si/SiO2界面引入界面态，最终会引发阈值电压Vth的漂移、迁移率降低和漏电流增大等电学特性的变化，导致器件退化或者电路失效。总剂量辐射效应引起的阈值漂移量△Vth和氧化层厚度tox n成正比关系，n的值约为1～3，具体可见文献“Radiation effects andhardening of MOS technology:devices and circuits”，IEEE Transactions onNuclear Science,2003年第50期第500页。
对于45nm～0.35μm CMOS工艺，栅氧层的厚度小于7nm，电学参数变化较小，总剂量辐射效应不敏感；而场氧化层(英文全称为Field Oxide)或浅槽隔离(英文全称为ShallowTrench Isolation，简写为STI)氧化层的厚度为300～500nm，总剂量辐射效应较为敏感。在总剂量辐射环境中，厚场氧化层俘获大量非平衡空穴，逐渐累积的正电荷形成电场，并在相邻的硅中感应出负电荷。对于NMOS器件，使得场氧化层侧面或底部P型掺杂反型，造成NMOS器件场区边缘处阈值降低、漏电增大，形成图1常规MOS器件结构中箭头所示的从漏极到源极的导电通道；而对于PMOS器件，使得场氧化层侧面或底部N型掺杂积累，造成PMOS器件阈值升高，但总剂量辐射引入的表面态也会造成漏电轻微增大。因此，总剂量辐射效应主要是NMOS器件沿场区边缘的漏电问题。STI氧化层的辐射效应与场氧化层相同。
抗总剂量辐射能力和器件的结构密切相关，H栅结构和环栅结构是抗总剂量辐射设计中采用较多、抗总剂量辐射能力较强的两种结构，如图2和图3所示。文献“Employingradiation hardness by design techniques with commercial integrated circuitprocesses”(Proceedings of Digital Avionics Systems Conference，16th DASC,AIAA/IEEE,1997年第2.1页)指出，在商用线工艺实现抗总剂量100krad(Si)的设计原则是采用环栅结构。《硅半导体器件辐射效应及加固技术》(出版社：科学技术出版社,2013年9月，第96页)指出，H栅结构和环栅结构占用芯片面积较多、电容较大，对速度性能的提升不利。而且工艺线一般只提供常规条栅结构的器件模型，采用H栅结构或环栅结构时只能依据经验对模型修正后进行近似仿真，难以对电路进行准确的设计。另外，美国专利“Method offabricating improved radiation hardened self-aligned CMOS having Si doped Alfield gate”(专利号4313768,1982年2月2日)提出在条栅NMOS的N+源漏区外增加P+隔离环的抗总剂量措施，但这种结构器件尺寸较大，还需要考虑N+源漏和P+隔离环的PN结漏电问题。
45nm～0.35μm CMOS工艺以自对准硅化物工艺为基本工艺模块。自对准硅化物工艺的基本原理是在硅片上先淀积一层Ti、Co或Ni等难熔金属材料，再进行快速退火(英文为Rapid Thermal Annealing，简写为RTA)，Ti、Co或Ni等会和Si反应，而不会和氧化层发生反应，因而仅在裸露的有源区和多晶硅栅表面形成硅化物，未反应的Ti、Co或Ni等被随后的清洗工艺去除。由于Si的掺杂电阻率高达0.5～5mΩ﹒cm，而硅化物电阻率只有0.01～0.05mΩ﹒cm，硅化物可以极大地降低源极、漏极和栅极的接触电阻，从而降低电路的RC延时；但是，自对准硅化物工艺会在硅表面形成连续的硅化物，版图设计时需通过硅化物阻挡(英文为Salicide Block，简写为SAB)避免相邻的N型区域和P型区域通过硅化物直接短接。
综上所述，仍需要在45nm～0.35μm CMOS工艺中寻求抗总剂量辐射效应的加固方案，而且还要在版图设计时避免相邻的N型区域和P型区域通过硅化物直接短接的问题。
发明内容
针对现有技术中存在的问题，本发明提供一种带硅化物的场加固抗总剂量辐射CMOS器件及工艺，可用于抗辐射加固数字电路和模拟电路的设计，可直接采用工艺线提供的模型进行精确仿真，极大地保证了电路设计的准确性。
本发明是通过以下技术方案来实现：
一种带硅化物的场加固抗总剂量辐射CMOS工艺，包括如下步骤，
步骤1，依次在硅衬底表面生长垫氧和氮化硅，之后在氮化硅的表面依次进行光刻和刻蚀，在无氮化硅的区域形成场区，有氮化硅覆盖的区域形成PMOS的有源区和NMOS的有源区；
步骤2，在PMOS的有源区和NMOS的有源区上分别形成N阱和P阱，得到形成N阱和P阱的硅衬底；
在形成N阱和P阱的硅衬底的NMOS有源区和场区边缘依次进行N场条光刻和N场条注入，得到N场条注入的硅衬底，在N场条注入的硅衬底上依次形成栅氧和多晶栅，多晶栅覆盖栅氧下方的硅衬底中形成器件沟道；
其中，N场条注入搭有源区的最小尺寸为0.1～0.2μm，N场条注入搭场区的最小尺寸为0.1～0.2μm，N场条注入搭有源区的方向与形成的多晶栅方向垂直；
步骤3，在形成P阱的NMOS的有源区和形成N阱的PMOS的有源区上分别进行N型轻掺杂源漏注入和P型轻掺杂源漏注入；
步骤4，先在步骤3得到的硅衬底上形成侧墙，再沿器件沟道的宽度方向缩进有源区后，分别在NMOS的有源区和PMOS的有源区进行N+源漏注入和P+源漏注入，缩进的最小尺寸为0.2～0.4μm；
步骤5，在步骤4得到的硅衬底上淀积SAB层，SAB层分别包NMOS的有源区和PMOS的有源区的尺寸均为0.15～0.4μm，SAB层距离N+源漏注入和P+源漏注入的边缘的距离为0.2～0.4μm，与多晶栅的间距为0μm；
步骤6，先在淀积有SAB层的硅衬底上淀积难熔金属后快速退火，再去除未反应的难熔金属，最后按CMOS工艺在得到的硅衬底上依次形成接触孔、金属化和多层布线，完成带硅化物的场加固抗总剂量辐射CMOS工艺。
优选的，步骤2中，N场条注入的注入元素为B。
优选的，步骤2中，N场条注入的注入能量和注入剂量分别为3～30keV和1×1012～1015原子/cm2。
优选的，步骤4中，所述NMOS的有源区在N+源漏注入时采用的元素为P或As。
优选的，步骤4中，所述PMOS的有源区在P+源漏注入时采用的元素为B。
优选的，步骤4中，所述NMOS的有源区在N+源漏注入时的注入能量和注入剂量分别为3～60keV和(2～5)×1015原子/cm2。
优选的，步骤4中，所述PMOS的有源区在P+源漏注入时的注入能量和注入剂量分别为2～10keV和(2～5)×1015原子/cm2。
优选的，步骤5中，所述的SAB层为氧化硅层或氮化硅层，氧化硅层或氮化硅层的厚度为
Figure BDA0002255783310000041
优选的，步骤6中，所述的难熔金属为Ti、Co或Ni。
一种由上述任意一项所述的带硅化物的场加固抗总剂量辐射CMOS工艺得到的CMOS器件。
与现有技术相比，本发明具有以下有益的技术效果：
本发明一种带硅化物的场加固抗总剂量辐射CMOS工艺，先在硅衬底表面生长垫氧和氮化硅，之后形成场区，形成N阱和P阱的硅衬底，在此工艺基础上，在NMOS的有源区和场区的边缘进行N场条注入，提高了最终形成的NMOS器件场区边缘处的开启阈值，接着在N场条注入的硅衬底上依次形成栅氧和多晶栅，多晶栅覆盖栅氧下方的硅衬底中形成了器件沟道，然后进行N型轻掺杂源漏注入和P型轻掺杂源漏注入，在器件沟道宽度方向将N+源漏注入缩进NMOS的有源区和P+源漏注入缩进PMOS的有源区后，未注入N+源漏的有源区定义为轻掺杂区，N+源漏注入和N场条注入保持了一定的间距，从而保证了N场条注入不影响轻掺杂区和N+源/漏区形成的反向偏置PN结，在场区边缘处开启阈值提高和反向偏置PN结的综合作用下，场区边缘从N+漏区到N+源区的漏电通道被阻断；然后在得到的硅衬底上淀积SAB层，SAB层覆盖在轻掺杂区表面，这样进行后续的淀积难熔金属、快速退火、去除未反应的难熔金属、形成接触孔、金属化和多层布线后，防止了NMOS器件源区通过硅化物直接和轻掺杂区短接、进而和NMOS器件漏区短接，即防止了NMOS器件源区、漏区和轻掺杂区通过硅化物相互短接；P+源漏注入缩进并且增加轻掺杂区的SAB层也会减少辐射诱生的漏电，同时防止了PMOS器件源区、漏区和轻掺杂区通过硅化物相互短接。
本发明一种带硅化物的场加固抗总剂量辐射CMOS工艺器件，占用面积较小、设计灵活和模型精确度较高，具体表现为：该器件结构最小单元面积与现有的条栅结构相近，占用面积较小；与现有的H栅结构和环栅结构难以实现源漏的共用或互用相比，该器件结构可以实现版图设计时相邻器件的源漏共用，还可以实现相连接器件的源漏互用，进一步缩小了芯片面积，提升了设计的灵活性；由于SAB层仅仅覆盖在源漏区的边缘，SAB层导致的源漏电阻增大可以忽略，其他模型参数的细小变化如栅电阻的增加和栅电容的增加都可以忽略，因此，该器件结构只需要修正源漏缩进后的等效宽度W，就可以直接采用工艺线提供的模型进行精确仿真，极大地保证了线路设计的准确性。
附图说明
图1为现有技术中常规的MOS器件结构。
图2为现有技术中抗辐射CMOS的H栅结构示意图。
图3为现有技术中抗辐射CMOS的环栅结构示意图。
图4为NMOS器件源漏缩进和N场条注入结构示意图。
图5为NMOS(或PMOS)器件源漏缩进后增加SAB示意图。
图6为场区形成后沿图4中A-A截面示意图。
图7为N场条注入沿图4中A-A截面示意图。
图8为侧墙形成后沿图4中A-A截面示意图。
图9为N+源漏注入沿图4中A-A截面示意图。
图10为SAB层淀积后沿图5中B-B截面示意图。
图11为SAB层刻蚀后沿图5中B-B截面示意图。
图12为难熔金属材料淀积和RTA后沿图5中B-B截面示意图。
图13为硅化物清洗后沿图5中B-B截面示意图。
图中：1为有源区，2为轻掺杂区，3为多晶栅，4为N场条层，41为N场条层第一条规则，42为N场条层第二条规则，5为N+源漏层，51为N+源漏层第一条规则，6为接触孔，7为SAB层，71为SAB层第一条规则，72为SAB层第二条规则，73为SAB层第三条规则，8为衬底，9为场区，10为P阱，11为N场条注入区域，12为第一层光刻胶，13为N+源漏注入区域，14为第二层光刻胶，15为栅氧，16为侧墙，17为SAB层，18为难熔金属，19为硅化物。
具体实施方式
下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。
针对45nm～0.35μm CMOS工艺NMOS器件的总剂量辐射效应，同时考虑自对准硅化物工艺的特殊性，本发明提出一种带硅化物的N场条注入和缩进源漏注入的抗辐射器件工艺来避免总剂量辐射效应，其中的“N场条注入”是指在场区边缘注入的区域为条形，N场指的是NMOS器件的场，针对PMOS器件，则采用缩进源漏注入的抗辐射器件工艺来避免总剂量辐射效应。
首先，对于NMOS器件，在之后所述的轻掺杂区2和场区9的边缘增加N场条注入，即增加光刻层次N场条层4，见图4，注入元素为B，注入浓度为1016～1019原子/cm3，属于中等掺杂浓度，以提高NMOS器件场区9边缘处的开启阈值，关于轻掺杂区的定义，在下一段具体解释。
其次，在器件沟道宽度方向(即有源区所示平面的Y方向)将NMOS器件的N+源漏层5缩进有源区1一定尺寸，未注入N+源漏的有源区仅仅经过P阱的链式多步注入和N场条注入，注入的离子类型为P型，掺杂浓度较低，因此将该区域定义为轻掺杂区2，见图4。N+源漏层5和N场条层4需要保持一定的间距，以保证N场条注入不影响轻掺杂区和N+源/漏区形成的反向偏置PN结。N+源漏注入元素为P或As。因此，在场区9边缘处开启阈值提高和反向偏置PN结的综合作用下，场区9边缘从N+漏区到N+源区的漏电通道被阻断。
最后，在轻掺杂区表面增加SAB层7来避免轻掺杂区表面形成硅化物，见图5，以防止NMOS器件源区通过硅化物直接和轻掺杂区短接、进而和NMOS器件漏区短接，即防止NMOS器件源区、漏区和轻掺杂区通过硅化物相互短接。
对于PMOS器件，P+源漏注入在器件沟道宽度方向缩进并且增加轻掺杂区的SAB也会减少辐射诱生的漏电，但不需要进行场条注入。
N场条注入、缩进源漏注入和SAB的设计规则确立如下，
1，N场条注入，
N场条注入注入能量和注入剂量分别为3～30keV和1×1012～1015原子/cm2，N场条层4的尺寸在器件沟道长度方向(即有源区所示平面的X方向)和源漏注入相同。对于45nm～0.35μm CMOS工艺，高精度光刻机的套刻偏差是0.03～0.05μm。考虑到套刻偏差的影响，N场条层4在器件沟道宽度方向(即有源区所示平面的Y方向)搭有源区1最小尺寸确定为0.1～0.2μm，见图4中的N场条层第一条规则41；搭场区9最小尺寸确定为0.1～0.2μm，见图4中的N场条层第二条规则42，其中搭有源区1和搭场区9的0.1μm对应于45nm工艺，搭有源区1和搭场区9的0.2μm对应于0.35μm工艺，即取值依据于特征工艺尺寸，特征工艺尺寸越小，取值越小，为等比例缩小关系，具体值与生产线的工艺相关。PMOS器件不需要增加P场条注入。
2，缩进源漏注入，
N+源漏注入能量和注入剂量分别为3～60keV和(2～5)×1015原子/cm2。N+源漏层5和N场条层4需要保持一定的间距以保证N+源/漏区和轻掺杂区2所形成的反向偏置PN结，对于45nm～0.35μm CMOS工艺，源漏横向扩散为0～0.1μm，同时考虑到套刻偏差0.03～0.05μm的影响，N+源漏层5在器件沟道宽度方向缩进有源区1的最小尺寸确定为0.2～0.4μm，见图4中的N+源漏层第一条规则51，其中的0.2μm对应于45nm工艺，0.4μm对应于0.35μm工艺，即取值依据于特征工艺尺寸，特征工艺尺寸越小，取值越小，为等比例缩小关系，具体值与生产线的工艺相关。器件等效宽度W为缩进后的源漏注入宽度。为了设计的对称性，PMOS器件的P+源漏注入缩进有源区的最小尺寸和NMOS相同，注入能量和注入剂量分别为2～10keV和(2～5)×1015原子/cm2。
3，SAB层的设计，
SAB层7需要确保在自对准硅化物工艺中轻掺杂区表面无硅化物上形成，厚度为
首先，在SAB层7和有源区1的边缘，需要同时考虑套刻偏差和有源区1到场区9过渡的影响。对于45nm～0.35μm CMOS工艺，SAB层7包有源区的最小尺寸确定为0.15～0.4μm，见图5中SAB层第一条规则71，其中的0.15μm对应于45nm工艺，0.4μm对应于0.35μm工艺，即取值依据于特征工艺尺寸，特征工艺尺寸越小，取值越小，为等比例缩小关系，具体值与生产线的工艺相关。
其次，在SAB层7和NMOS器件的N+源漏层5(或PMOS器件的P+源漏注入)的边缘，需要同时考虑套刻偏差和硅化物横向扩散的影响。硅化物在形成时和后续热过程中会有一定的横向扩散和不均匀突出，即使源漏的横向扩散在一定程度上补偿了硅化物的横向扩散，SAB层7和N+源漏/P阱结(或PMOS器件的P+源漏/N阱结)之间仍需要留出0.1～0.2μm的间距。对于45nm～0.35μm CMOS工艺，SAB层7到NMOS器件的N+源漏层5(或PMOS器件的P+源漏注入)边缘的最小距离确定为0.2～0.4μm，见图5中SAB层第二条规则72，其中的0.2μm对应于45nm工艺，0.4μm对应于0.35μm工艺，即取值依据于特征工艺尺寸，特征工艺尺寸越小，取值越小，为等比例缩小关系，具体值与生产线的工艺相关。
最后，在SAB层7和多晶栅3的边缘，由于多晶栅3边缘存在氧化硅或氮化硅侧墙,可以避免硅化物在多晶栅3侧面的形成和多晶栅3到有源区1的桥接；同时，对于45nm～0.35μmCMOS工艺，侧墙的宽度为0.07～0.15μm，可以完全包容套刻的偏差，套刻偏差的影响也可以忽略。因此，SAB层7到多晶栅3边缘的距离确定为0μm，见图5中SAB层第三条规则73。
上述的三点设计既保证了轻掺杂区表面无硅化物形成，又保证了多晶栅顶部形成连续的硅化物，从而不影响栅极的RC延时。
按照图4中A-A截面形成N场条注入和缩进源漏注入，按以下步骤进行，
步骤1，通过光刻和刻蚀氮化硅定义出场区9，
对于场区隔离工艺，通过高温氧化硅衬底8，在无氮化硅覆盖的区域形成场区9，通过湿法工艺将氮化硅剥离，有氮化硅覆盖的区域为有源区1，如图6所示；
对于STI氧化层工艺，先刻蚀出STI隔离槽，再在STI隔离槽中淀积高密度等离子体(英文名称为High Density Plasma，简写为HDP)氧化层，通过化学机械研磨(英文名称为Chemical Mechanical Polishing，简写为CMP)进行平坦化，磨除有源区上的HDP氧化层，通过湿法工艺将氮化硅剥离；
步骤2，通过注入形成P阱10，
采用链式多步注入，包括阱注入、防穿通注入和阈值注入，在轻掺杂区2和场区9的边缘依次增加N场条层4的光刻和N场条注入，以增加场区9边缘P阱浓度，提高NMOS场区9边缘处的开启阈值，注入元素为B，注入浓度为1016～1019原子/cm3，如图7所示；
步骤3，从栅氧13到侧墙14的各个步骤，
包括栅氧15和多晶栅3的形成、轻掺杂源漏注入、侧墙16的形成，由于A-A截面位于源漏区域，所以该截面不涵盖栅氧15、多晶栅3和侧墙16，如图8所示，其中的栅氧15、多晶栅3和侧墙16已被刻蚀工艺去除；
步骤4，对N+源漏进行光刻和注入，
N+源漏层5在器件沟道宽度方向缩进有源区1一定的尺寸，未进行源漏注入的有源区为轻掺杂区2，如图9所示，N+源漏注入元素为P或As，注入浓度为1020～1021原子/cm3。
按照图5中B-B截面形成硅化物19，按以下步骤进行，
步骤5，在上述步骤4的基础之上，通过化学气相淀积(英文为Chemical VaporDeposition，简写为CVD)方式在完成源漏注入的晶圆表面上淀积氧化硅或氮化硅作为SAB层17，如图10所示；
步骤6，SAB层光刻和刻蚀，保留非硅化物区域表面的SAB层17，如图11所示；
步骤7，难熔金属18的淀积和RTA，在裸露的源漏表面和栅极表面形成硅化物19；由于侧墙16的存在，硅化物19不会在多晶栅3侧面形成，避免了多晶栅3到源漏的桥接，如图12所示；
步骤8，通过清洗去除反应多余的硅化物，场区9、SAB层17和侧墙表面未反应的难熔金属也同时被去除，如图13所示。通过截面可见，在轻掺杂区表面未形成硅化物，仅在多晶栅的顶部形成了硅化物19，达到了预期的效果。
作为一种示例，以下用2个实施例具体介绍本发明的具体方案。
实施例1
0.35μm抗辐射CMOS工艺制程
步骤1，形成有源区，
使用电阻率为20Ohm·cm、晶向为(100)的P型掺杂晶圆作为硅衬底，首先在该晶圆表面依次生长厚度为的垫氧和的氮化硅，然后，通过光刻和刻蚀氮化硅定义出场区，氮化硅被刻蚀掉的区域将来形成场区，有氮化硅覆盖的区域为有源区，有源区分为PMOS的有源区和NMOS的有源区；
步骤2，形成场区，
通过1000℃的高温氧化，在氮化硅刻蚀的P型掺杂晶圆表面上无氮化硅覆盖的区域形成厚度为
Figure BDA0002255783310000121
的场氧化层，然后，通过湿法工艺将有源区表面氮化硅剥离；
步骤3，形成N阱和P阱，增加N场条注入，
通过光刻和注入，在PMOS的有源区形成N阱，注入为链式多步注入，依次包括元素为P、能量为700keV、剂量为1.5×1013原子/cm2的阱注入，元素为As、能量为260keV、剂量为5×1012原子/cm2的防穿通注入和元素为B、能量为30keV、剂量为7×1012原子/cm2的阈值注入；
再通过光刻和注入，在NMOS的有源区形成P阱，注入为链式多步注入，依次包括元素为B、能量为300keV、剂量为2×1013原子/cm2的阱注入，元素为B、能量为60keV、剂量为4×1012原子/cm2的防穿通注入和元素为B、能量为30keV、剂量为3×1012原子/cm2的阈值注入；
在之后所得NMOS器件沟道的长度方向的有源区和场区的边缘进行N场条层光刻和N场条注入，以提高场区边缘P阱的浓度；对于0.35μm CMOS工艺，N场条注入搭有源区为0.2μm、搭场区为0.2μm，注入元素为B，注入能量为30keV，注入剂量为5×1013原子/cm2，通过N场条注入提高NMOS场区边缘处的开启阈值，避免了总剂量辐射后漏到源的漏电通路；
步骤4，形成栅氧和多晶栅，
首先，对N场条注入的P型掺杂晶圆通过氧化工艺在PMOS的有源区和NMOS的有源区形成厚度为
Figure BDA0002255783310000122
的栅氧，然后，在栅氧表面上淀积厚度为的多晶硅并进行多晶硅注入掺杂，注入元素为P，注入能量为30keV，注入剂量为5×1015原子/cm2，最后，通过多晶栅光刻和刻蚀形成多晶栅，多晶栅覆盖栅氧下方的硅衬底中形成了器件沟道；
步骤5，轻掺杂源漏注入，
通过光刻和注入，对已形成P阱的NMOS的有源区进行N型轻掺杂源漏注入，注入元素为P，注入能量为20keV，注入剂量为4.5×1013原子/cm2；
通过光刻和注入，对已形成N阱的PMOS的有源区进行P型轻掺杂源漏注入，注入元素为B，注入能量为15keV，注入剂量为3.5×1013原子/cm2，轻掺杂源漏注入通常借用源漏注入的光刻版；
步骤6，形成侧墙，
在轻掺杂源漏注入的P型掺杂晶圆上淀积厚度为
Figure BDA0002255783310000131
的氧化硅，通过刻蚀形成侧墙，对于0.35μm CMOS工艺，侧墙的宽度为0.15μm；
步骤7，源漏注入，
通过光刻和注入，对已轻掺杂源漏注入的NMOS的有源区进行N+源漏注入，注入元素为As，注入能量为50keV，注入剂量为2×1015原子/cm2；
通过光刻和注入，对已轻掺杂源漏注入的PMOS的有源区进行P+源漏注入，注入元素为B，注入能量为10keV，注入剂量为2×1015原子/cm2；
考虑套刻偏差0.03～0.05μm的影响和场氧化层边界的影响，源漏注入在器件沟道长度方向包有源区0.3μm；同时，在器件沟道宽度方向将N+源漏注入和P+源漏注入缩进有源区0.4μm，未进行源漏注入的有源区为轻掺杂区；由于NMOS轻掺杂区仅仅经过P阱的链式多步注入和N场条注入，类型为P型，轻掺杂区和N+源/漏区形成了反向偏置PN结，因此场区边缘从N+漏区到N+源区的漏电通道被阻断；由于PMOS轻掺杂区仅仅经过N阱的链式多步注入，类型为N型，P+源/漏区和轻掺杂区形成了反向偏置PN结，因此场区边缘从P+漏区到P+源区的漏电通道被阻断；
步骤8，形成硅化物，
首先，在源漏注入的P型掺杂晶圆表面上淀积厚度为
Figure BDA0002255783310000132
的氧化硅SAB层，然后，通过SAB层光刻和刻蚀，将不需要生长硅化物区域的SAB层保留，SAB层覆盖在轻掺杂区上，包NMOS的有源区和PMOS的有源区的尺寸均为0.4μm，距离源漏注入边缘0.4μm，和多晶栅的间距是0μm，最后进行SAB刻蚀的P型掺杂晶圆表面上厚度为的难熔金属材料Ti的淀积、RTA和清洗，在裸露的源漏和栅极表面形成硅化物；由于有SAB层的阻挡，硅化物不会在轻掺杂区表面形成，源区、漏区和轻掺杂区不会通过硅化物相互短接；由于有宽度为0.15μm的侧墙,硅化物不会在多晶栅侧面形成，避免了轻掺杂区到多晶栅的桥接；其中SAB层还可以为氮化硅层；
步骤9，形成孔层，
首先，在硅化物形成的P型掺杂晶圆表面上淀积厚度为
Figure BDA0002255783310000142
的氧化硅作为层间介质(英文名称为Interlevel Dielectrics，简写为ILD)，然后，采用CMP的方式平坦化磨掉厚度为
Figure BDA0002255783310000143
氧化硅并补长厚度为
Figure BDA0002255783310000144
的氧化硅，最后，通过孔的光刻和刻蚀在有源区和多晶栅上形成接触孔；
步骤10，金属化和多层布线，
首先，依次进行孔刻蚀的P型掺杂晶圆表面上厚度为
Figure BDA0002255783310000145
的W的淀积、W的CMP平坦化和厚度为
Figure BDA0002255783310000146
材料为Ti/TiN/AlSiCu的金属1的淀积、光刻和刻蚀，然后是厚度为的氧化硅多层金属间介质层1(英文名称为Intermetal Dielectrics，简写为IMD)的淀积，之后CMP平坦化磨掉厚度为
Figure BDA0002255783310000148
氧化硅并补长厚度为
Figure BDA0002255783310000149
的氧化硅，接下来是厚度为
Figure BDA00022557833100001410
材料为Ti/TiN/AlSiCu的金属2的淀积、光刻和刻蚀，IMD2～IMD3重复IMD1的材料、厚度和工艺，金属3～金属4重复金属2的材料、厚度和工艺，最后，进行厚度为
Figure BDA00022557833100001411
材料为氧化硅/氮化硅的钝化层的淀积、光刻和刻蚀，形成完整的器件。
实施例2
0.13μm抗辐射CMOS工艺制程
步骤1，形成有源区，
使用电阻率为10Ohm·cm、晶向为(100)的P型掺杂晶圆作为硅衬底，首先在该晶圆表面依次生长厚度为
Figure BDA0002255783310000151
的垫氧和的氮化硅，然后，通过光刻和刻蚀氮化硅定义出STI隔离区，最后，通过STI刻蚀形成深度为
Figure BDA0002255783310000153
的隔离槽，有氮化硅覆盖的区域为有源区，有源区分为PMOS的有源区和NMOS的有源区；
步骤2，形成场区，
首先，在隔离槽刻蚀的P型掺杂晶圆表面上CVD淀积厚度为
Figure BDA0002255783310000154
的HDP氧化层,然后，通过CMP进行平坦化，磨除有源区上的HDP氧化层，最后，通过湿法工艺将有源区上的氮化硅剥离；
步骤3，形成N阱和P阱，增加N场条注入，
通过光刻和注入，在NMOS的有源区形成P阱，注入为链式多步注入，依次包括元素为B、能量为240keV、剂量为1.5×1013原子/cm2的阱注入，元素为B、能量为25keV、剂量为9×1012原子/cm2的防穿通注入和元素为In、能量为160keV、剂量为3×1012原子/cm2的阈值注入；
再通过光刻和注入，在PMOS的有源区形成N阱，注入为链式多步注入，依次包括元素为P、能量为440keV、剂量为1.5×1013原子/cm2的阱注入，元素为P、能量为140keV、剂量为5×1012原子/cm2的防穿通注入和元素为As、能量为130keV、剂量为3×1012原子/cm2的阈值注入；
在之后所得NMOS器件沟道的长度方向的有源区和场区的边缘增加N场条层光刻和N场条注入，以提高场区边缘P阱浓度；对于0.13μm CMOS工艺，N场条注入搭有源区为0.15μm、搭场区为0.15μm，注入元素为B，注入能量为15keV，注入剂量为2×1013原子/cm2，通过N场条注入提高NMOS场区边缘处的开启阈值，避免了总剂量辐射后漏到源的漏电通路；
步骤4，形成栅氧和多晶栅，
首先，对N场条注入的P型掺杂晶圆通过氧化工艺在PMOS的有源区和NMOS的有源区形成厚度为
Figure BDA0002255783310000161
的栅氧，然后，在栅氧表面上淀积厚度为
Figure BDA0002255783310000162
的多晶硅，最后，通过多晶栅光刻和刻蚀形成多晶栅，多晶栅覆盖栅氧下方的硅衬底中形成了器件沟道；
步骤5，轻掺杂源漏注入，
通过光刻和注入，对已形成P阱的NMOS的有源区进行N型轻掺杂源漏注入，注入元素为As，注入能量为3keV，注入剂量为1.0×1015原子/cm2；
通过光刻和注入，对已形成N阱的PMOS的有源区进行P型轻掺杂源漏注入，注入元素为B，注入能量为0.6keV，注入剂量为4×1014原子/cm2，轻掺杂源漏注入通常借用源漏注入的光刻版；
步骤6，形成侧墙，
在轻掺杂源漏注入的P型掺杂晶圆上淀积厚度为
Figure BDA0002255783310000163
的氧化硅、厚度为
Figure BDA0002255783310000165
的氮化硅和厚度为
Figure BDA0002255783310000164
的氧化硅的三层复合膜，复合膜淀积后，通过刻蚀形成三层复合膜组成的侧墙；对于0.13μm CMOS工艺，侧墙的宽度为0.10μm；
步骤7，源漏注入，
通过光刻和注入，对已轻掺杂源漏注入的NMOS的有源区进行N+源漏注入，注入元素为As，注入能量为60keV，注入剂量为5×1015原子/cm2；
通过光刻和注入，对已轻掺杂源漏注入的PMOS的有源区进行P+源漏注入，注入元素为B，注入能量为5keV，注入剂量为4×1015原子/cm2；
考虑套刻偏差0.03～0.05μm的影响和STI边界的影响，源漏注入在器件沟道长度方向包有源区0.15μm，同时，在器件沟道宽度方向将N+源漏注入和P+源漏注入缩进有源区0.3μm，未进行源漏注入的有源区为轻掺杂区；由于NMOS轻掺杂区仅仅经过P阱的链式多步注入和N场条注入，类型为P型，轻掺杂区和N+源/漏区形成了反向偏置PN结，因此场区边缘从N+漏区到N+源区的漏电通道被阻断；由于PMOS轻掺杂区仅仅经过N阱的链式多步注入，类型为N型，P+源/漏区和轻掺杂区形成了反向偏置PN结，因此场区边缘从P+漏区到P+源区的漏电通道被阻断；
步骤8，形成硅化物，
首先，在源漏注入的P型掺杂晶圆表面上淀积厚度为
Figure BDA00022557833100001711
的氧化硅SAB层，然后，通过SAB层光刻和刻蚀，将不需要生长硅化物区域的SAB层保留，SAB层覆盖在轻掺杂区上，包NMOS的有源区和PMOS的有源区的尺寸均为0.25μm，距离源漏注入边缘0.3μm，和多晶栅的间距是0μm，最后进行SAB刻蚀的P型掺杂晶圆表面上厚度为
Figure BDA0002255783310000171
的难熔金属材料Co的淀积、RTA和清洗，在裸露的源漏和栅极表面形成硅化物；由于有SAB层的阻挡，硅化物不会在轻掺杂区表面形成，源区、漏区和轻掺杂区不会通过硅化物相互短接；由于有宽度为0.1μm的侧墙,硅化物不会在多晶栅侧面形成，避免了轻掺杂区到多晶栅的桥接；
步骤9，形成孔层，
首先，在硅化物形成的P型掺杂晶圆表面上淀积厚度为
Figure BDA0002255783310000172
的氧化硅作为ILD，然后，采用CMP的方式平坦化磨掉厚度为
Figure BDA0002255783310000173
氧化硅并补长厚度为
Figure BDA0002255783310000174
的氧化硅，最后，通过孔的光刻和刻蚀在有源区和多晶栅上形成接触孔；
步骤10，金属化和多层布线，
首先，依次进行孔刻蚀的P型掺杂晶圆表面上厚度为
Figure BDA0002255783310000175
的W的淀积、W的CMP平坦化和厚度为
Figure BDA0002255783310000176
材料为Ti/TiN/AlSiCu的金属1淀积、光刻和刻蚀，然后是厚度为
Figure BDA0002255783310000177
的氧化硅IMD1的淀积，之后CMP平坦化磨掉厚度为
Figure BDA0002255783310000178
氧化硅并补长厚度为
Figure BDA0002255783310000179
的氧化硅，接下来是厚度为
Figure BDA00022557833100001710
材料为Ti/TiN/AlSiCu的金属2的淀积、光刻和刻蚀，IMD2～IMD5重复IMD1的材料、厚度和工艺，金属3～金属6重复金属2的材料、厚度和工艺，最后，进行厚度为
Figure BDA0002255783310000181
材料为氧化硅/氮化硅的钝化层的淀积、光刻和刻蚀，形成完整的器件。
最后，本发明按照实施例1的设计方法设计了一款0.35μm CMOS单器件测试芯片和一款54ALVC电路，之后分别流片、封装、测试后完成进行300krad(Si)总剂量辐射试验，试验方法依照《GJB548B-2005：微电子器件试验方法和程序》中的方法1019.2电离辐射(总剂量)试验程序和《QJ10004-2008：宇航用半导体器件总剂量辐照试验方法》，具体试验流程如下所示，
步骤1，按照0.35μm CMOS单器件测试芯片和54ALVC电路的最恶劣偏置状态进行辐射试验，NMOS的偏置为导通偏置，栅极接电源Vdd，其余端接地，PMOS的偏置为截止偏置，源极接地，其余端接Vdd，偏置条件下使用60Co源γ射线进行300krad(Si)总剂量辐射，试验剂量率为50rad(Si)/s；
步骤2，撤除偏置装置后2小时内进行离线电测试；
步骤3，偏置条件下附加150krad(Si)总剂量辐射，试验剂量率为50rad(Si)/s；
步骤4，偏置条件下在大气环境试验箱中进行168小时100℃退火；
步骤5，撤除偏置装置后进行离线电测试。
表1是0.35μm CMOS单器件的辐射结果。辐射阈值变化量|△|定义为退火后与辐射前相比的变化量。本发明抗辐射器件结构W/L＝10/0.35μm器件NMOS的阈值变化量为0.049V，PMOS的阈值变化量略小，为0.045V，辐射前后NMOS和PMOS漏电水平都在10-11A的数量级，基本不变。从辐射阈值变化量可以发现，本发明器件结构的抗辐射特性优于H栅，与环栅结构相当。
表1不同结构器件的300krad(Si)总剂量辐射试验结果
54ALVC电路辐射前漏电水平<10nA，300krad(Si)总剂量辐射后漏电水平<10nA，功耗无明显变化，电特性测试时电路功能参数无明显变化，显示出了较好的抗辐照特性。

Claims (10)

1.一种带硅化物的场加固抗总剂量辐射CMOS工艺，其特征在于，包括如下步骤，
步骤1，依次在硅衬底表面生长垫氧和氮化硅，之后在氮化硅的表面依次进行光刻和刻蚀，在无氮化硅的区域形成场区，有氮化硅覆盖的区域形成PMOS的有源区和NMOS的有源区；
步骤2，在PMOS的有源区和NMOS的有源区上分别形成N阱和P阱，得到形成N阱和P阱的硅衬底；
在形成N阱和P阱的硅衬底的NMOS有源区和场区边缘依次进行N场条光刻和N场条注入，得到N场条注入的硅衬底，在N场条注入的硅衬底上依次形成栅氧和多晶栅，多晶栅覆盖栅氧下方的硅衬底中形成器件沟道；
其中，N场条注入搭有源区的最小尺寸为0.1～0.2μm，N场条注入搭场区的最小尺寸为0.1～0.2μm，N场条注入搭有源区的方向与形成的多晶栅方向垂直；
步骤3，在形成P阱的NMOS的有源区和形成N阱的PMOS的有源区上分别进行N型轻掺杂源漏注入和P型轻掺杂源漏注入；
步骤4，先在步骤3得到的硅衬底上形成侧墙，再沿器件沟道的宽度方向缩进有源区后，分别在NMOS的有源区和PMOS的有源区进行N+源漏注入和P+源漏注入，缩进的最小尺寸为0.2～0.4μm；
步骤5，在步骤4得到的硅衬底上淀积SAB层，SAB层分别包NMOS的有源区和PMOS的有源区的尺寸均为0.15～0.4μm，SAB层距离N+源漏注入和P+源漏注入的边缘的距离为0.2～0.4μm，与多晶栅的间距为0μm；
步骤6，先在淀积有SAB层的硅衬底上淀积难熔金属后快速退火，再去除未反应的难熔金属，最后按CMOS工艺在得到的硅衬底上依次形成接触孔、金属化和多层布线，完成带硅化物的场加固抗总剂量辐射CMOS工艺。
2.根据权利要求1所述的一种带硅化物的场加固抗总剂量辐射CMOS工艺，其特征在于，步骤2中，N场条注入的注入元素为B。
3.根据权利要求1所述的一种带硅化物的场加固抗总剂量辐射CMOS工艺，其特征在于，步骤2中，N场条注入的注入能量和注入剂量分别为3～30keV和1×1012～1015原子/cm2。
4.根据权利要求1所述的一种带硅化物的场加固抗总剂量辐射CMOS工艺，其特征在于，步骤4中，所述NMOS的有源区在N+源漏注入时采用的元素为P或As。
5.根据权利要求1所述的一种带硅化物的场加固抗总剂量辐射CMOS工艺，其特征在于，步骤4中，所述PMOS的有源区在P+源漏注入时采用的元素为B。
6.根据权利要求1所述的一种带硅化物的场加固抗总剂量辐射CMOS工艺，其特征在于，步骤4中，所述NMOS的有源区在N+源漏注入时的注入能量和注入剂量分别为3～60keV和(2～5)×1015原子/cm2。
7.根据权利要求1所述的一种带硅化物的场加固抗总剂量辐射CMOS工艺，其特征在于，步骤4中，所述PMOS的有源区在P+源漏注入时的注入能量和注入剂量分别为2～10keV和(2～5)×1015原子/cm2。
8.根据权利要求1所述的一种带硅化物的场加固抗总剂量辐射CMOS工艺，其特征在于，步骤5中，所述的SAB层为氧化硅层或氮化硅层，氧化硅层或氮化硅层的厚度为
Figure FDA0002255783300000021
9.根据权利要求1所述的一种带硅化物的场加固抗总剂量辐射CMOS工艺，其特征在于，步骤6中，所述的难熔金属为Ti、Co或Ni。
10.一种由权利要求1～9中任意一项所述的带硅化物的场加固抗总剂量辐射CMOS工艺得到的CMOS器件。
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