KR20010035814A - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 기판과 같은 도전형으로 도핑된 고농도의 에피층을 채널영역 상에 형성하여 게이트와 드레인 경계부의 공핍(depletion)에 의한 핫-캐리어 발생 및 단채널효과에 따른 펀치-스루(punch-through)을 개선하도록 한 반도체장치의 디램소자 제조방법에 관한 것이다. 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형 반도체기판의 소정부위를 제거하여 트렌치를 형성하는 단계와, 제 1 도전형 불순물이 고농도로 도핑된 반도체층으로 트렌치를 충전하는 단계와, 트렌치를 포함하는 반도체기판의 소정부위에 게이트절연막을 개재시킨 게이트를 형성하는 단계와, 반도체기판의 소정부위에 트렌치의 반도체층을 채널영역으로 사용하는 제 2 도전형 도핑영역을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 기판과 같은 도전형으로 도핑된 고농도의 에피층을 채널영역 상에 형성하여 게이트와 드레인 경계부의 공핍(depletion)에 의한 핫-캐리어 발생 및 단채널효과에 따른 펀치-스루(punch-through)을 개선하도록 한 반도체장치의 디램소자 제조방법에 관한 것이다.
반도체장치가 고집적화 됨에 따라 디램(DRAM)소자의 각각의 셀은 미세해져 내부의 전계 강도가 증가된다. 이러한 전계 강도의 증가는 소자 동작시 드레인 부근의 공핍층에서 채널영역의 캐리어를 가속시켜 게이트산화막으로 주입되는 핫-캐리어(hot-carrier)를 생성한다. 상기 게이트산화막에 주입된 캐리어는 반도체기판과 게이트산화막의 계면에 준위를 생성시켜 문턱전압(threshold voltage : VTH)을 변화시키거나 상호 컨덕턴스를 저하시켜 소자 특성을 저하시킨다. 그러므로, 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain) 등과 같이 드레인 구조를 변화시킨 구조를 사용하여야 한다.
그리고, 채널의 길이가 짧아짐에 따른 펀치-스루 현상을 방지하기 위하여 게이트 형성 후 엘디디 형성전에 기판의 활성영역의 농도를 높이기 위하여 소스/드레인 형성용 불순물 이온과 반대 타입의 할로이온주입을 실시한다.
소자의 고집적도가 요구됨에 따라 종래 엘디디 방식의 소스/드레인 형성방법 역시 쇼트채널효과로 인하여 그 한계에 이르게 되었다. 이 문제를 해결하기 위하여 할로 엘디디방식을 도입하고 있으나, 소자 형성에 있어서 할로이온주입시 게이트라인에 의한 쉐도우 효과(shadow effect)로 인하여 원하는 이온주입부위인 게이트측벽 하단부의 기판에 이온주입이 효과적으로 이루어지지 아니한다. 또한, 엘디디 형성용 이온주입 후 좁은 거리에서 pn 졍션 또는 np 졍션이 형성되므로 졍션누설전류가 발생한다.
종래의 할로 이온주입 포켓을 갖는 에이치엘디디 방식의 트랜지스터 소자 형성 방법은 다음과 같다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 에이치엘디디(Halo Lightly Doped Drain) 트랜지스터 제조공정 단면도이다.
도 1a를 참조하면, 반도체기판(10) 표면의 소정 부분에 STI(Shallow Trench Isolation) 등의 통상적인 선택산화방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역 및 필드영역을 한정한다.
그 다음, 게이트절연막을 형성하기 위하여 반도체기판(10)의 표면을 열산화하여 게이트산화막을 형성한다.
게이트산화막의 상부에 도핑된 다결정실리콘 또는 금속 등의 도전성 물질로 도전층을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법 또는 스퍼터링 등으로 증착한다.
그리고, 포토리쏘그래피(photolithography) 방법으로 패터닝하여, 즉, 도전층 및 게이트산화막의 일부를 제거하여 게이트(12)와 게이트절연막(11)을 한정한다.
도 1b를 참조하면, 할로이온주입을 노출된 기판(11)의 전면에 실시하여 게이트 하단 모서리 부위의 기판의 불순물 농도를 높인다. 이때 주입되는 이온은 소스/드레인 형성용 이온과 반대 타입의 이온으로서 p 채널인 경우에는 n형 불순물인 P+ 혹은 As+ 이온을 사용하고, n 채널인 경우에는 p형 불순물인 B+ 또는 BF2+를 5E14 ions/㎠ 이하의 농도로 기판에 비스듬히 이온주입을 실시하여 할로 이온매몰층(13)을 형성한다. 이때, 이온주입이 소정의 각도로 기판 표면과 경사지게 실시되었으므로 할로 이온 매몰층(13)은 게이트절연막(11) 하단 일부 기판 부위까지 그 영역을 확장하게 된다.
그리고, 게이트(12)를 이온주입 마스크로 사용하여 반도체기판(11)의 노출된 부분에 n 채널인 경우에는 P+ 혹은 As+ 이온을 사용하고, p 채널인 경우에는 B+ 또는 BF2+를 1E15 ions/㎠ 이하의 농도로 기판에 엘디디 이온주입을 실시한다. 따라서, 게이트 영역을 제외한 기판의 활성영역에 엘디디 이온매몰층(14)이 형성된다.
도 1c를 참조하면, 상기 구조를 갖는 기판(11)의 전면에 질화막 또는 산화막을 증착한 다음 이를 건식식각으로 에치백하여 게이트(12) 측면에 측벽 스페이서(sidewall spacer,15)를 형성한다.
그리고, 게이트(12) 및 측벽 스페이서(15)를 마스크로 이용한 이온주입을 실시하여 고농도 도핑영역이될 이온매몰층을 형성한다. 이때 n 채널인 경우에는 P+ 혹은 As+ 이온을 사용하고, p 채널인 경우에는 B+ 또는 BF2+를 사용하여 1E17 ions/㎠ 이하의 농도로 기판에 소스/드레인 형성용 이온주입을 실시한다.
이후, 어닐링 등의 열공정을 실시하여 이온매몰층들의 이온을 확산시켜, 할로 영역(130), 저농도 도핑영역(140), 고농도 도핑영역(16)을 형성하여 모스 트랜지스터를 제조한다.
그리고 층간절연층(도시안함)을 형성한 다음 고농도 도핑영역(16)인 소스/드레인을 연결하는 금속배선(도시 안함)을 형성한 다음 보호막으로 패시베이션층(도시안함)을 형성한다.
그러나, 상술한 바와 같이 종래 기술에서는 소자가 고집적화 됨에 따라 쇼트채널효과를 개선하기 위한 할로 엘디디 방식을 도입하였지만, 소자형성에 있어서 워드라인으로 사용되는 게이트라인의 단차가 커져서 할로 이온주입시 게이트 라인에 의한 쉐도우 효과로 인하여 원하는 부위인 게이트 측벽 스페이서 하부에 할로 이온주입이 되지 아니하고 엘디디 형성부위와 동일한 장소에 할로 이온주입이 주로 되고, 별도의 이온주입으로 소스/드레인을 형성하게 되어 공핍영역이 증가하므로 쇼트채널효과를 억제하기 곤란한 문제점이 있다.
따라서, 본 발명의 목적은 기판과 같은 도전형으로 도핑된 고농도의 에피층을 채널영역 상에 형성하여 게이트와 드레인 경계부의 공핍(depletion)에 의한 핫-캐리어 발생 및 단채널효과에 따른 펀치-스루(punch-through)을 개선하도록 한 반도체장치의 디램소자 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 제 1 도전형 반도체기판의 소정부위를 제거하여 트렌치를 형성하는 단계와, 제 1 도전형 불순물이 고농도로 도핑된 반도체층으로 트렌치를 충전하는 단계와, 트렌치를 포함하는 반도체기판의 소정부위에 게이트절연막을 개재시킨 게이트를 형성하는 단계와, 반도체기판의 소정부위에 트렌치의 반도체층을 채널영역으로 사용하는 제 2 도전형 도핑영역을 형성하는 단계를 포함하여 이루어진다.
그리고, 상기 제 2 도전형 도핑영역을 형성하는 단계는 게이트를 마스크로 이용하는 이온주입으로 반도체기판 소정 부위에 저농도 도핑영역을 형성하는 단계와, 게이트와 게이트절연막의 측면에 절연성 물질로 이루어진 측벽스페이서를 형성하는 단계와, 게이트와 측벽스페이서를 마스크로 이용하는 이온주입으로 저농도 도핑영역과 접하는 고농도 도핑영역을 형성하는 단계를 더 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 에이치엘디디(Halo Lightly Doped Drain) 트랜지스터 제조공정 단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 트랜지스터 제조공정 단면도
반도체 메모리인 DRAM의 고집적화로 트랜지스터 소자의 크기가 더욱 미세화 되어 고도화된 리쏘그래피(lithography) 및 식각기술과 신소재 및 신공정의 개발이 절실히 요구된다.
본 발명에서는 고집적 소자의 채널 길이가 짧아짐에 따른 펀치-스루 현상을 방지하기 위하여, 기판의 활성영역의 기판과 같은 도전형 불순물 농도를 높이기 위한 소스/드레인 형성용 불순물 이온과 반대 타입의 할로이온주입을 실시하는 대신, 반도체기판의 게이트 영역에 포함되도록 트렌치를 형성한 다음, 기판과 같은 도전형으로 도핑된 반도체층을 트렌치를 매립하도록 형성하고, 반도체층에 포함된 분술물 이온들이 열처리를 통하여 기판으로 확산되게 하여 얕은 접합을 형성하여 에이치엘디 트랜지스터의 효과를 갖도록 한다.
따라서, 본 발명에서는 종래 기술에서 별도의 이온주입으로 할로 포켓을 형성하는 대신, 예를 들면, p형 기판에 p형 반도체층을 형성하여 결국 게이트 하단부의 p형 도핑농도를 증가시키므로 공핍현상을 개선시켜 펀치-스루 현상을 방지하므로서 단채널 마진을 증가시켜 소자의 고집적화를 도모한다.
또한, 본 발명은 핫-캐리어 효과에 의한 소자 특성의 저하를 감소시키기 위해 LDD(Lightly Doped Drain) 등과 같이 드레인 구조를 변화시킨 구조를 채용할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 트랜지스터 제조공정 단면도이다.
도 2a를 참조하면, 실리콘 등으로 이루어진 소정 도전형의 반도체기판(20) 표면의 소정 부분에 STI(Shallow Trench Isolation) 등의 통상적인 선택산화방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역 및 필드영역을 한정한다.
그리고, 게이트 형성영역에 포함되고 게이트 형성영역 보다 좁은 폭을 갖는 기판(20) 표면을 노출시키는 패턴을 정의하는 식각마스크(21)를 기판(20) 상에 형성한다. 즉, 식각마스크(21)는 트랜지스터의 채널영역을 노출시킨다. 이때, 식각마스크(21)는 기판(20) 상에 화학기상증착으로 질화막을 소정 두께 증착한 다음, 그 위에 상기한 게이트 형성영역의 일부에 대응하는 기판 표면을 노출시키도록 포토리쏘그래피(photolithography)로 질화막의 소정 부위를 제거하여 형성한다.
그 다음, 식각마스크(21)로 보호되지 않는 부위의 기판(20) 부위를 제거하여 트렌치(T)를 형성한다. 이때, 트렌치(T)는 트랜지스터 채널영역에 포함된다.
도 2b를 참조하면, 식각마스크를 습식식각 등으로 제거한 다음, 트렌치를 포함하는 기판(20)상에 기판(20)과 같은 도전형의 반도체층(22)을 트렌치를 충전하도록 형성한다. 이때, 반도체층(22)은 기판상에 PSG(phospho silicate glass) 등의 흐름성이 좋은 물질로 도포하여 평탄화 효과까지 도모하도록 한다. 이 경우, 반도체기판(20)인 실리콘 기판은 n형 기판이다. 또한, 반도체층(22)을 BSG(boro silicate glass)를 사용하여 형성하면 기판은 p형 기판이다.
따라서, 트랜지스터의 채널영역은 기판과 같은 도전형 불순물이 고농도로 도핑된 효과를 갖게되어 펀치스루 현상을 방지할 수 있게 된다.
도 2c를 참조하면, 게이트절연막을 형성하기 위하여 반도체층(22)의 표면에 화학기상증착법 등으로 산화막을 증착하여 형성한다.
게이트산화막의 상부에 도핑된 다결정실리콘 또는 금속 등의 도전성 물질로 도전층을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법 또는 스퍼터링 등으로 증착한다.
그리고, 포토리쏘그래피(photolithography) 방법으로 패터닝하여, 즉, 도전층 및 산화막의 일부를 차례로 제거하여 게이트(24)와 게이트절연막(23)을 한정한다. 이때, 게이트(24)는 포토리쏘그래피의 노광 마스크(도시안함)는 도 2a 단계의 트렌치 형성용 마스크와 유사한 패턴을 가지며 단지 그 폭이 약간 크다.
또한, 게이트(24)와 게이트절연막(23)을 패터닝한 다음 이들 구조로 보호되지 않는 부위의 노출된 반도체층(22)을 제거하여 기판 표면을 노출시킬 수 있다.
그리고, 게이트(24)를 이온주입 마스크로 사용하여 반도체층(22)의 노출된 부분을 통하여 기판 부위에 n 채널인 경우에는 P+ 혹은 As+ 이온을 사용하고, p 채널인 경우에는 B+ 또는 BF2+를 1E15 ions/㎠ 이하의 농도로 기판에 엘디디 이온주입을 실시한다. 따라서, 게이트 영역을 제외한 기판의 활성영역에 엘디디 이온매몰층(25)이 형성된다.
그 다음, 상기 구조를 갖는 기판(21)의 전면에 질화막 또는 산화막을 증착한 다음 이를 건식식각으로 에치백하여 게이트(24) 및 게이트절연막(23) 측면에 측벽 스페이서(sidewall spacer,26)를 형성한다.
그리고, 게이트(24) 및 측벽 스페이서(26)를 마스크로 이용한 이온주입을 실시하여 고농도 도핑영역이될 이온매몰층을 형성한다. 이때 n 채널인 경우에는 P+ 혹은 As+ 이온을 사용하고, p 채널인 경우에는 B+ 또는 BF2+를 사용하여 1E17 ions/㎠ 이하의 농도로 기판에 소스/드레인 형성용 이온주입을 실시한다.
이후, 어닐링 등의 열공정을 실시하여 이온매몰층들의 이온을 확산시켜, 채널영역을 포함하는 할로 영역(220), 저농도 도핑영역(250), 고농도 도핑영역(27)을 형성하여 모스 트랜지스터를 제조한다.
그리고 층간절연층(도시안함)을 형성한 다음 고농도 도핑영역(16)인 소스/드레인을 연결하는 금속배선(도시 안함)을 형성한 다음 보호막으로 패시베이션층(도시안함)을 형성한다.
따라서, 본 발명은 기판과 같은 도전형으로 도핑된 고농도의 에피층을 채널영역 상에 형성하여 게이트와 드레인 경계부의 공핍(depletion)에 의한 핫-캐리어 발생 및 단채널효과에 따른 펀치-스루(punch-through)을 개선하는 장점이 있다.
Claims (5)
- 제 1 도전형 반도체기판의 소정부위를 제거하여 트렌치를 형성하는 단계와,상기 제 1 도전형 불순물이 고농도로 도핑된 반도체층으로 상기 트렌치를 충전하는 단계와,상기 트렌치를 포함하는 상기 반도체기판의 소정부위에 게이트절연막을 개재시킨 게이트를 형성하는 단계와,상기 반도체기판의 소정부위에 상기 트렌치의 상기 반도체층을 채널영역으로 사용하는 제 2 도전형 도핑영역을 형성하는 단계로 이루어진 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 반도체층은 흐름성이 좋은 반도체물질을 도포하여 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 반도체층은 상기 반도체기판상으로 연장되게 형성하는 것이 특징인 반도체장치의 제조방법.
- 청구항 1에 있어서, 상기 제 2 도전형 도핑영역을 형성하는 단계는,상기 게이트를 마스크로 이용하는 이온주입으로 상기 반도체기판 소정 부위에 저농도 도핑영역을 형성하는 단계와,상기 게이트와 상기 게이트절연막의 측면에 절연성 물질로 이루어진 측벽스페이서를 형성하는 단계와,상기 게이트와 상기 측벽스페이서를 마스크로 이용하는 이온주입으로 상기 저농도 도핑영역과 접하는 고농도 도핑영역을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 제조방법.
- 청구항 2 에 있어서, 상기 반도체층은 상기 도전형에 따라 인 또는 붕소가 포함된 실리케이트글래스인 것이 특징인 반도체장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990042574A KR20010035814A (ko) | 1999-10-04 | 1999-10-04 | 반도체장치의 제조방법 |
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| KR1019990042574A KR20010035814A (ko) | 1999-10-04 | 1999-10-04 | 반도체장치의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
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| KR20010035814A true KR20010035814A (ko) | 2001-05-07 |
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ID=19613821
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| KR (1) | KR20010035814A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111129107A (zh) * | 2018-10-30 | 2020-05-08 | 长鑫存储技术有限公司 | 半导体器件及其制作方法 |
-
1999
- 1999-10-04 KR KR1019990042574A patent/KR20010035814A/ko not_active Application Discontinuation
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