JP2006186303A5 - - Google Patents
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Claims (18)
- リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタにおいて、
半導体基板の所定深さに形成され、ソース領域及びドレーン領域のいずれか一方の側にミスアラインされたリセス領域と、
前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成されたゲート電極と、
前記ゲート電極の側面に形成されたスペーサーと、を含み、
前記ソース領域及び前記ドレーン領域は、前記スペーサーが形成されていない前記半導体基板内の領域にドーパント注入して形成されていることを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。 - 前記ゲート電極が形成された前記リセス領域は前記ソース領域側にミスアラインされていることを特徴とする、請求項1に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- 前記リセス領域の前記ドレーン領域側の上部エッジには、前記スペーサーに連結される絶縁膜パターンが形成されることを特徴とする、請求項1に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- 前記リセス領域の深さは、50〜2500Åであることを特徴とする、請求項1に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- 前記ゲート電極上部に形成されたハードマスクを更に含むことを特徴とする、請求項1に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタにおいて、
半導体基板の所定深さに形成され、ソース領域及びドレーン領域のいずれか一方の側にミスアラインされ、残り他の領域とは正アラインされたリセス領域と、
前記リセス領域をギャップ充填して前記半導体基板に所定高さに形成されたゲート電極と、
前記リセスされたゲート電極の側面に形成されたスペーサーと、を含み、
前記ソース領域及び前記ドレーン領域は、前記スペーサーが形成されていない前記半導体基板内の領域にドーパント注入して形成されていることを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。 - 前記ゲート電極が形成された前記リセス領域は前記ソース領域側にミスアラインされていることを特徴とする、請求項6に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- 前記リセス領域の深さは、50〜2500Åであることを特徴とする、請求項6に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- 前記ゲート電極上部に形成されたハードマスクを更に含むことを特徴とする、請求項6に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタ。
- リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタを製造する方法において、
半導体基板を所定深さまでエッチングしてリセス領域を形成する段階と、
前記リセス領域をギャップ充填しながら前記半導体基板に所定高さに少なくとも1層以上の導電膜を形成する段階と、
前記導電膜をソース領域及びドレーン領域のいずれかの領域に対応する領域とミスアラインされるようにパターニングしてゲート電極を形成する段階と、
前記ゲート電極の側面にスペーサーを形成する段階と、
前記スペーサーが形成されていない前記半導体基板内の領域にドーパントを注入して前記ソース領域及び前記ドレーン領域を形成する段階と、
を含むことを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。 - 前記ゲート電極が形成された前記リセス領域は前記ソース領域側にミスアラインされることを特徴とする、請求項10に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
- 前記スペーサーを形成する段階で、前記リセス領域の前記ドレーン領域側の上部エッジに前記スペーサーに連結される絶縁膜パターンを形成することを特徴とする、請求項10に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
- 前記リセス領域の深さは、50〜2500Åであることを特徴とする、請求項10に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
- 前記導電膜上部にハードマスクを形成する段階を更に含むことを特徴とする、請求項10に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
- リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタを製造する方法において、
半導体基板を所定深さまでエッチングしてリセス領域を形成する段階と、
前記リセス領域をギャップ充填しながら前記半導体基板に所定高さに少なくとも1層以上の導電膜を形成する段階と、
前記導電膜をソース領域及びドレーン領域のいずれかの領域に対応する領域とミスアラインしてもう一方の領域と正アラインされるようにパターニングしてゲート電極を形成する段階と、
前記ゲート電極の側面にスペーサーを形成する段階と、
前記スペーサーが形成されていない前記半導体基板内の領域にドーパントを注入して前記ソース領域及び前記ドレーン領域を形成する段階と、
を含むことを特徴とする、非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。 - 前記ゲート電極が形成された前記リセス領域は前記ソース領域側にミスアラインされることを特徴とする、請求項15に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
- 前記リセス領域の深さは、50〜2500Åであることを特徴とする、請求項15に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
- 前記導電膜上部にハードマスクを形成する段階を更に含むことを特徴とする、請求項15に記載の非対称リセスされたゲートを有する金属酸化膜半導体電界効果トランジスタの製造方法。
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WO2014158198A1 (en) * | 2013-03-29 | 2014-10-02 | Intel Corporation | Transistor architecture having extended recessed spacer and source/drain regions and method of making same |
US9240482B2 (en) | 2014-05-30 | 2016-01-19 | Globalfoundries Inc. | Asymmetric stressor DRAM |
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WO2020198930A1 (en) * | 2019-03-29 | 2020-10-08 | Shenzhen Xpectvision Technology Co., Ltd. | Apparatuses for radiation detection and methods of making them |
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Family Cites Families (21)
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JPS5787545U (ja) * | 1980-11-17 | 1982-05-29 | ||
US5640034A (en) * | 1992-05-18 | 1997-06-17 | Texas Instruments Incorporated | Top-drain trench based resurf DMOS transistor structure |
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JPH07288324A (ja) * | 1994-04-18 | 1995-10-31 | Sony Corp | Mos型トランジスタ |
US5434435A (en) * | 1994-05-04 | 1995-07-18 | North Carolina State University | Trench gate lateral MOSFET |
US5828101A (en) * | 1995-03-30 | 1998-10-27 | Kabushiki Kaisha Toshiba | Three-terminal semiconductor device and related semiconductor devices |
US6034396A (en) * | 1998-01-28 | 2000-03-07 | Texas Instruments - Acer Incorporated | Ultra-short channel recessed gate MOSFET with a buried contact |
KR100304717B1 (ko) * | 1998-08-18 | 2001-11-15 | 김덕중 | 트렌치형게이트를갖는반도체장치및그제조방법 |
US6190971B1 (en) * | 1999-05-13 | 2001-02-20 | International Business Machines Corporation | Formation of 5F2 cell with partially vertical transistor and gate conductor aligned buried strap with raised shallow trench isolation region |
KR100338104B1 (ko) * | 1999-06-30 | 2002-05-24 | 박종섭 | 반도체 소자의 제조 방법 |
KR100307531B1 (ko) * | 1999-08-09 | 2001-11-01 | 김영환 | 모스페트 소자와 이를 이용한 메모리셀 및 그 제조 방법 |
US6358800B1 (en) * | 2000-09-18 | 2002-03-19 | Vanguard International Semiconductor Corporation | Method of forming a MOSFET with a recessed-gate having a channel length beyond photolithography limit |
US6261894B1 (en) * | 2000-11-03 | 2001-07-17 | International Business Machines Corporation | Method for forming dual workfunction high-performance support MOSFETs in EDRAM arrays |
US6414347B1 (en) * | 2001-01-10 | 2002-07-02 | International Business Machines Corporation | Vertical MOSFET |
US6429068B1 (en) | 2001-07-02 | 2002-08-06 | International Business Machines Corporation | Structure and method of fabricating embedded vertical DRAM arrays with silicided bitline and polysilicon interconnect |
US6677205B2 (en) * | 2001-09-28 | 2004-01-13 | Infineon Technologies Ag | Integrated spacer for gate/source/drain isolation in a vertical array structure |
KR100498476B1 (ko) * | 2003-01-11 | 2005-07-01 | 삼성전자주식회사 | 리세스 채널 mosfet 및 그 제조방법 |
KR100539276B1 (ko) * | 2003-04-02 | 2005-12-27 | 삼성전자주식회사 | 게이트 라인을 포함하는 반도체 장치 및 이의 제조 방법 |
GB0316407D0 (en) * | 2003-07-12 | 2003-08-13 | Rolls Royce Plc | Electrical machine |
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