JP2019021871A5

JP2019021871A5 -

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Publication number: JP2019021871A5
Application number: JP2017141943A
Authority: JP
Filing date: 2017-07-21
Publication date: 2019-10-31
Anticipated expiration: 2037-07-21

Description

上記目的を達成するための請求項１では、トレンチゲート構造を有する半導体装置であって、第１導電型のドリフト層（１２）と、ドリフト層上に形成された第２導電型のチャネル層（１３）と、チャネル層の表層部に形成された第１導電型の第１不純物領域（１５）と、ドリフト層を挟んでチャネル層と反対側に形成され、ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の第２不純物領域（１１）と、を有する半導体基板（１０）と、第１不純物領域およびチャネル層を貫通してドリフト層に達し、所定方向を長手方向とするトレンチ（１６）内にゲート絶縁膜（１７）を介して所定のゲート電圧が印加されるゲート電極（１８）が配置されたトレンチゲート構造と、半導体基板上に形成され、ゲート電極と電気的に接続されるゲートライナー（１９）と、を備え、ゲートライナーは、半導体基板の面方向に対する法線方向から視たとき、トレンチの長手方向と交差する方向に延設され、かつトレンチと交差する状態で形成されており、チャネル層は、ゲートライナーの下方に位置する領域と異なる領域に形成され、ドリフト層上であって、ゲートライナーの下方に位置する領域には、チャネル層と繋がる第１導電型のリサーフ層（１４）が形成されており、トレンチ内には、ゲート絶縁膜を介し、トレンチの底部側に所定の電位に維持されるシールド電極（２６）が配置され、トレンチの開口部側にゲート電極が配置されており、ゲート電極が配置される領域をセル領域（１）とし、セル領域を囲む領域を外周領域（２）とすると、トレンチは、長手方向の端部が外周領域まで延設され、シールド電極は、トレンチの外周領域に位置する部分にてトレンチの開口部まで引き出され、半導体基板上には、トレンチの開口部にてシールド電極と電気的に接続されるシールドライナー（２７）が形成されており、ドリフト層上であって、シールドライナーの下方に位置する領域には、第２導電型の外周リサーフ層（２８）が形成され、外周領域には、外周リサーフ層を含むガードリング（３０）が構成されている。

また、請求項５では、トレンチゲート構造を有する半導体装置の製造方法であって、第１導電型のドリフト層（１２）を有する半導体基板（１０）を用意することと、半導体基板に、所定方向を長手方向とするトレンチ（１６）を形成することと、トレンチ内にゲート絶縁膜（１７）を介して所定のゲート電圧が印加されるゲート電極（１８）を形成することでトレンチゲート構造を形成することと、半導体基板上にゲート電極と電気的に接続されるゲートライナー（１９）を形成することと、ゲートライナーを形成した後、不純物をイオン注入して熱処理することにより、ドリフト層上に第２導電型のチャネル層（１３）を形成することと共に、チャネル層の表層部に第１導電型の第１不純物領域（１５）を形成することと、を行い、ゲートライナーを形成することでは、半導体基板の面方向に対する法線方向から視たとき、トレンチの長手方向と交差する方向に延設され、かつトレンチと交差するようにゲートライナーを形成し、トレンチを形成することの前に、ゲートライナーの下方となる領域に、第２導電型のリサーフ層（１４）を形成することを行い、チャネル層を形成することでは、リサーフ層と繋がるチャネル層を形成するようにしている。

Claims

トレンチゲート構造を有する半導体装置であって、
第１導電型のドリフト層（１２）と、
前記ドリフト層上に形成された第２導電型のチャネル層（１３）と、
前記チャネル層の表層部に形成された第１導電型の第１不純物領域（１５）と、
前記ドリフト層を挟んで前記チャネル層と反対側に形成され、前記ドリフト層よりも高不純物濃度とされた第１導電型または第２導電型の第２不純物領域（１１）と、を有する半導体基板（１０）と、
前記第１不純物領域および前記チャネル層を貫通して前記ドリフト層に達し、所定方向を長手方向とするトレンチ（１６）内にゲート絶縁膜（１７）を介して所定のゲート電圧が印加されるゲート電極（１８）が配置された前記トレンチゲート構造と、
前記半導体基板上に形成され、前記ゲート電極と電気的に接続されるゲートライナー（１９）と、を備え、
前記ゲートライナーは、前記半導体基板の面方向に対する法線方向から視たとき、前記トレンチの長手方向と交差する方向に延設され、かつ前記トレンチと交差する状態で形成されており、
前記チャネル層は、前記ゲートライナーの下方に位置する領域と異なる領域に形成され、
前記ドリフト層上であって、前記ゲートライナーの下方に位置する領域には、前記チャネル層と繋がる第２導電型のリサーフ層（１４）が形成されており、
前記トレンチ内には、前記ゲート絶縁膜を介し、前記トレンチの底部側に所定の電位に維持されるシールド電極（２６）が配置され、前記トレンチの開口部側に前記ゲート電極が配置されており、
前記ゲート電極が配置される領域をセル領域（１）とし、前記セル領域を囲む領域を外周領域（２）とすると、
前記トレンチは、前記長手方向の端部が前記外周領域まで延設され、
前記シールド電極は、前記トレンチの前記外周領域に位置する部分にて前記トレンチの開口部まで引き出され、
前記半導体基板上には、前記トレンチの開口部にて前記シールド電極と電気的に接続されるシールドライナー（２７）が形成されており、
前記ドリフト層上であって、前記シールドライナーの下方に位置する領域には、第２導電型の外周リサーフ層（２８）が形成され、
前記外周領域には、前記外周リサーフ層を含むガードリング（３０）が構成されている半導体装置。
前記ゲートライナーは、前記半導体基板の面方向に対する法線方向から視たとき、前記リサーフ層内に位置している請求項１に記載の半導体装置。
前記リサーフ層は、前記チャネル層よりも高不純物濃度とされている請求項１または２に記載の半導体装置。
前記リサーフ層は、前記チャネル層よりも深くまで形成されている請求項１ないし３のいずれか１つに記載の半導体装置。
トレンチゲート構造を有する半導体装置の製造方法であって、
第１導電型のドリフト層（１２）を有する半導体基板（１０）を用意することと、
前記半導体基板に、所定方向を長手方向とするトレンチ（１６）を形成することと、
前記トレンチ内にゲート絶縁膜（１７）を介して所定のゲート電圧が印加されるゲート電極（１８）を形成することで前記トレンチゲート構造を形成することと、
前記半導体基板上に前記ゲート電極と電気的に接続されるゲートライナー（１９）を形成することと、
前記ゲートライナーを形成した後、不純物をイオン注入して熱処理することにより、前記ドリフト層上に第２導電型のチャネル層（１３）を形成することと共に、前記チャネル層の表層部に第１導電型の第１不純物領域（１５）を形成することと、を行い、
前記ゲートライナーを形成することでは、前記半導体基板の面方向に対する法線方向から視たとき、前記トレンチの長手方向と交差する方向に延設され、かつ前記トレンチと交差するように前記ゲートライナーを形成し、
前記トレンチを形成することの前に、前記ゲートライナーの下方となる領域に、第２導電型のリサーフ層（１４）を形成することを行い、
前記チャネル層を形成することでは、前記リサーフ層と繋がる前記チャネル層を形成することを行う半導体装置の製造方法。
前記半導体基板を用意することでは、前記ゲート電極が配置されるセル領域（１）と、前記セル領域を囲む外周領域（２）と、を有する前記半導体基板を用意し、
前記トレンチを形成することでは、前記セル領域から前記外周領域まで延設された前記トレンチを形成し、
前記トレンチゲート構造を形成することでは、前記トレンチの底部側に所定の電位に維持されるシールド電極（２６）を形成することと、前記トレンチの開口部側に前記ゲート電極を形成することと、を行い、
前記シールド電極を形成することでは、前記トレンチの前記外周領域に位置する部分にて前記トレンチの開口部まで引き出された前記シールド電極を形成し、
前記外周領域にて前記シールド電極と電気的に接続されるシールドライナー（２７）を形成することと、
前記トレンチを形成することの前に、前記シールドライナーの下方となる領域を含み、前記セル領域を囲むガードリング（３０）の少なくとも一部を構成する第２導電型の外周リサーフ層（２８）を形成することと、を行う請求項５に記載の半導体装置の製造方法。
前記シールドライナーを形成することでは、端部を有する前記シールドライナーを形成し、
前記チャネル層および前記第１不純物領域を形成することでは、前記イオン注入および前記熱処理を行うことにより、前記外周リサーフ層と連結され、前記外周リサーフ層と共に前記ガードリングを構成する第２導電型の第３不純物領域（２９）を形成する請求項６に記載の半導体装置の製造方法。