CN113557449A - 辐射检测装置及其制备方法 - Google Patents

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CN113557449A CN201980093742.4A CN201980093742A CN113557449A CN 113557449 A CN113557449 A CN 113557449A CN 201980093742 A CN201980093742 A CN 201980093742A CN 113557449 A CN113557449 A CN 113557449A
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Abstract

本文公开了一种用于检测辐射的装置及其制备方法。该方法可以包括在半导体衬底(102)中形成凹部(104)，其中所述半导体衬底(102)的一部分(107)延伸到所述凹部(104)中并且被所述凹部(104)包围；在所述凹部(104)中形成半导体单晶(106)，所述半导体单晶(106)具有与所述半导体衬底(102)不同的组成；在所述半导体衬底(102)中形成第一掺杂半导体区(108)；在所述半导体衬底(102)中形成第二掺杂半导体区(109)；其中所述第一掺杂半导体区(108)和所述第二掺杂半导体区(109)形成将所述部分(107)与所述半导体衬底(102)的其余部分分开的p‑n结。

Description

辐射检测装置及其制备方法
【技术领域】
本文的公开涉及辐射检测装置及其制备方法。
【背景技术】
辐射检测器是一种测量辐射特性的设备。所述特性的示例可包括辐射的强度、相位和偏振的空间分布。辐射可以是与对象相互作用的辐射。例如，由辐射检测器测量的辐射可以是已经从对象穿透或从对象反射的辐射。辐射可以是电磁辐射，比如红外光、可见光、紫外光、X射线或γ射线。辐射可以是其他类型，比如α射线和β射线。
一种类型的辐射检测器是基于辐射和半导体之间的相互作用。例如，该类型的辐射检测器可具有吸收辐射并产生载流子(例如，电子和空穴)的半导体层和用于检测所述载流子的电路。
碲化镉锌(CdZnTe或Cd1-xZnxTe)是直接间隙半导体，并且是室温辐射检测的极好的候选者。CdZnTe是碲化锌和CdTe的合金，x值是CdZnTe中锌的摩尔浓度。其x值从0.04到0.2的CdZnTe被认为是检测器发展的前景，因为它可以处理和改善CdTe的某些性能。例如，CdTe和CdZnTe都具有较大的原子序数，因此使材料具有出色的制动力，从而对入射的X射线、γ射线具有高吸收效率；并且具有较大的带隙(例如，1.5eV-1.6eV)，从而可用于室温检测器；其还具有高电阻率，以实现辐射检测器的良好信噪比。同时，由于掺入锌，CdZnTe具有比CdTe更大的带隙，因此增加了最大可获得的电阻率。
CdTe和CdZnTe检测器的实际使用涵盖了广泛的应用，例如，医学和工业成像、工业测量和无损检测、安全和监视、核保障和不扩散以及天体物理学。
【发明内容】
本文公开一种方法，其包括：在半导体衬底中形成凹部，其中所述半导体衬底的一部分延伸到所述凹部中并且被所述凹部包围；在所述凹部中形成半导体单晶，所述半导体单晶具有与所述半导体衬底不同的组成；在所述半导体衬底中形成第一掺杂半导体区；在所述半导体衬底中形成第二掺杂半导体区；其中所述第一掺杂半导体区和所述第二掺杂半导体区形成将所述半导体衬底的所述部分与所述半导体衬底的其余部分分开的p-n结。
根据实施例，所述第一掺杂半导体区包围所述第二掺杂半导体区。
根据实施例，所述第二掺杂半导体区与所述半导体衬底的所述部分电接触。
根据实施例，所述形成所述第二掺杂半导体区，包括掺杂所述第一掺杂半导体区的一部分。
根据实施例，所述第一掺杂半导体区从所述半导体衬底的表面延伸到在所述半导体单晶和所述半导体衬底之间的界面。
根据实施例，所述第二掺杂半导体区与所述第一掺杂半导体区共延。
根据实施例，所述形成所述凹部，包括在所述半导体衬底上形成掩模以及蚀刻未被所述掩模覆盖的所述半导体衬底的一个区域。
根据实施例，所述掩模包括金属、氮化硅、二氧化硅或碳。
根据实施例，所述蚀刻所述区域，是通过湿法蚀刻、干法蚀刻或其组合。
根据实施例，本文公开的方法进一步包括抛光所述半导体衬底或半导体单晶，以使所述半导体单晶和所述半导体衬底共延。
根据实施例，所述半导体衬底包括硅、锗、GaAs或其组合。
根据实施例，所述半导体单晶是CdZnTe单晶或CdTe单晶。
根据实施例，所述凹部在形成所述半导体单晶之后不包含除所述半导体单晶以外的其他半导体材料。
根据实施例，所述凹部在形成所述半导体单晶之后不包含半导体多晶。
根据实施例，所述凹部的形状为平截头体、棱柱形、棱锥形、长方体形或圆柱体形。
根据实施例，所述在所述凹部中形成所述半导体单晶，包括将半导体粒子沉积到所述凹部中，通过熔化所述半导体粒子形成熔体，并在所述凹部中使所述熔体重结晶。
根据实施例，所述使所述凹部中的所述熔体重结晶，涉及以使所述熔体重结晶为单晶的速率冷却所述熔体。
根据实施例，所述冷却所述熔体，是通过将所述熔体从温度高于或等于所述半导体粒子熔点的区域移至温度低于所述熔点的另一区域来完成的。
根据实施例，所述形成所述半导体单晶，包括使用气相前体。
根据实施例，本文公开的方法进一步包括将所述半导体衬底粘接到在其中或在其上包括电子系统的另一衬底，其中所述电子系统电连接到所述第二掺杂半导体区并且被配置为处理在所述半导体衬底中产生的电信号。
本文公开一种方法，其包括：在直接支撑在电绝缘层上的半导体层中形成通孔，其中所述半导体层的一部分保留在所述通孔中并被所述通孔包围；在所述通孔中形成半导体单晶，所述半导体单晶具有与所述半导体层不同的成分；形成穿过所述电绝缘层的开口，使得所述半导体层的所述部分暴露在所述开口中；在所述开口中形成电极，所述电极与所述半导体层的所述部分电接触。
根据实施例，所述形成所述通孔，包括在所述半导体层上形成掩模并蚀刻未被所述掩模覆盖的所述半导体层的区域。
根据实施例，所述掩模包括金属、氮化硅、二氧化硅或碳。
根据实施例，所述蚀刻所述区域，是通过湿法蚀刻、干法蚀刻或其组合。
根据实施例，本文公开的方法进一步包括抛光所述半导体层或所述半导体单晶，以使所述半导体单晶和所述半导体层共延。
根据实施例，所述半导体层包括硅、锗、GaAs或其组合。
根据实施例，所述电绝缘层包括氧化物、氮化物或氮氧化物。
根据实施例，所述半导体单晶是CdZnTe单晶或CdTe单晶。
根据实施例，所述通孔在形成所述半导体单晶之后不包含除了所述半导体单晶之外的其他半导体材料。
根据实施例，所述通孔在形成半导体单晶之后不包含半导体多晶。
根据实施例，所述通孔的形状为平截头体、棱柱形、棱锥形、长方体形或圆柱体形。
根据实施例，所述在所述通孔中形成所述半导体单晶，包括将半导体粒子沉积到所述通孔中，通过熔化所述半导体粒子形成熔体，并在所述通孔中使所述熔体重结晶。
根据实施例，所述使所述通孔中的所述熔体重结晶，涉及以使所述熔体重结晶为单晶的速率冷却所述熔体。
根据实施例，所述冷却所述熔体，是通过将所述熔体从温度高于或等于所述半导体粒子熔点的区域移至温度低于所述熔点的另一区域来完成的。
根据实施例，所述形成所述半导体单晶，包括使用气相前体。
根据实施例，本文公开的方法进一步包括将所述电绝缘层粘接到电子层，所述电子层包括电连接到所述电极并被配置为处理在所述半导体层中产生的电信号。
本文公开一种辐射检测器，其包括：半导体衬底；在所述半导体衬底中的凹部，其中所述半导体衬底的一部分延伸到所述凹部中并被所述凹部包围；在所述凹部中的半导体单晶，所述半导体单晶具有与所述半导体衬底不同的组成；在所述半导体衬底中的第一掺杂半导体区；以及在所述半导体衬底中的第二掺杂半导体区；其中所述第一掺杂半导体区和所述第二掺杂半导体区形成将所述半导体衬底的所述部分与所述半导体衬底的其余部分分开的p-n结。
根据实施例，所述辐射检测器被配置为吸收入射在所述半导体单晶上的辐射粒子并产生载流子。
根据实施例，所述第一掺杂半导体区包围所述第二掺杂半导体区。
根据实施例，所述第二掺杂半导体区与所述半导体衬底的所述部分电接触。
根据实施例，所述第一掺杂半导体区从所述半导体衬底的表面延伸到在所述半导体单晶和所述半导体衬底之间的界面。
根据实施例，所述第二掺杂半导体区与所述第一掺杂半导体区共延。
根据实施例，所述半导体单晶和所述半导体衬底共延。
根据实施例，所述半导体衬底包括硅、锗、GaAs或其组合。
根据实施例，所述半导体单晶是CdZnTe单晶或CdTe单晶。
根据实施例，所述凹部在形成所述半导体单晶之后不包含除所述半导体单晶以外的其他半导体材料。
根据实施例，所述凹部在形成所述半导体单晶之后不包含半导体多晶。
根据实施例，所述凹部的形状为平截头体、棱柱形、棱锥形、长方体形或圆柱体形。
根据实施例，本文公开的辐射检测器进一步包括粘接到所述半导体衬底的电子层，所述电子层包括电连接到所述第二掺杂半导体区并被配置为处理在所述半导体衬底中产生的电信号的电子系统。
本文公开一种辐射检测器，其包括：电绝缘层；直接支撑在所述电绝缘层上的半导体层；在所述半导体层中的通孔，其中所述半导体层的一部分延伸到所述通孔中并被所述通孔包围；在所述通孔中的半导体单晶，所述半导体单晶具有与所述半导体层不同的组成；以及穿过所述电绝缘层的电极，所述电极与所述半导体层的所述部分电接触。
根据实施例，所述半导体层包括硅、锗、GaAs或其组合。
根据实施例，所述电绝缘层包括氧化物、氮化物或氮氧化物。
根据实施例，所述半导体单晶是CdZnTe单晶或CdTe单晶。
根据实施例，所述通孔在形成所述半导体单晶之后不包含除了所述半导体单晶之外的其他半导体材料。
根据实施例，所述通孔在形成半导体单晶之后不包含半导体多晶。
根据实施例，所述通孔的形状为平截头体、棱柱形、棱锥形、长方体形或圆柱体形。
根据实施例，本文公开的辐射检测器进一步包括粘接到所述电绝缘层的电子层，所述电子层包括电连接到所述电极并被配置为处理在所述半导体层中产生的电信号的电子系统。
【附图说明】
图1示意示出根据实施例的一种辐射检测器的截面图。
图2A示意示出根据实施例的所述辐射检测器的详细截面图。
图2B示意示出根据实施例的所述辐射检测器的详细截面图。
图2C-图2E示意示出根据实施例的所述辐射吸收层的俯视图。
图3示意示出根据实施例的形成图2A中的所述辐射吸收层的过程。
图4示意示出根据实施例的形成图2A中的所述辐射吸收层的凹部的过程。
图5示意示出根据实施例的在图2A中的所述辐射吸收层的所述凹部中形成半导体单晶的过程。
图6示意示出根据实施例的形成图2B中的所述辐射吸收层的过程。
图7示意示出根据实施例的形成图2B中的所述辐射吸收层的通孔的过程。
图8示意示出根据实施例的在图2A中的所述辐射吸收层的所述通孔中形成半导体单晶的过程。
图9A和图9B分别示意示出根据实施例的在所述辐射吸收层和所述电子层之间粘接以形成分别如图2A和图2B所示的辐射检测器。
图10A和图10B分别示出根据实施例的所述电子系统的组件图。
图11示意示出根据实施例的所述电极或所述电触点的电压的时间变化。
【具体实施方式】
图1示意示出根据实施例的辐射检测器100的截面图。所述辐射检测器100可以包括：辐射吸收层110，其被配置为吸收入射辐射并从所述入射辐射产生电信号，和电子层120(例如，ASIC)，其用于处理或分析在放射线吸收层110中产生的电信号。所述辐射检测器100可包括或可不包括闪烁体。所述辐射吸收层110可以包括诸如硅、锗、GaAs、CdTe、CdZnTe或其组合的半导体材料。所述半导体对于感兴趣的辐射可以具有高的质量衰减系数。
图2A示意示出根据实施例的所述辐射检测器100的详细截面图。所述辐射检测器100具有半导体衬底102和在所述半导体衬底102中的凹部104。所述半导体衬底102的一部分107延伸到所述凹部104中，并且被所述凹部104包围。所述辐射检测器100在所述凹部104中具有半导体单晶106。所述辐射检测器100在所述半导体衬底102中还具有第一掺杂半导体区108和第二掺杂半导体区109。所述第一掺杂半导体区108和所述第二掺杂半导体区109形成将所述半导体衬底102的所述部分107与所述半导体衬底102的其余部分分开的p-n结。换句话说，所述半导体衬底102的所述部分107与所述半导体衬底102的其余部分之间以及整个所述半导体衬底102内部的每条电通路都横穿所述p-n结。所述半导体衬底102的所述部分107可以与所述第二掺杂半导体区109电接触。所述半导体衬底102(包括所述半导体衬底102的所述部分107)、所述半导体单晶106、所述第一掺杂半导体区108和所述第二掺杂半导体区109可以在所述辐射吸收层110中。
所述半导体衬底102可以具有诸如硅、锗、GaAs、前者的组合，或其他合适的半导体的半导体材料。所述半导体衬底102可以是非本征半导体(即，掺杂有电子给体或电子受体)。
所述第二掺杂半导体区109可以被所述第一掺杂半导体区108包围。所述第二掺杂半导体区109不必在所述第一掺杂半导体区108的中心。所述第一掺杂半导体区108可以从所述半导体衬底102的表面102b延伸到所述半导体单晶106和所述半导体衬底102之间的界面106b。所述第二掺杂半导体区109可以与所述第一掺杂半导体区108共延，例如，在垂直于所述半导体衬底102的方向上。
所述半导体衬底102的所述部分107可以是圆柱体形或棱柱形(例如，矩形棱柱形或三角棱柱形)。所述半导体衬底102的所述部分107可以具有等于、大于或小于所述凹部104高度的高度(即，垂直于所述半导体衬底102的方向上的尺寸)。所述半导体衬底102的所述部分107可以具有几微米的高度。所述半导体衬底102的所述部分107可具有与所述第二掺杂半导体区109相同的掺杂类型(例如，均为n型或均为p型)，但是具有与所述半导体衬底102的其余部分相反的掺杂类型(例如，所述半导体衬底102的所述部分107为n型，而所述半导体衬底102的其余部分为p型，或相反情况)。
在实施例中，所述凹部104具有一个并且仅有一个半导体单晶106。例如，所述凹部104除了一个半导体单晶106之外不包含其他半导体材料。例如，所述凹部104不包含半导体多晶。所述半导体单晶106可以与所述半导体衬底102共延(即，所述半导体单晶106的表面106a可以与所述半导体衬底102的表面102a共延)。所述半导体单晶106具有与所述半导体衬底102不同的组成。即，所述半导体单晶106不仅在掺杂方面与所述半导体衬底102不同。所述半导体单晶106不是通过掺杂所述半导体衬底102而形成的。例如，如果所述半导体衬底102是掺杂硅，则所述半导体单晶106不是掺杂硅或本征硅。所述半导体单晶106可以是CdZnTe单晶、CdTe单晶或可以吸收入射在其上的辐射粒子并产生载流子的另一种合适的单晶。所述半导体单晶106可以具有足够的厚度，因此对于感兴趣的辐射的入射粒子(例如，X射线光子)具有足够的吸收度(例如，>80％或>90％)。所述半导体单晶106与所述半导体衬底102的所述部分107以及所述半导体衬底102的其余部分电接触。
当所述辐射撞击所述辐射吸收层110时，所述半导体单晶106可以吸收入射在其上的辐射粒子，并通过若干机制产生一个或多个载流子。一个辐射粒子可以产生1到100000个载流子。所述载流子可以包括电子和空穴。在所述半导体衬底102的所述部分107和所述半导体衬底102的其余部分之间的电场下，所述载流子可以漂移到所述凹部104的侧壁104b和所述半导体衬底102的所述部分107。例如，所述空穴可以漂移到所述侧壁104b，并且所述电子可以漂移到所述半导体衬底102的所述部分107。
在实施例中，由所述第一掺杂半导体区108和所述第二掺杂半导体区109形成的p-n结可以在所述辐射检测器100操作期间处于反向偏置下。该反向偏压可以用于在部分107和半导体衬底102的其余部分之间建立电场。在所述反向偏置下的所述p-n结基本上阻止了流过所述p-n结的电流，但允许电流通过所述第二掺杂半导体区109在所述部分107和所述电子层120之间流动。
图2B示意示出根据实施例的辐射检测器190的详细截面图。所述辐射检测器190具有电绝缘体层198、直接支撑在所述电绝缘体层198上的半导体层192以及在所述半导体层192中的通孔194。所述半导体层192的一部分197延伸到所述通孔194中并且被所述通孔194包围。所述辐射检测器190在所述通孔194中具有半导体单晶196。所述辐射检测器190还在(例如，穿过)所述电绝缘体层198中具有电极199，并且与所述部分197电接触。所述半导体层192(包括所述部分197)、所述半导体单晶196、所述电绝缘体层198和所述电极199可以在一个辐射吸收层191中。
所述半导体层192可以具有诸如硅、锗、GaAs或其组合的半导体材料。所述半导体层192可以是非本征半导体(即，掺杂有电子给体或电子受体)。
所述电绝缘体层198可以是氧化物、氮化物或氮氧化物或其他合适的材料。
所述部分197可以是圆柱体形或棱柱形(例如，矩形棱柱形或三角棱柱形)。所述部分197可以具有等于、大于或短于所述通孔194高度的高度(即，在垂直于所述半导体层192的方向上的尺寸)。所述部分197可以具有几微米的高度。
在实施例中，所述通孔194具有一个并且仅有一个半导体单晶196。例如，所述通孔194除了一个半导体单晶196之外不包含其他半导体材料。例如，所述通孔194不包含半导体多晶。所述半导体单晶196可以与所述半导体层192共延(即，所述半导体单晶196的表面196a可以与所述半导体层192的表面192a共延)。所述半导体单晶196具有与所述半导体层192不同的组成。即，所述半导体单晶196不仅在掺杂方面与所述半导体层192不同。所述半导体单晶196不是通过掺杂所述半导体层192而形成的。例如，如果所述半导体层192是掺杂硅，则所述半导体单晶196不是掺杂硅或本征硅。所述半导体单晶196可以是CdZnTe单晶、CdTe单晶或可以吸收入射在其上的辐射粒子并产生载流子的另一种合适的单晶。所述半导体单晶196可以具有足够的厚度，因此对于感兴趣的辐射的入射粒子(例如，X射线光子)具有足够的吸收度(例如，>80％或>90％)。所述半导体单晶196与所述部分197以及所述半导体层192的其余部分电接触。
所述电极199可以包括导电材料，诸如金属(例如，金、铜、铝、铂等)、或任何其他合适的导电材料(例如，掺杂的半导体)。所述电极199可以被嵌入所述电绝缘体层198中，或者可以延伸穿过所述电绝缘体层198的整个厚度。
当所述辐射撞击所述辐射吸收层191时，所述半导体单晶196可以吸收入射在其上的辐射粒子，并通过若干机制产生一个或多个载流子。一个辐射粒子可以产生1到100000个载流子。所述载流子可以包括电子和空穴。在所述部分197和所述半导体层192的其余部分之间的电场下，所述载流子可以漂移到所述通孔194的侧壁194b和所述部分197。例如，所述空穴可以漂移到所述侧壁194b，并且所述电子可以漂移到所述部分197。
所述凹部104和所述通孔194可以具有平截头体、棱柱形、棱锥形、长方体形、立方体形、圆柱体形或其他合适的形状。所述检测器100或所述辐射检测器190可以分别具有所述凹部104或所述通孔194的多个副本，其可以布置成诸如矩形阵列、蜂窝状阵列、六边形阵列或任何其他合适的阵列。图2C-图2E示意示出具有所述凹部104或所述通孔194的副本的所述辐射检测器100或具有所述凹部104或所述通孔194的副本的所述辐射检测器190的若干示例的俯视图，其具有各种形状和布置。所述副本之间的间隔(例如，相邻副本之间的最短距离)可以小于10μm、小于20μm或小于30μm。每个所述副本的表面积可以在1-10000μm2的范围内或任何其他合适的尺寸。
所述电子层120可以包括电子系统121，所述电子系统121被配置为处理在所述部分107或所述部分197上由所收集的所述载流子产生的电信号。所述电子系统121可以包括模拟电路诸如滤波器网络、放大器、积分器和比较器，或者数字电路诸如微处理器和存储器。所述电子系统121可以包括一个或多个ADC。所述电子系统121可以通过通孔131和所述第二掺杂半导体区109电连接到所述部分107，或者可以通过通孔131和所述电极199电连接到所述部分197。所述通孔之间的空间可以用填充材料130填充，这可以增加所述电子层120到所述辐射吸收层110的连接的机械稳定性。其他粘接技术也可以在不使用通孔的情况下将所述电子系统121连接到所述部分107或所述部分197。
图3示意示出根据实施例的形成辐射吸收层200的过程。
在步骤1010中，根据实施例，在半导体衬底210中形成凹部204。所述半导体衬底210的一部分207延伸到所述凹部204中，并且所述部分207被所述凹部204包围。所述凹部204可以用作图2A中的所述凹部104。所述部分207可以用作图2A中的所述部分107。
在步骤1020中，在所述凹部204中形成半导体单晶206。所述半导体单晶206可以具有与所述半导体衬底210不同的成分。即，所述半导体单晶206不仅与所述半导体衬底210在掺杂方面不同。所述半导体单晶206可以用作图2A中所述辐射吸收层110的所述半导体单晶106。
在步骤1030中，在所述半导体衬底210中形成第一掺杂半导体区218。
在步骤1040中，在所述半导体衬底210中形成第二掺杂半导体区219。所述第一掺杂半导体区218和所述第二掺杂半导体区219形成将所述部分207与所述半导体衬底210的其余部分分隔开的p-n结。所述第一掺杂半导体区218可以包围所述第二掺杂半导体区219。所述第二掺杂半导体区219可以与所述部分207电接触。
所述第二掺杂半导体区219可以通过掺杂所述第一掺杂半导体区218的一部分来形成。所述第一掺杂半导体区218可以通过在所述半导体衬底210中掺杂p型或n型掺杂剂来形成。所述第一掺杂半导体区218可以从所述半导体衬底210的表面210a延伸到所述半导体单晶206和所述半导体衬底210之间的界面206a。所述第二掺杂半导体区219可以与所述第一掺杂半导体区218共延。可以通过在所述半导体衬底210中掺杂p型或n型掺杂剂来形成掺杂半导体区219，并且所使用的所述掺杂剂与用于形成所述第一掺杂半导体区218的所述掺杂剂相反。例如，如果所述第一掺杂半导体区218通过用p型掺杂剂掺杂所述半导体衬底210来形成，则所述第二掺杂半导体区219通过用n型掺杂剂掺杂所述半导体衬底210来形成，反之亦然。
在实施例中，形成所述凹部204可以包括在所述半导体衬底210上形成掩模203，并且蚀刻所述半导体衬底210上未被所述掩模203覆盖的区域，如图4的步骤1011-步骤1014所示。所述掩模203可以在所述半导体衬底210的表面210a上形成，并且所述半导体衬底210可以包括诸如硅、锗、GaAs或其组合的半导体材料。如步骤1013a或步骤1013b所示，所述掩模203可以用作用于形成所述凹部204的蚀刻掩模。所述掩模203可以包括诸如二氧化硅、氮化硅或金属(例如，铝、铬)的材料。可以根据所述凹部204的深度和蚀刻选择性(即，所述掩模203和所述半导体衬底210的蚀刻速率的比率)来确定所述掩模203的厚度。在实施例中，所述掩模203可以具有几微米的厚度。可以通过各种技术将所述掩模203在所述表面210a上形成，诸如物理气相沉积、化学气相沉积、旋涂、溅射或任何其他合适的工艺。
在步骤1012中，如截面图所示，所述掩模203被图案化以具有在其中暴露出所述半导体衬底210的开口。所述开口的形状和位置对应于在步骤1013a或步骤1013b中形成的所述凹部204和其他凹部的覆盖区的形状和位置。如果所述开口具有正方形形状(如在步骤1012中的俯视图中所示)并且被布置成矩形阵列，则所述凹部204和其他凹部的覆盖面积也具有正方形形状并且被布置成矩形阵列。在所述掩模203上的图案的形成可以涉及光刻工艺或任何其他合适的工艺。例如，可以首先将抗蚀剂层沉积(例如，通过旋涂)在所述掩模203的表面上，然后进行光刻以形成开口。所述光刻的分辨率受到所用辐射波长的限制。使用波长约为248nm和193nm的深紫外(DUV)光的光刻工具，可将最小特征尺寸减小到约50nm。电子束光刻工具使用1keV至50keV的电子能量，可将最小特征尺寸减小至几纳米。在步骤1013a或步骤1013b中，可以通过将未被所述掩模203覆盖的所述半导体衬底210的部分蚀刻至期望的深度，以在所述半导体衬底210的所述表面210a中形成所述凹部204和其他凹部。所述部分207的高度可以低于或等于所述凹部204的深度。所述凹部204可以具有平截头体、棱柱形、棱锥形、长方体形、立方体形或圆柱体形的形状。在步骤1013a的示例中，所述凹部204具有棱锥形；在步骤1013b的示例中，所述凹部204具有长方体形。所述凹部204可具有光滑的表面。
在实施例中，可以通过湿法蚀刻、干法蚀刻或其组合来执行对所述半导体衬底210的部分的蚀刻。湿法蚀刻是一种使用液相蚀刻剂的蚀刻工艺。可以将所述半导体衬底210浸入蚀刻剂液中，并且未被所述掩模保护的区域可以被去除。所述凹部204的尺寸和形状不仅可以由所述掩模203的开口的尺寸和形状来定义，而且可以由所述半导体衬底210的材料、所使用的液体化学药品或蚀刻剂、蚀刻速率和持续时间等来定义。所述半导体衬底210可以是硅衬底，并且所述凹部204可以通过使用诸如氢氧化钾(KOH)、乙二胺邻苯二酚(EDP)、四甲基氢氧化铵(TMAH)等蚀刻剂的各向异性湿法蚀刻来形成。在各向异性湿法蚀刻硅衬底期间，液体蚀刻剂可以根据暴露于蚀刻剂的硅晶面以不同的速率蚀刻所述硅衬底，从而可以形成具有不同形状和尺寸的所述凹部204。在步骤1013a的示例中，当所述表面210a是硅晶体平面(100)时，使用诸如KOH的湿法蚀刻剂可以形成具有平坦且成角度的蚀刻壁的棱锥形凹部204。在步骤1013b的示例中，当所述表面210a是硅晶体平面(110)时，使用诸如KOH的湿法蚀刻剂可以形成长方体形的凹部204。
在步骤1014中，可以在形成所述凹部204之后通过湿法蚀刻、化学机械抛光或一些其他合适的技术去除所述掩模203。
在图5所示的步骤1021-步骤1023中，在所述凹部204中形成所述半导体单晶206。所述半导体单晶206可以用作图2A中的所述辐射吸收层110的所述半导体单晶106。
所述半导体单晶206的形成可以通过各种技术来完成，例如，熔体生长技术、行进加热器技术、气相沉积技术、外延结晶技术或任何其他合适的技术。熔体生长技术包括熔化半导体粒子(“前体”)并使所述熔体重结晶为所述半导体的单晶。例如，可以使用诸如垂直布里奇曼法和高压布里奇曼法之类的熔体生长技术来形成CdZnTe单晶。气相沉积技术可涉及汽化合适的半导体前驱物并从汽化的所述半导体前驱物在衬底上形成半导体单晶。例如，CdZnTe单晶可以由汽化的CdTe和碲化锌的前体形成在GaAs衬底上。气相沉积技术也可以与外延结晶技术一起应用。例如，可以使用金属有机气相外延技术在GaAs或Si衬底上形成CdTe单晶或CdZnTe单晶的外延层，并带有诸如二甲基镉(DMCd)、二甲基锌(DMZn)和二乙基碲(DETe)的前驱体，并且氢气作为载气。在所述凹部204中形成所述半导体单晶206的合适技术的选择取决于半导体材料、衬底材料等的特性。
在步骤1021-步骤1023的示例中，示出了使用垂直布里奇曼技术在所述凹部204中形成所述半导体单晶206(在该示例中为CdZnTe单晶)。在步骤1021中，可以将CdZnTe粒子205(例如，CnZnTe多晶体粒子)沉积到所述凹部204中。在步骤1022和步骤1023中，可以通过熔化所述CdZnTe粒子205来形成所述半导体单晶206(如步骤1023所示)，然后，通过冷却所述凹部204中的所述熔体使所述熔体再结晶。在步骤1022的示例中，可以在包括生长室213和加热元件214的垂直布里奇曼炉250中进行形成工艺。所述半导体衬底210(具有CdZnTe粒子205)被封闭在可相对于所述加热元件214移动的所述生长室213中。所述垂直布里奇曼炉250的温度分布可通过所述加热元件214控制，使得所述垂直布里奇曼炉250可具有热区215a和梯度区215b。所述热区215a的温度可以等于或高于所述CdZnTe粒子205的熔化温度。在所述梯度区215b中，温度从所述热区215a中的温度逐渐降低到低于所述熔化温度。当所述生长室213处于所述热区215a中时，所述凹部204中的所述CdZnTe粒子205熔化。所述熔体由挥发性成分组成，在熔体上方形成蒸气，所述蒸气主要由Cd原子组成，因为Cd在CdZnTe熔体成分中具有最高的蒸气压。为了抑制所述蒸气的可能泄漏并减小腔室破裂的可能性，可以用诸如氩气的惰性气体216对所述生长室213加压。当所述生长室213以非常低的速度(例如，1-2mm/h)从所述热区215a(例如，沿着虚线箭头所示的方向)进入所述梯度区215b时，所述熔体被冷却并从其下端开始重结晶，使得所述半导体单晶206在所述凹部204中逐渐形成。在实施例中，可以将补充的Cd蒸气发送到所述生长室213中，以补偿任何Cd损失并提供对所述半导体单晶206的Cd和Zn的摩尔浓度的精细控制。在实施例中，还可以以水平几何形状进行形成过程。
半导体单晶206的成品率(即，所述凹部204仅具有所述半导体单晶206的概率)可以取决于所应用的形成技术、半导体材料的性质、形成条件等。在步骤1022的示例中，可以通过冷却速率来调节所述半导体单晶206的成品率，该冷却速率可以通过所述生长室213的移动速度、所述梯度区215b的长度等来调节。
在步骤1023中，可以在形成半导体单晶206之后，通过湿法蚀刻、化学机械抛光或某些其他合适的技术来抛光所述半导体衬底210的所述表面210a。或者，可以抛光每个所述半导体单晶206的所述表面208，以使所述表面210a与所述表面208共延。在抛光之后，所述表面210a和所述表面208可以是平坦且光滑的。
图6示意示出根据实施例的形成辐射吸收层400的过程。
在步骤2010中，在半导体层410中形成通孔404，所述半导体层410直接支撑在电绝缘体层402上。所述半导体层410的一部分407保留在所述通孔404中并被所述通孔404包围。由于所述通孔404延伸穿过所述半导体层410的整个厚度，因此在步骤2010结束时，所述部分407和所述半导体层410的其余部分被电隔离。所述电绝缘体层402可以用作在图2B中的所述电绝缘体层198。所述通孔404可以用作在图2B中的所述通孔194。所述部分407可以用作在图2B中的所述部分197。
在步骤2020中，在所述通孔404中形成半导体单晶406。所述半导体单晶406可以具有与所述半导体层410不同的成分。所述半导体单晶406可以用作图2B中的所述半导体单晶196。
在步骤2030中，形成穿过所述电绝缘体层402的开口409，使得所述部分407暴露在所述开口409中。
在步骤2040中，在所述开口409中形成电极419。所述电极419与所述部分407电接触。所述电极419可用作在图2B中的所述电极199。
在实施例中，如图7的步骤2011-步骤2014所示，所述在所述半导体层410中形成通孔404，可包括在所述半导体衬底210上形成掩模403，以及蚀刻未被所述掩模403覆盖的所述半导体层410的区域。所述掩模403可形成形成在所述半导体层410的表面410b上，并且所述半导体层410可以包括诸如硅、锗、GaAs或其组合的半导体材料。如步骤2013a或步骤2013b所示，所述掩模403可以用作蚀刻掩模，以形成所述通孔404和其他通孔。所述掩模403可以包括诸如二氧化硅、氮化硅、碳或金属(例如，铝、铬)的材料。可以根据所述通孔404和其他通孔的深度以及蚀刻选择性(即，所述掩模403和所述半导体层410的蚀刻速率之比)来确定所述掩模403的厚度。在实施例中，所述掩模403可以具有几微米的厚度。可以通过各种技术将所述掩模403形成在所述表面410b上，诸如物理气相沉积、化学气相沉积、旋涂、溅射或任何其他合适的工艺。
在步骤2012中，如截面图所示，所述掩模403被图案化以具有在其中暴露出所述半导体层410的开口。所述开口的形状和位置对应于在步骤2013a或步骤2013b中形成的所述通孔404和其他凹部的覆盖区的形状和位置。如果所述开口具有正方形形状(如在步骤2012中的俯视图中所示)并且被布置成矩形阵列，则所述通孔404和其他通孔的覆盖面积也具有正方形形状并且被布置成矩形阵列。在所述掩模403上的图案的形成可以涉及光刻工艺或任何其他合适的工艺。例如，可以首先将抗蚀剂层沉积(例如，通过旋涂)在所述掩模403的表面上，然后进行光刻以形成开口。所述光刻的分辨率受到所用辐射波长的限制。使用波长约为248nm和193nm的深紫外(DUV)光的光刻工具，可将最小特征尺寸减小到约50nm。电子束光刻工具使用1keV至50keV的电子能量，可将最小特征尺寸减小至几纳米。
在步骤2013a或步骤2013b中，可以通过将所述半导体层410的未被所述掩模403覆盖的部分蚀刻到期望的深度，以在半导体层410的表面410b中形成所述通孔404和其他通孔。所述部分407的高度可以低于或等于所述通孔404的深度。所述通孔404可以具有平截头体、棱柱形、棱锥形、长方体形、立方体形或圆柱体形的形状。在步骤2013a的示例中，所述通孔404具有棱锥形；在步骤2013b的示例中，所述通孔404具有长方体形。所述通孔404可具有光滑的表面。
在实施例中，可以通过湿法蚀刻、干法蚀刻或其组合来执行对所述半导体层410的部分的蚀刻。湿法蚀刻是一种使用液相蚀刻剂的蚀刻工艺。可以将所述半导体层410浸入蚀刻剂液中，并且未被所述掩模保护的区域可以被去除。所述通孔404的尺寸和形状不仅可以由所述掩模403的开口的尺寸和形状来定义，而且可以由所述半导体层410的材料、所使用的液体化学药品或蚀刻剂、蚀刻速率和持续时间等来定义。所述半导体层410可以是硅衬底，并且所述通孔404可以通过使用诸如氢氧化钾(KOH)、乙二胺邻苯二酚(EDP)、四甲基氢氧化铵(TMAH)等蚀刻剂的各向异性湿法蚀刻来形成。在各向异性湿法蚀刻硅衬底期间，液体蚀刻剂可以根据暴露于蚀刻剂的硅晶面以不同的速率蚀刻所述硅衬底，从而可以形成具有不同形状和尺寸的所述通孔404。在步骤2013a的示例中，当所述表面410b是硅晶体平面(100)时，使用诸如KOH的湿法蚀刻剂可以形成具有平坦且成角度的蚀刻壁的棱锥形通孔404。在步骤1013b的示例中，当所述表面410b是硅晶体平面(110)时，使用诸如KOH的湿法蚀刻剂可以形成长方体形的通孔404。
在步骤2014中，可以在形成所述通孔404之后通过湿法蚀刻、化学机械抛光或一些其他合适的技术去除所述掩模403。
在图8所示的步骤2021-步骤2023中，在所述通孔404和其他通孔中形成所述半导体单晶(例如，在步骤1023中的所述半导体单晶406)。所述半导体单晶(例如，在步骤1023中的所述半导体单晶406)可以用作图2B中的所述辐射吸收层110的所述半导体单晶196。
所述半导体单晶406的形成可以通过各种技术来完成，例如，熔体生长技术、行进加热器技术、气相沉积技术、外延结晶技术或任何其他合适的技术。熔体生长技术包括熔化半导体粒子(“前体”)并使所述熔体重结晶为所述半导体的单晶。例如，可以使用诸如垂直布里奇曼法和高压布里奇曼法之类的熔体生长技术来形成CdZnTe单晶。气相沉积技术可涉及汽化合适的半导体前驱物并从汽化的所述半导体前驱物在衬底上形成半导体单晶。例如，CdZnTe单晶可以由汽化的CdTe和碲化锌的前体形成在GaAs衬底上。气相沉积技术也可以与外延结晶技术一起应用。例如，可以使用金属有机气相外延技术在GaAs或Si衬底上形成CdTe单晶或CdZnTe单晶的外延层，并带有诸如二甲基镉(DMCd)，二甲基锌(DMZn)和二乙基碲(DETe)的前驱体，并且氢气作为载气。在所述通孔404中形成所述半导体单晶406的合适技术的选择取决于半导体材料、衬底材料等的特性。
在步骤2021-步骤2023的示例中，示出了使用垂直布里奇曼技术在所述通孔404中形成所述半导体单晶406(在该示例中为CdZnTe单晶)。在步骤2021中，可以将CdZnTe粒子405(例如，CnZnTe多晶体粒子)沉积到所述通孔404中。在步骤2022和步骤2023中，可以通过熔化所述CdZnTe粒子405来形成所述半导体单晶406(如步骤2023所示)，然后，通过冷却所述通孔404中的所述熔体使所述熔体再结晶。在步骤2022的示例中，可以在包括生长室413和加热元件414的垂直布里奇曼炉450中进行形成工艺。所述半导体层410(具有CdZnTe粒子405)被封闭在可相对于所述加热元件414移动的所述生长室413中。所述垂直布里奇曼炉450的温度分布可通过所述加热元件414控制，使得所述垂直布里奇曼炉450可具有热区415a和梯度区415b。所述热区415a的温度可以等于或高于所述CdZnTe粒子405的熔化温度。在所述梯度区415b中，温度从所述热区415a中的温度逐渐降低到低于所述熔化温度。当所述生长室413处于所述热区415a中时，所述通孔404中的所述CdZnTe粒子405熔化。所述熔体由挥发性成分组成，在熔体上方形成蒸气，所述蒸气主要由Cd原子组成，因为Cd在CdZnTe熔体成分中具有最高的蒸气压。为了抑制所述蒸气的可能泄漏并减小腔室破裂的可能性，可以用诸如氩气的惰性气体416对所述生长室413加压。当所述生长室413以非常低的速度(例如，1-2mm/h)从所述热区415a(例如，沿着虚线箭头所示的方向)进入所述梯度区415b时，所述熔体被冷却并从其下端开始重结晶，使得所述半导体单晶406在所述通孔404中逐渐形成。在实施例中，可以将补充的Cd蒸气发送到所述生长室413中，以补偿任何Cd损失并提供对所述半导体单晶406的Cd和Zn的摩尔浓度的精细控制。在实施例中，还可以以水平几何形状进行形成过程。所述半导体单晶406可以是其他单晶，例如，CdTe单晶。
所述半导体单晶406的成品率(即，所述通孔404仅具有所述半导体单晶406的概率)可以取决于所应用的形成技术、半导体材料的性质、形成条件等。在步骤2022的示例中，可以通过冷却速率来调节所述半导体单晶406的成品率，该冷却速率可以通过所述生长室413的移动速度、所述梯度区415b的长度等来调节。
在步骤2023中示出所述半导体单晶406。在实施例中，在形成所述半导体单晶406之后，所述通孔404除了所述半导体单晶406之外不包含其他半导体材料。所述通孔404不包含半导体多晶。
可以在形成半导体单晶406之后通过湿法蚀刻、化学机械抛光或某些其他合适的技术来抛光所述半导体层410的所述表面410b。或者，可以抛光每个所述半导体单晶406的所述表面408，以使所述表面410b与所述表面408共延。在抛光之后，所述表面410b和所述表面408可以是平坦且光滑的。
图9A示意示出如图2A所示的将所述半导体衬底102粘接到所述电子层120的过程。所述电子层120可以包括电子系统，该电子系统电连接到所述第二掺杂半导体区109并且被配置为处理在所述辐射吸收层110中产生的电信号。
图9B示意示出如图2B所示的将所述电绝缘体层198粘接到所述电子层120的过程。所述电子层120可以包括电子系统121，该电子系统121电连接到所述电极199并且被配置为处理在所述辐射吸收层191中产生的电信号。
所示的所述第二掺杂半导体区109或所述电极199可以通过诸如直接粘接或倒装芯片粘接的适当技术粘接到每个所述通孔131。
直接粘接是没有任何附加中间层(例如，焊料凸块)的晶片粘接工艺。粘接过程基于两个表面之间的化学键。直接粘接可以在高温下进行，但不是必须如此。
倒装芯片粘接使用沉积在接触垫(例如，所述第二掺杂半导体区109或所述电极199或所述通孔131的接触表面)上的焊料凸块132。所述辐射吸收层110或191或电子层120被翻转，并且所述第二掺杂半导体区109或所述电极199与所述通孔131对齐。所述焊料凸块132可以被熔化以将所述第二掺杂半导体区109或所述电极199与所述通孔131焊接在一起。所述焊料凸块132之间的任何空隙空间可以被绝缘材料填充。
图10A和图10B各自示出了根据实施例的所述电子系统121的组件图。所述电子系统121可以包括第一电压比较器301、第二电压比较器302、计数器320、开关305、电压表306和控制器310。
所述第一电压比较器301被配置为将电极(例如，在所述半导体单晶106上的所述第二掺杂半导体区109或在所述半导体单晶106或196上的所述电极199)的电压与第一阈值进行比较。所述第一电压比较器301可被配置为直接监控所述电压或通过对一段时间内流过所述电极的电流进行积分来计算所述电压。所述第一电压比较器301可由所述控制器310可控地启动或停用。所述第一电压比较器301可以是连续比较器。即，所述第一电压比较器301可被配置为连续地被启动并连续地监控所述电压。被配置为连续比较器的所述第一电压比较器301降低了所述系统121错过由入射辐射粒子产生的信号的机会。被配置为连续比较器的第一电压比较器301在入射辐射强度相对较高时尤其合适。第一电压比较器301可以是钟控比较器，其好处是具有较低功耗。被配置为钟控比较器的所述第一电压比较器301可使所述系统121错过由一些入射辐射粒子产生的信号。当入射辐射强度低时，错过入射辐射粒子的机会低，因为两个连续辐射粒子之间的时间间隔相对较长。因此，当入射辐射强度相对较低时，配置为钟控比较器的所述第一电压比较器301尤其合适。所述第一阈值可以是在所述半导体单晶106或196上产生的一个入射辐射粒子最大电压的5-10％、10-20％、20-30％、30-40％或40-50％。所述最大电压可取决于入射辐射粒子的能量(即入射辐射的波长)、所述辐射吸收层110或191的材料及其他因素。例如，所述第一阈值可以是50mV、100mV、150mV或200mV。
所述第二电压比较器302被配置为将所述电压与第二阈值进行比较。所述第二电压比较器302可被配置为直接监控所述电压或通过对一段时间内流过所述电极的电流进行积分来计算所述电压。所述第二电压比较器302可以是连续比较器。所述第二电压比较器302可由所述控制器310可控地启动或停用。在所述第二电压比较器302被停用时，所述第二电压比较器302的功耗可以是所述第二电压比较器302启动时功耗的不到1％、不到5％、不到10％或不到20％。所述第二阈值的绝对值大于所述第一阈值的绝对值。如本文所使用的术语实数x的“绝对值”或“模数”|x|是x的非负值而不考虑它的符号。即，
Figure BDA0003250427030000211
所述第二阈值可以是所述第一阈值的200％-300％。所述第二阈值至少是所述半导体单晶106或196上产生的一个入射辐射粒子最大电压的50％。例如，所述第二阈值可以是100mV、150mV、200mV、250mV或300mV。所述第二电压比较器302和所述第一电压比较器301可以是相同组件。即，所述系统121可具有一个电压比较器，该电压比较器可在不同时间将电压与两个不同的阈值进行比较。
所述第一电压比较器301或所述第二电压比较器302可包括一个或多个运算放大器或任何其他合适的电路。所述第一电压比较器301或所述第二电压比较器302可具有高速度以允许所述系统121在高的入射辐射的高通量下操作。然而，具有高速度通常以功耗为代价。
所述计数器320被配置为记录到达所述半导体单晶106或196上的多个辐射粒子。所述计数器320可以是软件组件(例如，存储在计算机存储器中的数字)或硬件组件(例如，4017IC和7490IC)。
所述控制器310可以是硬件组件比如微控制器和微处理器等。所述控制器310被配置为从所述第一电压比较器301确定所述电压的绝对值等于或超过所述第一阈值的绝对值(例如，所述电压的绝对值从所述第一阈值的绝对值以下增加到等于或超过所述第一阈值的绝对值)时启动时间延迟。在这里使用绝对值是因为电压可以是负的或正的，这取决于是使用二极管的的阴极还是阳极的电压或使用哪个电触点。所述控制器310可被配置为在所述第一电压比较器301确定所述电压的绝对值等于或超过所述第一阈值的绝对值之前，保持停用所述第二电压比较器302、所述计数器320、以及所述第一电压比较器301的操作中不需要的任何其他电路。在所述电压变得稳定(即，所述电压的变化率大致为零)之前或之后，所述时间延迟可以期满。短语“变化率大致为零”意指所述电压的时间变化率小于0.1％/ns。短语“变化率大致为非零”意指所述电压的时间变化率至少为0.1％/ns。
所述控制器310可被配置为在所述时间延迟期间(包括开始和期满)启动所述第二电压比较器。在实施例中，所述控制器310被配置为在所述时间延迟开始时启动所述第二电压比较器。术语“启动”意指使组件进入操作状态(例如，通过发送诸如电压脉冲或逻辑电平等信号，通过提供电力等)。术语“停用”意指使组件进入非操作状态(例如，通过发送诸如电压脉冲或逻辑电平等信号，通过切断电力等)。所述操作状态可具有比所述非操作状态更高的功耗(例如，高10倍、高100倍、高1000倍)。所述控制器310本身可被停用直到所述第一电压比较器301的输出在所述电压绝对值等于或超过所述第一阈值绝对值而启动所述控制器310时。
如果在所述时间延迟期间，所述第二电压比较器302确定所述电压的绝对值等于或超过所述第二阈值的绝对值，则可将所述控制器310被配置为使所述计数器320记录的数目增加一。
所述控制器310可被配置为使所述电压表306在所述时间延迟期满时测量所述电压。所述控制器310可被配置为使所述电极连接到电接地，以复位所述电压并使所述电极上累积的任何载流子放电。在实施例中，所述电极在所述时间延迟期满后连接到电接地。在实施例中，所述电极连接到电接地并持续有限的复位时段。所述控制器310可通过控制所述开关305而使所述电极连接到所述电接地。所述开关可以是诸如场效应晶体管(FET)的晶体管。
在实施例中，所述系统121没有模拟滤波器网络(例如，RC网络)。在实施例中，所述系统121没有模拟电路。
所述电压表306可将其测量的电压以模拟或数字信号馈送给所述控制器310。
所述系统121可包括电连接到所述电极的电容器模块309，其中所述电容器模块被配置为从所述电极收集载流子。所述电容器模块可在放大器的反馈路径中包括电容器。如此配置的放大器称为电容跨阻放大器(CTIA)。CTIA通过防止所述放大器饱和而具有高的动态范围，并且通过限制信号路径中的带宽来提高信噪比。来自所述电极的载流子在一段时间(“积分期”)(例如，如图7所示，在时间t0和时间t1之间，或在时间t1和时间t2之间)内累积在所述电容器上。在所述积分期期满后，所述电容器电压被采样，然后通过复位开关进行复位。所述电容器模块可包括直接连接到所述电极的电容器。
图11示意示出流过所述电极的，由入射在所述半导体单晶106或196上的辐射粒子产生的载流子所引起的所述电流的时间变化(上曲线)和所述电极的电压的相应时间变化(下曲线)。所述电压可以是电流相对于时间的积分。在时间t0，所述辐射粒子撞击所述半导体单晶106或196，载流子开始在所述半导体单晶106或196上产生，电流开始流过所述所述半导体单晶106或196的电极，并且所述电极或电触点的电压绝对值开始增加。在时间t1，所述第一电压比较器301确定所述电压的绝对值等于或超过所述第一阈值V1的绝对值，所述控制器310启动时间延迟TD1并且所述控制器310可在所述TD1开始时停用所述第一电压比较器301。如果所述控制器310在时间t1之前被停用，则在时间t1启动所述控制器310。在所述TD1期间，所述控制器310启动所述第二电压比较器302。如这里使用的术语在时间延迟“期间”意指开始和期满(即，结束)和中间的任何时间。例如，所述控制器310可在所述TD1期满时启动所述第二电压比较器302。如果在所述TD1期间，所述第二电压比较器302确定在时间t2所述电压的绝对值等于或超过所述第二阈值的绝对值，则所述控制器310使所述计数器320记录的数目增加一。在时间te，所述辐射粒子产生的所有载流子漂移出所述辐射吸收层110。在时间ts，所述时间延迟TD1期满。在图11的示例中，时间ts在时间te之后；即TD1在所述辐射粒子产生的所有载流子漂移出所述辐射吸收层110之后期满。在时间ts电压的变化率因此大致为零。所述控制器310可被配置为在TD1期满时或在时间t2，或二者中间的任何时间停用所述第二电压比较器302。
所述控制器310可被配置为使所述电压表306在所述时间延迟TD1期满时测量所述电压。在实施例中，所述控制器310使所述电压表306在时间延迟TD1期满而所述电压的变化率变为大致为零后测量所述电压。此时的所述电压与由辐射粒子产生的载流子数量成正比，所述载流子数量与所述辐射粒子的能量有关。所述控制器310可被配置为基于所述电压表306测量的电压来确定所述辐射粒子的所述能量。确定所述能量的一种方法是通过将电压装仓。所述计数器320可具有用于每个仓的子计数器。当所述控制器310确定所述辐射粒子的能量落入一个仓中时，所述控制器310可使该仓的子计数器中记录的数目增加一。因此，所述系统121能够检测辐射图像并能够解析出每个辐射粒子的辐射能量。
在TD1期满后，所述控制器310使所述电极连接到电接地并持续一个复位时段RST，以允许所述电极上累积的载流子流到地面并复位所述电压。在RST之后，所述系统121已准备好检测另一个入射辐射粒子。隐含地，在图11的示例中，所述系统121可处理的入射辐射粒子的速率受限于1/(TD1+RST)。如果所述第一电压比较器301已被停用，所述控制器310可在RST期满之前的任何时间启动它。如果所述控制器310已被停用，则它可在RST期满之前被启动。
尽管本文已经公开了各个方面和实施例，但是其他方面和实施例对于本领域技术人员而言将是显而易见的。本文公开的各个方面和实施例是为了说明的目的而不是限制性的，其真正的范围和精神应该以本文中的权利要求书为准。

Claims (57)

1.一种方法，其包括：
在半导体衬底中形成凹部，其中所述半导体衬底的一部分延伸到所述凹部中并且被所述凹部包围；
在所述凹部中形成半导体单晶，所述半导体单晶具有与所述半导体衬底不同的组成；
在所述半导体衬底中形成第一掺杂半导体区；
在所述半导体衬底中形成第二掺杂半导体区；
其中所述第一掺杂半导体区和所述第二掺杂半导体区形成将所述半导体衬底的所述部分与所述半导体衬底的其余部分分开的p-n结。
2.如权利要求1所述的方法，其中所述第一掺杂半导体区包围所述第二掺杂半导体区。
3.如权利要求1所述的方法，其中所述第二掺杂半导体区与所述半导体衬底的所述部分电接触。
4.如权利要求1所述的方法，其中所述形成所述第二掺杂半导体区，包括掺杂所述第一掺杂半导体区的一部分。
5.如权利要求1所述的方法，其中所述第一掺杂半导体区从所述半导体衬底的表面延伸到在所述半导体单晶和所述半导体衬底之间的界面。
6.如权利要求1所述的方法，其中所述第二掺杂半导体区与所述第一掺杂半导体区共延。
7.如权利要求1所述的方法，其中所述形成所述凹部，包括在所述半导体衬底上形成掩模以及蚀刻未被所述掩模覆盖的所述半导体衬底的一个区域。
8.如权利要求7所述的方法，其中所述掩模包括金属、氮化硅、二氧化硅或碳。
9.如权利要求7所述的方法，其中所述蚀刻所述区域，是通过湿法蚀刻、干法蚀刻或其组合。
10.如权利要求1所述的方法，其进一步包括抛光所述半导体衬底或半导体单晶，以使所述半导体单晶和所述半导体衬底共延。
11.如权利要求1所述的方法，其中所述半导体衬底包括硅、锗、GaAs或其组合。
12.如权利要求1所述的方法，其中所述半导体单晶是碲化镉锌(CdZnTe)单晶或碲化镉(CdTe)单晶。
13.如权利要求1所述的方法，其中所述凹部在形成所述半导体单晶之后不包含除所述半导体单晶以外的其他半导体材料。
14.如权利要求1所述的方法，其中所述凹部在形成所述半导体单晶之后不包含半导体多晶。
15.如权利要求1所述的方法，其中所述凹部的形状为平截头体、棱柱形、棱锥形、长方体形或圆柱体形。
16.如权利要求1所述的方法，其中所述在所述凹部中形成所述半导体单晶，包括将半导体粒子沉积到所述凹部中，通过熔化所述半导体粒子形成熔体，并在所述凹部中使所述熔体重结晶。
17.如权利要求16所述的方法，其中所述使所述凹部中的所述熔体重结晶，涉及以使所述熔体重结晶为单晶的速率冷却所述熔体。
18.如权利要求17所述的方法，其中所述冷却所述熔体，是通过将所述熔体从温度高于或等于所述半导体粒子熔点的区域移至温度低于所述熔点的另一区域来完成的。
19.如权利要求1所述的方法，其中所述形成所述半导体单晶，包括使用气相前体。
20.如权利要求1所述的方法，其进一步包括将所述半导体衬底粘接到在其中或在其上包括电子系统的另一衬底，其中所述电子系统电连接到所述第二掺杂半导体区并且被配置为处理在所述半导体衬底中产生的电信号。
21.一种方法，其包括：
在直接支撑在电绝缘层上的半导体层中形成通孔，其中所述半导体层的一部分保留在所述通孔中并被所述通孔包围；
在所述通孔中形成半导体单晶，所述半导体单晶具有与所述半导体层不同的成分；
形成穿过所述电绝缘层的开口，使得所述半导体层的所述部分暴露在所述开口中；
在所述开口中形成电极，所述电极与所述半导体层的所述部分电接触。
22.如权利要求21所述的方法，其中所述形成所述通孔，包括在所述半导体层上形成掩模并蚀刻未被所述掩模覆盖的所述半导体层的区域。
23.如权利要求22所述的方法，其中所述掩模包括金属、氮化硅、二氧化硅或碳。
24.如权利要求22所述的方法，其中所述蚀刻所述区域，是通过湿法蚀刻、干法蚀刻或其组合。
25.如权利要求22所述的方法，其进一步包括抛光所述半导体层或所述半导体单晶，以使所述半导体单晶和所述半导体层共延。
26.如权利要求21所述的方法，其中所述半导体层包括硅、锗、GaAs或其组合。
27.如权利要求21所述的方法，其中所述电绝缘层包括氧化物、氮化物或氮氧化物。
28.如权利要求21所述的方法，其中所述半导体单晶是CdZnTe单晶或CdTe单晶。
29.如权利要求21所述的方法，其中所述通孔在形成所述半导体单晶之后不包含除了所述半导体单晶之外的其他半导体材料。
30.如权利要求21所述的方法，其中所述通孔在形成半导体单晶之后不包含半导体多晶。
31.如权利要求21所述的方法，其中所述通孔的形状为平截头体、棱柱形、棱锥形、长方体形或圆柱体形。
32.如权利要求21所述的方法，其中所述在所述通孔中形成所述半导体单晶，包括将半导体粒子沉积到所述通孔中，通过熔化所述半导体粒子形成熔体，并在所述通孔中使所述熔体重结晶。
33.如权利要求32所述的方法，其中所述使所述通孔中的所述熔体重结晶，涉及以使所述熔体重结晶为单晶的速率冷却所述熔体。
34.如权利要求33所述的方法，其中所述冷却所述熔体，是通过将所述熔体从温度高于或等于所述半导体粒子熔点的区域移至温度低于所述熔点的另一区域来完成的。
35.如权利要求21所述的方法，其中所述形成所述半导体单晶，包括使用气相前体。
36.如权利要求21所述的方法，其进一步包括将所述电绝缘层粘接到电子层，所述电子层包括电连接到所述电极并被配置为处理在所述半导体层中产生的电信号。
37.一种辐射检测器，其包括：
半导体衬底；
在所述半导体衬底中的凹部，其中所述半导体衬底的一部分延伸到所述凹部中并被所述凹部包围；
在所述凹部中的半导体单晶，所述半导体单晶具有与所述半导体衬底不同的组成；
在所述半导体衬底中的第一掺杂半导体区；以及
在所述半导体衬底中的第二掺杂半导体区；
其中所述第一掺杂半导体区和所述第二掺杂半导体区形成将所述半导体衬底的所述部分与所述半导体衬底的其余部分分开的p-n结。
38.如权利要求37所述的辐射检测器，其中所述辐射检测器被配置为吸收入射在所述半导体单晶上的辐射粒子并产生载流子。
39.如权利要求37所述的辐射检测器，其中所述第一掺杂半导体区包围所述第二掺杂半导体区。
40.如权利要求37所述的辐射检测器，其中所述第二掺杂半导体区与所述半导体衬底的所述部分电接触。
41.如权利要求37所述的辐射检测器，其中所述第一掺杂半导体区从所述半导体衬底的表面延伸到在所述半导体单晶和所述半导体衬底之间的界面。
42.如权利要求37所述的辐射检测器，其中所述第二掺杂半导体区与所述第一掺杂半导体区共延。
43.如权利要求37所述的辐射检测器，其中所述半导体单晶和所述半导体衬底共延。
44.如权利要求37所述的辐射检测器，其中所述半导体衬底包括硅、锗、GaAs或其组合。
45.如权利要求37所述的辐射检测器，其中所述半导体单晶是CdZnTe单晶或CdTe单晶。
46.如权利要求37所述的辐射检测器，其中所述凹部在形成所述半导体单晶之后不包含除所述半导体单晶以外的其他半导体材料。
47.如权利要求37所述的辐射检测器，其中所述凹部在形成所述半导体单晶之后不包含半导体多晶。
48.如权利要求37所述的辐射检测器，其中所述凹部的形状为平截头体、棱柱形、棱锥形、长方体形或圆柱体形。
49.如权利要求37所述的辐射检测器，其进一步包括
粘接到所述半导体衬底的电子层，所述电子层包括电连接到所述第二掺杂半导体区并被配置为处理在所述半导体衬底中产生的电信号的电子系统。
50.一种辐射检测器，其包括：
电绝缘层；
直接支撑在所述电绝缘层上的半导体层；
在所述半导体层中的通孔，其中所述半导体层的一部分延伸到所述通孔中并被所述通孔包围；
在所述通孔中的半导体单晶，所述半导体单晶具有与所述半导体层不同的组成；以及
穿过所述电绝缘层的电极，所述电极与所述半导体层的所述部分电接触。
51.如权利要求50所述的辐射检测器，其中所述半导体层包括硅、锗、GaAs或其组合。
52.如权利要求50所述的辐射检测器，其中所述电绝缘层包括氧化物、氮化物或氮氧化物。
53.如权利要求50所述的辐射检测器，其中所述半导体单晶是CdZnTe单晶或CdTe单晶。
54.如权利要求50所述的辐射检测器，其中所述通孔在形成所述半导体单晶之后不包含除了所述半导体单晶之外的其他半导体材料。
55.如权利要求50所述的辐射检测器，其中所述通孔在形成半导体单晶之后不包含半导体多晶。
56.如权利要求50所述的辐射检测器，其中所述通孔的形状为平截头体、棱柱形、棱锥形、长方体形或圆柱体形。
57.如权利要求50所述的辐射检测器，其进一步包括粘接到所述电绝缘层的电子层，所述电子层包括电连接到所述电极并被配置为处理在所述半导体层中产生的电信号的电子系统。
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PB01 Publication
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CB02 Change of applicant information
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Address after: 518000 B507, blocks a and B, Nanshan medical device Industrial Park, No. 1019, Nanhai Avenue, Yanshan community, merchants street, Nanshan District, Shenzhen, Guangdong

Applicant after: SHENZHEN XPECTVISION TECHNOLOGY Co.,Ltd.

Address before: 518071 Room 201, building 52, jiyuecheng Zhongchuang Industrial Park, Tanglang industrial zone B, No. 13, Xinyi 5th Road, Tanglang community, Taoyuan Street, Nanshan District, Shenzhen City, Guangdong Province

Applicant before: SHENZHEN XPECTVISION TECHNOLOGY Co.,Ltd.

SE01 Entry into force of request for substantive examination
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