KR102548225B1 - 트렌치 전계효과 트랜지스터 구조 및 그 제조 방법 - Google Patents

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Abstract

본 발명에서는 트렌치 전계효과 트랜지스터 구조 및 그 제조 방법을 제공하는 바, 상기 제조 방법에는, 반도체 기판을 제공하고, 에피택셜층, 제1 트렌치, 제2 트렌치, 제2 게이트 유전층, 제2 게이트 구조, 제2 게이트 유전층, 제2 게이트 구조, 바디 영역을 형성하며, 소스 전극 주입 마스크를 형성하고, 또한 이를 바탕으로 이온 주입을 진행하여 소스 전극을 형성하며, 소스 전극 구조를 형성하는 것이 포함된다. 소스 전극 주입 마스크를 설계하는 것을 통하여 소스 전극 자기 정렬 주입을 진행하고, 소스 전극을 형성하는 동시에 바디 영역 인출 영역을 형성하며, 직접 소스 전극과 바디 영역을 인출하여, 본 발명에서 자기 정렬 기술을 사용하는 것을 통하여 계속하여 셀룰러 유닛의 크기를 감소시킬 수 있고, 소스 전극 접촉 홀을 구비하는 방식을 통하여 소스 전극과 바디 영역에 대하여 등전위 전기적 인출을 진행할 필요가 없으며, 사각형 트렌치 전계효과 트랜지스터 폐루프 구조에 대하여, 공정과 배치 면에서 셀룰러 유닛 크기의 축소 및 바디 영역의 인출 문제를 해결하여, 장치가 사전에 항복되는 문제가 나타나는 것을 피한다.

Description

트렌치 전계효과 트랜지스터 구조 및 그 제조 방법
본 발명은 집적회로 설계 및 제조 기술분야에 관한 것으로서, 특히 트렌치 전계효과 트랜지스터 구조 및 그 제조 방법에 관한 것이다.
트렌치 장치(예를 들면 사각형 배치의 트렌치 전계효과 트랜지스터, square layout trench MOS)는 한 가지 중요한 전력 장치로서 아주 넓은 응용 범위를 갖는 바, 비교적 낮은 온 저항, 비교적 빠른 스위칭 속도와 훌륭한 전자 사태 저항 능력 등을 갖는다. 에너지를 절약하고 오염물질 배출을 저감하며 또한 시장 경쟁의 수요로 인하여 장치 기타 성능 파라미터를 불변시키는 조건 하에서, 진일보로 장치의 온 저항을 낮춘다. 주지하다시피, 트렌치 장치 셀룰러 유닛의 횡방향 간격을 감소하고, 셀룰러 유닛의 밀도를 증가시키는 것은 아주 효과적인 소스-드레인 전극의 온 저항을 낮추는 방법이자만, 리소그래피 장치와 에칭 장치의 능력의 제한을 받아, 셀룰러 유닛의 횡방향 간격은 줄곧 감소시킬 수 없고, 전통적으로는 일정한 공간을 구비하여 접촉 홀을 제조하여 장치의 바디 영역과 소스 전극을 전기적으로 인출하여야 하고, 사각형 배치의 트렌치 전계효과 트랜지스터에 있어서, Square layout이 폐루프 구조이고, strip layout(스트립 배치) 장치보다 더욱 높은 채널 밀도를 가지며, strip layout에 비하여 더욱 낮은 Ron(온 저항)을 가지지만, 트렌치 전계효과 트랜지스터의 발전에 따라 더욱 높은 밀도의 트렌치를 가져 온 저항을 낮추고 장치 소모를 낮추며 스위칭 속도를 향상시킬 것이 필요하다. 하지만, 전통적인 square layout는충분한 구역을 가져 접촉 홀을 형성하여 폐루프 구조가 형성한 독립적인 바디 영역(body 영역)과 소소 전극(source)을 전기적으로 인출하여야 하고, 오리지널 셀룰러 유닛의 크기가 작아짐에 따라 홀을 개설하는 형식을 통하여 접촉 홀을 형성하여 바디 영역과 소스 전극을 인출하는 것을 만족시킬 수 없고, 양자는 등전위 인출을 구현하기 어렵다.
그러므로, 어떻게 트렌치 전계효과 트랜지스터 구조 및 그 제조 방법을 제공하여, 종래 기술의 상기 기술적 과제를 해결할 것인가 하는 것은 절실한 필요성이 있다.
상기 종래 기술에 존재하는 결함에 대하여, 본 발명은 트렌치 전계효과 트랜지스터 구조 및 그 제조 방법을 제공하여 종래 기술에서 오리지널 셀룰러 유닛의 크기를 계속하여 감소시키 어렵고 또한 바디 영역과 소스 전극을 효과적으로 인출하기 어려운 등 문제를 해결하는 것을 목적으로 한다.
상기 목적 및 기타 관련 목적을 구현하기 위하여, 본 발명에서는 트렌치 전계효과 트랜지스터 구조의 제조 방법을 제공하는 바, 상기 제조 방법에는,
반도체 기판을 제공하고, 또한 상기 반도체 기판 상에 에피택셜층을 형성하며;
상기 에피택셜층에 몇 개의 평행 이격 배치되는 제1 트렌치 및 몇 개의 평행 이격 배치되는 제2 트렌치를 형성하는 바, 그 중에서, 상기 제1 트렌치와 상기 제2 트렌치가 상호 교차 구비되어, 인접된 상기 제1 트렌치 및 상기 제2 트렌치를 바탕으로 에워싸 몇 개의 주입 영역을 형성하며;
상기 제1 트렌치의 내벽 상에 제1 게이트 유전층을 형성하고, 상기 제1 게이트 유전층 상에 제1 게이트 구조를 형성하며, 상기 제1 게이트 구조는 상기 제1 트렌치 내에 충진되고, 또한 상기 제2 트렌치의 내벽 상에 제2 게이트 유전층을 형성하고, 상기 제2 게이트 유전층 상에 제2 게이트 구조를 형성하며, 상기 제2 게이트 구조는 상기 제2 트렌치 내에 충진되며;
상기 에피택셜층에 대하여 이온 주입을 진행하여 상기 주입 영역에 바디 영역을 형성하고, 상기 바디 영역이 상기 제1 트렌치 및 상기 제2 트렌치와 모두 상호 인접되며;
상기 에피택셜층 상에 소스 전극 주입 마스크를 형성하고, 상기 소스 전극 주입 마스크에는 몇 개의 이격되는 주입 마스크 유닛이 포함되며, 상기 주입 마스크 유닛은 상기 제1 트렌치와 제2 트렌치의 교차 영역을 커버하고 또한 상기 교차 영역 주위의 상기 주입 영역을 연장 커버하여, 상기 바디 영역 상에 적어도 하나의 차단 영역을 형성하며;
상기 소스 전극 주입 마스크를 바탕으로 상기 에피택셜층에 대하여 이온 주입을 진행하여 상기 바디 영역에 소스 전극을 형성하고, 상기 차단 영역이 바디 영역 인출 영역을 구성하며; 및
상기 에피택셜층 상에 상기 소스 전극 상부 표면 및 상기 바디 영역 인출 영역의 상부 표면과 모두 상호 접촉하는 소스 전극 구조를 형성하여, 상기 소스 전극 및 상기 바디 영역을 전기적으로 인출하는 단계가 포함된다.
본 발명에서는 또한 트렌치 전계효과 트랜지스터 구조를 제공하는 바, 본 발명의 트렌치 전계효과 트랜지스터 구조의 제조 방법을 사용하여 제조한것이 바람직하고, 기타 방법으로 제조한 것일 수 있음은 물론이며, 상기 트렌치 전계효과 트랜지스터 구조에는,
반도체 기판;
상기 반도체 기판 상에 형성되고, 몇 개의 평행 이격 배치되는 제1 트렌치 및 몇 개의 평행 이격 배치되는 제2 트렌치를 형성하는 바, 그 중에서, 상기 제1 트렌치와 상기 제2 트렌치가 상호 교차 구비되어 몇 개의 교차 영역을 형성하며, 인접된 상기 제1 트렌치 및 상기 제2 트렌치를 바탕으로 에워싸 몇 개의 주입 영역을 형성하는 에피택셜층;
각각 상기 제1 트렌치 및 상기 제2 트렌치의 내벽 상에 형성되는 제1 게이트 유전층 및 제2 게이트 유전층;
각각 상기 제1 게이트 유전층 및 상기 제2 게이트 유전층 표면에 형성되며, 또한 제1 게이트 전극이 상기 제1 트렌치 내에 충진되고, 상기 제2 게이트 전극이 상기 제2 트렌치 내에 충진되는 제1 게이트 전극 및 제2 게이트 전극;
상기 주입 영역에 형성되고, 상기 제1 트렌치 및 상기 제2 트렌치와 상호 인접되며, 적어도 하나의 바디 영역 인출 영역이 포함되고, 상기 바디 영역 인출 영역이 상기 바디 영역 주위의 상기 교차 영역과 상호 인접되는 바디 영역;
상기 바디 영역에 형성되고, 상기 바디 영역 인출 영역과 상호 인접되며, 또한 상부 표면이 상기 바디 영역 인출 영역의 상부 표면과 상호 가지런한 소스 전극; 및
상기 소스 전극의 상부 표면 및 상기 바디 영역 인출 영역의 상부 표면과 모두 상호 접촉하여, 상기 소스 전극 및 상기 바디 영역을 전기적으로 인출하는 소스 전극 구조가 포함된다.
상술한 바와 같이, 본 발명의 트렌치 전계효과 트랜지스터 구조 및 그 제조 방법은, 소스 전극 주입 마스크를 설계하는 것을 통하여 소스 전극 자기 정렬 주입을 진행하고, 소스 전극을 형성하는 동시에 바디 영역 인출 영역을 형성하며, 직접 소스 전극과 바디 영역을 인출한다. 본 발명에서 자기 정렬 기술을 사용하는 것을 통하여계속하여 셀룰러 유닛의 크기를 감소시킬 수 있고, 소스 전극 접촉 홀을 구비하는 방식을 통하여 소스 전극과 바디 영역에 대하여 등전위 전기적 인출을 진행할 필요가 없으며, 사각형 트렌치 전계효과 트랜지스터 폐루프 구조에 대하여, 공정과 배치 면에서 셀룰러 유닛의 크기의 축소 및 바디 영역의 인출 문제를 해결하여, 장치가 사전에 항복되는 문제가 나타나는 것을 피한다.
도1은 본 발명의 트렌치 전계효과 트랜지스터 구조 제조 공정의 흐름도이다.
도2는 본 발명의 트렌치 전계효과 트랜지스터 구조제조에서 형성된 에피택셜층의 구조도이다.
도3은 본 발명의 트렌치 전계효과 트랜지스터 구조 제조에서 형성된 제1 트렌치 및 제2 트렌치의 부시도이다.
도4는 도3 중 A-B 위치의 단면도이다.
도5는 본 발명의 트렌치 전계효과 트랜지스터 구조 제조에서 형성된 제1 게이트 유전층 및 제2 게이트 구조의 도면이다.
도6은 본 발명의 트렌치 전계효과 트랜지스터 구조 제조에서 형성된 바디 영역의 도면이다.
도7은 본 발명의 트렌치 전계효과 트랜지스터 구조 제조에서 형성된 소스 전극 주입 마스크의 부시도이다.
도8은 도7 중 A-B 위치의 단면도이다.
도9는 도7 중 C-D 위치의 단면도이다.
도10은 본 발명의 트렌치 전계효과 트랜지스터 구조 제조에서 형성된 소스 전극 구조 A-B 위치의 단면도이다.
도11은 본 발명의 트렌치 전계효과 트랜지스터 구조 제조에서 형성된 소스 전극 구조 C-D 위치의 단면도이다.
도12는 본 발명의 트렌치 전계효과 트랜지스터 구조 제조에서 형성된 인출 게이트 구조 A-B 위치의 단면도이다.
도13은 본 발명의 트렌치 전계효과 트랜지스터 구조 제조에서 형성된 인출 게이트 구조 C-D 위치의 단면도이다.
도14는 본 발명의 비교예의 트렌치 전계효과 트랜지스터 구조의 부시도이다.
도15는 도14 중 M-N 위치의 단면도이다.
아래, 특정된 구체적인 실시예를 통하여 본 발명의 실시방식에 대하여 설명하도록 하는 바, 당업계 통상의 지식을 가진 자들은 본 명세서에 기재된 내용에 의하여 용이하게 본 발명의 기타 장점과 효과를 이해할 수 있을 것이다. 본 발명은 또 기타 부동한 구체적인 실시예를 통하여 실시 또는 응용될 수 있으며, 본 명세서 중의 각 세부사항도 부동한 관점과 응용을 기반으로 본 발명의 목적을 벗어나지 않는 상황 하에서 여러 가지 수정과 변경을 진행할 수 있다.
실시예1
도1에 도시된 바와 같이, 본 바명에서는 트렌치 전계효과 트랜지스터 구조의 제조 방법을 제공하는 바,
반도체 기판을 제공하고, 또한 상기 반도체 기판 상에 에피택셜층을 형성하며;
상기 에피택셜층에 몇 개의 평행 이격 배치되는 제1 트렌치 및 몇 개의 평행 이격 배치되는 제2 트렌치를 형성하는 바, 그 중에서, 상기 제1 트렌치와 상기 제2 트렌치가 상호 교차 구비되어, 인접된 상기 제1 트렌치 및 상기 제2 트렌치를 바탕으로 에워싸 몇 개의 주입 영역을 형성하며;
상기 제1 트렌치의 내벽 상에 제1 게이트 유전층을 형성하고, 상기 제1 게이트 유전층 상에 제1 게이트 구조를 형성하며, 상기 제1 게이트 구조는 상기 제1 트렌치 내에 충진되고, 또한 상기 제2 트렌치의 내벽 상에 제2 게이트 유전층을 형성하고, 상기 제2 게이트 유전층 상에 제2 게이트 구조를 형성하며, 상기 제2 게이트 구조는 상기 제2 트렌치 내에 충진되며;
상기 에피택셜층에 대하여 이온 주입을 진행하여 상기 주입 영역에 바디 영역을 형성하고, 상기 바디 영역이 상기 제1 트렌치 및 상기 제2 트렌치와 모두 상호 인접되며;
상기 에피택셜층 상에 소스 전극 주입 마스크를 형성하고, 상기 소스 전극 주입 마스크에는 몇 개의 이격되는 주입 마스크 유닛이 포함되며, 상기 주입 마스크 유닛은 상기 제1 트렌치와 제2 트렌치의 교차 영역을 커버하고 또한 상기 교차 영역 주위의 상기 주입 영역을 연장 커버하여, 상기 바디 영역 상에 적어도 하나의 차단 영역을 형성하며;
상기 소스 전극 주입 마스크를 바탕으로 상기 에피택셜층에 대하여 이온 주입을 진행하여 상기 바디 영역에 소스 전극을 형성하고, 상기 차단 영역이 바디 영역 인출 영역을 구성하며, 상기 소스 전극의 상부 표면과 상기 바디 영역 인출 영역의 상부 표면이 서로 가지런하며; 및
상기 에피택셜층 상에 상기 소스 전극 상부 표면 및 상기 바디 영역 인출 영역의 상부 표면과 모두 상호 접촉하는 소스 전극 구조를 형성하여, 상기 소스 전극 및 상기 바디 영역을 전기적으로 인출하는 단계가 포함된다.
아래 구체적인 도면을 참조하여 본 발명의 전계효과 트랜지스터 구조의 제조 방법을 상세하게 설명하도록 한다.
도1 중의 S1 및 도2에 도시된 바와 같이, 반도체 기판(100)을 제공하고, 또한 상기 반도체 기판(100) 상에 에피택셜층(101)을 형성한다.
구체적으로 말하면, 상기 반도체 기판(100)은 제1 도핑 유형의 기판일 수 있고, 그 중에서, 상기 제1 도핑 유형(즉 제1 전도 유형)은 P형 도핑일 수도 있고, 또한 N형 도핑일 수도 있으며, 이온 주입 공정을 사용하여 진성 반도체 기판에 제1 도핑 유형(P형 또는 N형)의 이온을 주입하여 형성된 상기 반도체 기판(100)이고, 구체적인 유형은 실제 장치 수요에 의하여 결정하며, 본 예시에서, N형 도핑 기판을 선택하고, 또한 일 예시에서, 해비 도핑 기판일 수 있는 바, 예를 들면 상기 반도체 기판(100)에 도핑한 상기 제1 도핑 유형 이온의 농도가 1×1019/cm3보다 크거나 같은 것일 수 있다. 설명하여야 할 바로는, 상기 반도체 기판(100)은 규소 기판, 게르마늄-규소 기판, 탄화규소 기판 등일 수 있고, 본 예시에서, 상기 반도체 기판(100)은 N++형 도핑의 규소 기판을 선택 사용하는 바, 예를 들면, 0.001-0.003ohm*cm일 수 있다. 그 중에서, 제1 도핑 유형과 후속으로 언급되는 제2 도핑 유형(즉 제2 전도 유형)은 상반되는 도핑(전도) 유형이고, 상기 제1 도핑 유형(제1 전도 유형) 반도체가 N형 반도체, 제2 도핑 유형(제2 전도 유형) 반도체가 P형 반도체일 때, 본 발명의 트렌치 MOSFET 장치는 N형 장치이며; 반대이면, 본 발명의 트렌치 MOSFET 장치는 P형 장치이다.
그리고, 일 예시에서, 상기 에피택셜층(101)의 도핑 유형과 상기 반도체 기판(100)의 도핑 유형이 일치하고, 일 선택가능한 예시에서, 상기 에피택셜층(101)의 도핑 농도가 상기 반도체 기판(100)의 도핑 농도보다 낮고, 그 중에서, 우선 에피택시 공정을 사용하여 상기 제1 도핑 유형의 상기 반도체 기판(100)의 상부 표면에 진성 에피택셜층을 형성하고, 그 후 다시 이온 주입 공정을 통하여 상기 진성 에피택셜층 내로 제1 도핑 유형의 이온을 주입하여 상기 제1 도핑 유형의 상기 에피택셜층(101)을 형성할 수 있으며; 다른 일 예시에서, 또한 에피택시 공정을 사용하여 직접 상기 제1 도핑 유형의 상기 반도체 기판(100)의 상부 표면에 상기 제1 도핑 유형의 상기 에피택셜층(101)을 형성할 수 있다. 본 예시에서, 상기 에피택셜층(101)은 N-형 단결정 규소 에피택셜층을 선택 사용한다.
도1 중의 S2 및 도3-4에 도시된 바와 같이, 상기 에피택셜층(101)에 몇 개의 평행 이격 배치되는 제1 트렌치(102) 및 몇 개의 평행 이격 배치되는 제2 트렌치(103)를 형성하는 바, 그 중에서, 상기 제1 트렌치(102)와 상기 제2 트렌치(103)가 상호 교차 구비되어, 인접된 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)를 바탕으로 에워싸 몇 개의 주입 영역(104)을 형성한다. 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)는 포트리소그래피 에칭고정을 통하여 구현할 수 있다.
그 중에서, 도3과 도4는 본 발명의 일 구체적인 선택가능한 예시를 표시하는 바, 도4는 도3 중 A-B 위치의 단면도로서, 도면에서는 단지 관련 구조 및 그 위치 관계만 도시하였고, 각 구조의 수량을 지나치게 제한하지 말아야 하며, 그 중에서, 상기 트렌치(102)와 상기 제2 트렌치(103)가 상호 수직되고, 형성된 상기 주입 영역(104)의 형상은 사각형이며, 두 개의 인접된 상기 제1 트렌치(102) 및 두 개의 인접된 상기 제2 트렌치(103)가 에워싸여 하나의 사각형 구조를 갖는 상기 주입 영역(104)을 형성하고, 하나의 사각형 배치의 트렌치 전계효과 트랜지스터(square layout trench MOS)를 구성하여, 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)에 게이트 전극을 배치 형성할 수 있어 장치 구조를 제조하고, 장치의 채널 밀도를 향상시키며, 장치의 온 저항을 낮춘다. 일 선택가능한 예시에서, 상기 제1 트렌치(102) 사이의 간격과 상기 제2 트렌치(103) 사이의 간격이 같기 때문에, 몇 개의 크기가 같은 정사각형의 상기 주입 영역(104)을 취득할 수 있고, 상기 주입 영역(104)의 형상은 또한 장방형 또는 기타 제1 트렌치(102)와 제2 트렌치(103)를 바탕으로 취득하는 형상이고 이에 제한되지 않으며, 실제 수요에 의거하여 설정할 수 있다.
도1 중의 S3 및 도5에 도시된 바와 같이, 상기 제1 트렌치(102)의 내벽 상에 제1 게이트 유전층(105)을 형성하고, 상기 제1 게이트 유전층(105) 상에 제1 게이트 구조(106)를 형성하며, 상기 제1 게이트 구조(106)는 상기 제1 트렌치(102) 내에 충진되고, 또한 상기 제2 트렌치(103)의 내벽 상에 제2 게이트 유전층(미도시)을 형성하고, 상기 제2 게이트 유전층 상에 제2 게이트 구조(미도시)를 형성하며, 상기 제2 게이트 구조는 상기 제2 트렌치(103) 내에 충진된다.
구체적으로 말하면, 일 예시에서, 상기 제1 트렌치(102)의 저부, 측벽에 연속적인 상기 제1 게이트 유전층(105)을 형성하고, 상기 제1 게이트 유전층(105)의 상부 표면과 상기 에피택셜층(101)의 상부 표면이 서로 가지런하며, 이의 형성 공정은 상기 제1 트렌치(102)의 저부, 측벽 및 상기 제1 트렌치(102) 주위의 상기 에피택셜층(101) 상에 연속적인 상기 제1 게이트 유전체 재료층을 형성하고, 또한 상기 에피택셜층(101) 상부의 상기 제1 게이트 유전체 재료층을 제거하여 상기 제1 트렌치(102)의 저부 및 측벽 상에 위치하는 제1 게이트 유전층(105)를 취득하며, 선택적으로, 또한 우선 상기 에피택셜층(101) 상의 상기 제1 게이트 유전체 재료층을 보류하여, 공동으로 후속 공정에 사용할 수 있고, 상기 제1 게이트 유전체 재료층을 제1 게이트 유전층(105)으로 하며, 그 중에서, 열산화 또는 화학기상증착 공정을 사용하여 상기 제1 게이트 유전층(105)을 형성할 수 있다. 마찬가지 이치로, 상기 제2 게이트 유전층은 상기 제1 게이트 유전층(105)의 형성 공정 및 구조와 유사하며, 여기에서는 상세한 설명을 생략하도록 한다. 그리고, 일 예시에서, 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)를 형성한 후, 동일한 공정을 바탕으로 상기 제1 게이트 유전층(105) 및 상기 제2 게이트 유전층을 형성한다.
예시로서, 상기 제1 게이트 유전층(105) 및 상기 제2 게이트 유전층을 형성하기 전 또한, 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)의 측부 및 저부 표면에 희생 산화층을 형성하고, 또한 상기 희생 산화층을 제거하여, 상기 희생 산화층을 바탕으로 상기 제1 트렌치(102)의 내벽 및 상기 제2 트렌치(103)의 내벽에 대하여 수선을 진행하여, 에칭 과정의 손상에 대하여 수선을 진행하며, 선택적으로, 열산화 공정을 통하여 상기 희생 산화층을 형성할 수 있고, 일 예시에서, 습식 에칭 공정을 사용하여 상기 희생 산화층을 제거할 수 있다.
그리고, 상기 트렌치(102) 내벽 상에 형성된 상기 제1 게이트 유전층(105)의 표면이 하나의 게이트 전극 요홈을 구성하고, 상기 제1 게이트 구조(106)는 상기 게이트 전극 요홈에 충진되며, 그 중에서, 상기 제1 게이트 구조(106)는 장치의 게이트 전극으로 하여 사용할 수 있고, 그 재료에는 다결정 규소가 포함되나 이에 제한되지 않으며, 이때, 상기 제1 게이트 구조(106)가 상기 에피택셜층(101)의 표면보다 낮고, 상기 게이트 전극 요홈에는 또한 상기 제1 게이트 구조(106)의 상부 표면에 형성된 절연층의 공간이 보류되어, 최종적으로 트렌치 전계효과 트랜지스터 구조를 형성한다. 다른 예시에서, 상기 제1 게이트 구조(106)는 직접 장치의 게이트 전극으로 사용되지 않고, 후속으로 또한 이에 대하여 에칭을 진행하여 장치의 게이트 전극을 취득하여, 후속 공정에서 게이트 전극에 대하여 보호하는데 유리하다. 마찬가지 이치로, 상기 제2 게이트 구조는 상기 제1 게이트 구조(106)의 형성 공정 및 구조와 유사하다. 그리고, 일 예시에서, 상기 제1 게이트 유전층(105) 및 상기 제2 게이트 유전층를 형성한 후, 동일한 공정을 바탕으로 상기 제1 게이트 구조(106) 및 상기 제2 게이트 구조를 형성한다.
도1 중의 S4 및 도6에 도시된 바와 같이, 상기 에피택셜층(101)에 대하여 이온 주입을 진행하여 상기 주입 영역(104)에 바디 영역(107)을 형성하고, 상기 바디 영역(107)은 인접된 트렌치 사이에 위치하며, 상기 바디 영역(107)은 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)와 모두 상호 인접하고, 일 예시에서, 상기 바디 영역(107)의 도핑 유형은 상기 에피택셜층(101) 및 상기 반도체 기판(100)의 도핑 유형과 상반되고, 상기 바디 영역(107)은 상기 제2 도핑 유형을 구비하며, 본 예시에서, 상기 바디 영역(107)은 P형 라이트 도핑을 선택한다. 그리고, 일 예시에서, 상기 제1 게이트 구조(106)와 상기 제2 게이트 구조를 형성한 후, 직접 이온 주입을 진행하여 상기 바디 영역(107)을 형성할 수 있어, 마스크층을 제조할 필요가 없고, 주입된 이온은 상기 제1 게이트 구조(106)에 진입할 수 있으며, 그리고 또한 상기 제1 게이트 유전층(105)이 바디 영역(107)을 주입 형성하여야 하는 에피택셜층 상에 형성되고, 아울러 상기 제1 게이트 구조(106)를 형성할 때, 증착된 재료층도 상기 에피택셜층 위에 형성되고, 대응되는 부분의 제1 게이트 유전층(105) 표면에 형성되며, 이때, 이온 주입을 진행하여 상기 바디 영역(107)을 형성할 때, 이 부분 에피택셜층 상부의 제1 게이트 구조(106)를 형성하기 위한 재료층을 제거하고 또한 대응되는 부분의 제1 게이트 유전층(105)을 노출시킬 수 있으며, 이때 다시 이온 주입을 진행하고, 여기에서 일부 제1 게이트 유전층은 이온 주입 시 상기 에피택셜층을 보호할 수 있다. 다른 일 선택가능한 예시에서, 이온 주입을 진행하여 상기 바디 영역(107)과 후속의 상기 소스 전극(109)을 형성한 후의 후속 공정에서, 또한 진일보로 상기 제1 게이트 구조(106)와 상기 제2 게이트 구조에 대하여 에칭을 진행하여 장치 게이트 전극을 형성하여야 한다. 일 선택가능한 예시에서, 상기 바디 영역(107)의 하부 표면이 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)의 저부보다 높고, 상기 바디 영역(107)의 저부와 두 가지 트렌치의 저부 사이에 일정한 높이차를 구비하며, 그리고, 일 예시에서, 또한 이온 주입 후 고온 어닐링을 진행하는 단계가 포함되어, 상기 바디 영역(107)을 형성하고, 그 중에서, 일 예시에서, 장치의 역치 전압, 항복 전압 등 성능 파라미터에 의하여 주입 사용량을 조절하여야 한다.
도1 중의 S5 및 도7에 도시된 바와 같이, 상기 바디 영역(107)을 형성한 후, 상기 에피택셜층(101) 상에 소스 전극 주입 마스크(108)를 형성하고, 상기 소스 전극 주입 마스크(108)에는 몇 개의 주입 마스크 유닛(108a)이 포함되고 또한 인접된 상기 주입 마스크 유닛(108a) 사이에는 간격을 구비하며, 상기 주입 마스크 유닛(108a)은 상기 제1 트렌치(102)와 상기 제2 트렌치(103)의 교차 영역을커버하고 또한 상기 교차 영역 주위의 상기 주입 영역(104)을 연장 커버하여, 상기 바디 영역(107)에 적어도 하나의 차단 영역을 형성하며, 일 예시에서, 상기 주입 마스크 유닛(108a)은 그 주위 가장 인접된 네 개의 상기 주입 영역(104)을 연장 커버하고, 그 중에서, 상기 차단 영역은 바로 상기 주입 마스크 유닛(108a)이 커버한 상기 바디 영역(107) 부분의 영역이므로, 상기 소스 전극 주입 마스크의 차단 하에, 이 부분 구역의 바디 영역은 이온 주입을 진행하지 않고, 여전히 바디 영역의 일부로 하며, 그 중에서, 상기 소스 전극 주입 마스크의 특징 크기는 상대적으로 비교적 커 공정의 실시에 유리하고, 일 예시에서, 상기 소스 전극 주입 마스크(108)의 특징 크기(CD)는 0.3-0.5 마이크로미터 사이인 바, 0.35 마이크로미터, 0.4 마이크로미터 또는 0.45 마이크로미터일 수 있고, 그리고, 이는 I line 장치를 사용하여 구현할 수 있다.
이어, 도1 중의 S6 및 도7-9에 도시된 바와 같이, 상기 소스 전극 주입 마스크(108)를 바탕으로 상기 에피택셜층(101)에 대하여 이온 주입을 진행하여 상기 바디 영역(107)에 소스 전극(109)을 형성하고, 상기 차단 영역이 바디 영역 인출 영역(110)을 구성하며, 상기 소스 전극(109)의 상부 표면과 상기 바디 영역 인출 영역(110)의 상부 표면이 서로 가지런하며, 이때, 상기 소스 전극(109)의 상부 표면은 바디 영역(107)에 대하여 주입을 진행한 후의 상부 표면, 즉 에피택셜층(101)의 상부 표면을 가리키고, 이때의 바디 영역 인출 영역(110)의 상부 표면은 상기 소스 전극 마스크(108)에 의하여 차단된 부분의 소스 전극(109) 주입을 진행하지 않은 상부 표면, 즉 상기 바디 영역(107)의 상부 표면 즉 에피택셜층(101)의 상부 표면이다. 상기 공정을 바탕으로, 본 발명은 상기 소스 전극 주입 마스크(108)의 차단 하에 소스 전극(109) 이온 주입을 진행하여, 소스 전극(109)을 형성하는 동시에 바디 영역(107)의 인출 구역을 형성하는 바, 즉 동시에 상기 바디 영역 인출 영역(110)을 정의하여, 소스 전극(109) 접촉 홀을 제조할 필요가 없이 상기 소스 전극(109)과 상기 바디 영역(107)에 대하여 전기적 인출을 진행하고, 전통적인 장치 구조에서 소스 전극 접촉 홀과 장치 트렌치 사이는 엄격하게 두 층 사이의 거리(overlap)을 제어하여야 하고, 장치 진성 피치(pitch)의 감소에 따라, 서로 다른 소스 전극 접촉 홀과 장치 트렌치 간의 overlap의 비대칭은 VT(역치 전압) 또는 ID(드레인 전극 누전) 문제를 초래하지만, 본 발명에서는 자기 정렬 공정을 사용하기 때문에 이러한 문제가 존재하지 않고, 소스 전극 구조(metal)가 활성 영역에서 잘 접촉되기만 하면, 장치 트렌치와 소스 전극 사이의 overlap은 대칭되는 것이며, 본 발명의 방안에서 상기 소스 전극(109)과 상기 바디 영역(107)의 상부 표면이 서로 가지런하여, 상기 소스 전극(109)과 상기 바디 영역(107)의 등전위 전기적 인출을 구현할 수 있어, 장치에 사전 항복이 발생하는 것을 방지하는데 유리하고, 바디 영역 floating(바디 영역에서 source 등전위를 인출하지 않아, 쉽게 작동 중에 전위차가 존재하여 ID 이상을 초래함) 상황 하에서, 폐루프 구조 작동 과정에 쉽게 전하가 누적되어 항복을 초래하는 문제를 방지하는데 유리하며, 본 발명의 상기 방안은 계속하여 셀룰러 유닛 피치를 감소시켜, pitch size를 진일보로 0.9um 이하로 축소시킬 수 있어, 진일보로 장치의 트렌치 밀도를 향상시키고 온 저항을 낮추며, 장치 소모를 낮추고 스위칭 응답 속도를 향상시키며, 아울러 셀룰러 유닛 피치가 감소하는 추세 하에서, 접촉 홀을 제조할 필요없이 소스 전극(109)과 바디 영역(107)을 등전위 인출할 수 있고, 또한 장치가 사전 항복하는 상황이 발생하지 않도록 할 수 있어, 안정적인 장치 전기적 특성을 취득하고, 공정 제조 상에서도 쉽게 구현하고 대량 생산할 수 있다.
그 중에서, 일 예시에서, 상기 주입 마스크 유닛(108a)은 상기 제1 트렌치(102)와 제2 트렌치(103)의 교차 영역을커버하고 또한 상기 교차 영역 주위의 네 개의 상기 주입 영역(104)을 연장 커버하여, 각 상기 바디 영역(107)에 네 개의 상기 바디 영역 인출 영역(110)을 형성하는 바, 즉 상기 주입 마스크 유닛(108a)이 차단하는 상기 바디 영역(107)의 부분이 상기 바디 영역 인출 영역(110)을 구성하고, 상기 주입 마스크 유닛(108a)의 작용 하에, 네 개의 상기 바디 영역 인출 영역(110) 사이에 간격을 구비하고 또한 각각 상기 주입 영역(104)의 네 개의 모퉁이에 위치하며, 상기 소스 전극(109)의 주위에 형성되고, 바람직하게는, 네 개의 상기 바디 영역 인출 영역(110)은 상기 바디 영역(107)에서 대칭 분포되어, 전기적 균일성을 향상시키는데 유리하다.
일 예시에서, 상기 제1 트렌치(102)와 상기 제2 트렌치(103)가 상호 수직되고, 형성된 상기 주입 영역(104)의 형상에는 사각형이 포함되며, 그 중에서, 상기 주입 마스크 유닛(108a)의 형상에는 사각형이 포함되고, 또한 상기 주입 마스크 유닛(108a)과 교차되는 각 상기 주입 영역(104)의 상호 교차 구역의 면적이 같으며, 상기 주입 영역(104)의 형상은 정방형을 형성하도록 선택하고, 상기 주입 마스크 유닛(108a)도 정방형을 선택하기 때문에, 형성된 상기 바디 영역 인출 영역(110)도 정방형이고, 상기 바디 영역(107)에서 대칭 분포되어, 대칭 구조의 상기 소스 전극(109)을 취득하고, 전기적 균일성을 향상시키는데 유리하다.
도10 및 도11에 도시된 바와 같이, 일 예시로서, 전술한 단계에서 형성된 상기 제1 게이트 구조(106), 상기 제2 게이트 구조, 상기 제1 게이트 유전층(105) 및 상기 제2 게이트 유전층의 상부 표면이 서로 가지런하고, 그 중에서, 상기 제1 게이트 유전층(105) 및 상기 제2 게이트 유전층이 단지 상기 제1 트렌치(102)와 상기 제2 트렌치(103)에 형성되는 것일 수도 있고, 또한 상기 제1 게이트 유전층(105) 및 상기 제2 게이트 유전층이 상기 제1 트렌치(102)와 상기 제2 트렌치(103)에 형성되고 또한 상기 에피택셜층(101)의 표면에 연장 형성되는 것일 수 있으며, 그 중에서,
해당 예시는 상기 소스 전극(109)을 형성한 후 또한, 상기 제1 게이트 구조(106)에 대하여 에칭백을 진행하여 제1 게이트 전극(111)을 취득하고, 또한 상기 제1 게이트 전극(111) 상에 제1 절연층(112)을 형성하고, 상기 제1 절연층(112)은 상기 제1 트렌치(102) 내에 충진되며, 마찬가지로, 상기 제2 게이트 구조에 대하여 에칭백을 진행하여 제2 게이트 전극을 취득하고, 또한 상기 제2 게이트 전극 상에 제2 절연층을 형성하고, 상기 제2 절연층은 상기 제2 트렌치(103) 내에 충진되는 단계가 포함되고, 바람직하게는, 상기 제1 절연층(112), 상기 제2 절연층, 상기 바디 영역(107) 및 상기 소스 전극(109)의 상부 표면이 상호 가지런하고, 상기 소스 전극 구조(114)는 또한 상기 제1 절연층(112) 및 상기 제2 절연층의 상부 표면에 연장 형성되며, 그 중에서, 일 예시에서, 형성된 상기 제1 게이트 전극(111) 및 상기 제2 게이트 전극의 상부 표면이 상기 소스 전극(109)의 하부 표면보다 높고, 그리고, 고밀도 플라즈마(HDP) 공정을 사용하여 고밀도 플라즈마 산화층을 증착할 수 있는 바, 즉 제1 절연 재료층 및 제2 절연 재료층을 형성하고, 다시 제1 절연 재료층 및 제2 절연 재료층에 대하여 CMP를 진행하는 바, 즉 증착한 고밀도 플라즈마 산화층에 대하여 CMP를 진행하여, 상기 제1 절연층(112) 및 상기 제2 절연층을 취득하고, 일 예시에서, 상기 제1 절연 재료층 및 상기 절연 재료층의 높이가 상기 에피택셜층(101)의 상부 표면보다 높은 바, 즉 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)로부터 도출되고, 다시 상기 제1 절연 재료층 및 상기 제2 절연 재료층에 대하여 CMP를 진행하여 상기 제1 절연층(112) 및 상기 제2 절연층을 취득하여, 형성된 절연층의 품질을 향상시킬 수 있고, 일 예시에서, 상기 제1 게이트 구조(106) 및 상기 제2 게이트 구조에 대한 에칭백 깊이가 2000A-3000A 사이인 바, 즉 상기 제1 게이트 전극(111) 및 상기 제2 게이트 전극의 상부 표면과 상기 에피택셜층(101)의 상부 표면 상이의 거리가 2000A-3000A 사이인 것으로 이해할 수 있고, 본 예시에서 2500A일 수 있으며, 증착한 상기 제1 절연 재료층 및 제2 절연 재료층의 두께는 3000A-4000A 사이인 바, 본 예시에서, 대응되게 2500A 에칭되고, 증착한 HDP 산화층은 3000A일 수 있다.
예시로서, 도10과 도11에 도시된 바와 같이, 상기 제1 절연층(112) 및 상기 제2 절연층을 형성한 후 또한, 적어도 상기 소스 전극(109) 상부 표면 및 상기 바디 영역 인출 영역(110)의 상부 표면에 소스 전극(109) 상 금속 규화물층(silicide)을 형성하는 단계가 포함되고, 일 예시에서, Ti silicide일 수 있으나 이에 제한되지 않고, 상기 소스 전극 구조(114)는 상기 소스 전극(109) 상 금속 규화물층 표면에 형성되는 바, 그 중에서, 상기 금속 규화물의 형성 공정은 적어도 상기 바디 영역(107) 및 상기 소스 전극(109)의 상부 표면에 금속 티타늄을 형성하고, 다시 RTP(Rapid Thermal Processing, 쾌속 열처리)를 진행하여, 상기 금속 규화물층을 형성하여 접촉 저항을 낮추는 것일 수 있다.
도1 중의 S7 및 도10-11에 도시된 바와 같이, 상기 에피택셜층(101) 상에 상기 소스 전극(109) 상부 표면 및 상기 바디 영역 인출 영역(110)의 상부 표면과 모두 상호 접촉하는 소스 전극 구조(114)를 형성하여, 상기 소스 전극(109) 및 상기 바디 영역(107)을 전기적으로 인출하는 바, 그 중에서, 상기 소스 전극 구조(114)의 재료는 알루미늄일 수 있으나 이에 제한되지 않는다.
도12-13에 도시된 바와 같이, 상기 트렌치 전계효과 트랜지스터 구조의 제조에는 또한 인출 게이트 구조를 제조하는 단계가 포함되는 바, 그 중에서, 상기 에피택셜층(101)에는 장치 영역(B)과 단말 영역(A)이 정의되어 있고, 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)는 상기 장치 영역(B)에 형성되며, 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)를 형성함과 동시에 상기 단말 영역(A)에 인출 게이트 트렌치(200)를 제조하고, 또한 상기 인출 게이트 트렌치(200)의 내벽 상에 인출 게이트 유전층(201)을 형성하며, 상기 인출 게이트 유전층(201) 표면에 인출 게이트 전극(202)을 형성하고, 또한 상기 단말 영역(A) 상에 또한 상기 인출 게이트 전극(202)과 전기적으로 연결되는 인출 게이트 전극 구조(203)를 형성하며, 그 중에서, 상기 인출 게이트 유전층(201)과 상기 제1 게이트 유전층(105) 및 상기 제2 게이트 유전층은 동일한 공정을 바탕으로 형성되고, 상기 인출 게이트 전극(202)과 상기 제1 게이트 구조(106) 및 상기 제2 게이트 전극 구조가 동일한 공정을 바탕으로 형성되며, 일 예시에서, 상기 제1 게이트 구조(106) 및 상기 제2 게이트 구조를 에칭하여 제1 게이트 전극(111) 및 상기 제2 게이트 전극을 형성할 때, 상기 인출 게이트 트렌치(200) 내의 상기 인출 게이트 전극(202)을 보류하여, 후속으로 인출 게이트 전극 구조를 형성할 때 인출 게이트 전극 구조와 전기적으로 연결되어 전기적 인출을 진행하게 한다. 그리고, 상기 제1 게이트 전극(111) 및 상기 제2 게이트 전극은 주변의 트렌치를 통하여 게이트 패드(gate pad)로 인출될 수 있고, 일 예시에서, 상기 제1 게이트 전극(111) 및 상기 제2 게이트 전극은 상기 제1 트렌치 및 상기 제2 트렌치를 통하여 다이(die) 변두리로 인출하고, 다시 큰 트렌치를 사용하여 모든 다이 변두리의 트렌치를 연결시켜 케이트 패드로 인입하며, 일 선택가능한 예시에서, 상기 단말 영역(A)의 상기 인출 게이트 구조를 통하여 상기 게이트 전극 및 상기 제2 게이트 전극을 전기적으로 인출한다.
일 예시에서, 상기 인출 게이트 전극 구조(203)와 상기 소스 전극 구조(114)는 동일한 공정을 바탕으로 제조하는 바, 예를 들면 하나의 전체 금속 재료층을 형성하고, 그 후 다시 에칭을 진행하며, 예를 들면 포토마스크를 이용하여 에칭을 진행하여, 상기 소스 전극 구조(114)와 사기 인출 게이트 전극 구조(203)가 서로 분리하도록 에칭을 실시하여, 양자가 상호 절연되도록 한다, 다른 일 선태가능한 예시에서, 상기 인출 게이트 전극(202)을 형성한 후 또한 인출 게이트 전극 상 금속 규화물층(204)을 제조하는 단계가 포함되고, 또한 상기 인출 게이트 전극 구조(203)는 상기 인출 게이트 전극 상 금속 규화물층(204)의 표면에 형성되어 접촉 저항을 낮춘다. 일 선택가능한 예시에서, 상기 인출 게이트 전극(202)의 상부 표면과 상기 소스 전극(109)의 상부 표면이 서로 가지런하고, 상기 인출 게이트 전극 구조(204)와 상기 소스 전극 구조(114)가 절연되며 또한 양자는 동일한 공정을 바탕으로 제조된다.
실시예2
도10-13에 도시된 바와 같이, 또한 도1-9를 참조하면, 본 발명에서는 또한 트렌치 전계효과 트랜지스터 구조를 제공하는 바, 그 중에서, 상기 트렌치 전계효과 트랜지스터 구조는 본 발명의 실시예1의 트렌치 전계효과 트랜지스터 구조의 제조 방법을 사용하여 제조한 것을 사용하는 것이 바람직하고, 또한 기타 방법으로 제조한 것일 수도 있음은 물론이며, 상기 트렌치 전계효과 트랜지스터 구조에는 반도체 기판(100), 에피택셜층(101), 상기 에피택셜층(101)에 형성되는 제1 트렌치(102) 및 제2 트렌치(103), 제1 게이트 유전층(105), 제2 게이트 유전층(미도시), 제1 게이트 전극(111), 제2 게이트 전극(미도시), 바디 영역(107), 소스 전극(109) 및 소스 전극 구조(114)가 포함되고, 그 중에서,
상기 반도체 기판(100)은 제1 도핑 유형의 기판일 수 있고, 그리고, 일 예시에서, N형 도핑 기판을 선택하고, 또한 일 예시에서, 해비 도핑 기판일 수 있는 바, 예를 들면 상기 반도체 기판(100)에 도핑한 상기 제1 도핑 유형 이온의 농도가 1×1019/cm3보다 크거나 같은 것일 수 있다. 설명하여야 할 바로는, 상기 반도체 기판(100)은 규소 기판, 게르마늄-규소 기판, 탄화규소 기판 등일 수 있고, 본 예시에서, 상기 반도체 기판(100)은 N++형 도핑의 규소 기판을 선택 사용하는 바, 예를 들면, 0.001-0.003ohm*cm일 수 있다.
그리고, 일 예시에서, 상기 에피택셜층(101)의 도핑 유형과 상기 반도체 기판(100)의 도핑 유형이 일치하고, 일 선택가능한 예시에서, 상기 에피택셜층(101)의 도핑 농도가 상기 반도체 기판(100)의 도핑 농도보다 낮고, 본 예시에서, 상기 에피택셜층(101)은 N-형 단결정 규소 에피택셜층을 선택한다.
구체적으로 말하면, 상기 에피택셜층(101)에 몇 개의 평행 이격 배치되는 제1 트렌치(102) 및 몇 개의 평행 이격 배치되는 제2 트렌치(103)가 형성되고, 그 중에서, 상기 제1 트렌치(102)와 상기 제2 트렌치(103)가 상호 교차 구비되어 몇 개의 교차 영역을 형성하고, 또한 인접된 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)가 에워싸여 몇 개의 주입 구역(104)을 형성하며, 일 예시에서, 상기 트렌치(102)와 상기 제2 트렌치(103)가 상호 수직되고, 형성된 상기 주입 영역(104)의 형상은 사각형이며, 두 개의 인접된 상기 제1 트렌치(102) 및 두 개의 인접된 상기 제2 트렌치(103)가 에워싸여 하나의 사각형 구조를 갖는 상기 주입 영역(104)을 형성하고, 하나의 사각형 배치의 트렌치 전계효과 트랜지스터(square layout trench MOS)를 구성하여, 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)에 게이트 전극을 배치 형성할 수 있어 장치 구조를 제조하고, 장치의 채널 밀도를 향상시키며, 장치의 온 저항을 낮추며, 일 선택가능한 예시에서, 상기 제1 트렌치(102) 사이의 간격과 상기 제2 트렌치(103) 사이의 간격이 같기 때문에, 몇 개의 크기가 같은 정사각형의 상기 주입 영역(104)을 취득할 수 있고, 상기 주입 영역(104)의 형상은 또한 장방형 또는 기타 제1 트렌치(102)와 제2 트렌치(103)를 바탕으로 취득하는 형상이고 이에 제한되지 않으며, 실제 수요에 의거하여 설정할 수 있다.
상기 제1 게이트 유전층(105)은 연속적으로 상기 제1 트렌치(102)의 저부 및 측벽에 형성되고, 상기 제1 게이트 유전층(105)의 상부 표면과 상기 에피택셜층(101)의 상부 표면이 서로 가지런하며, 또한 상기 제1 게이트 유전층(105)은 연속적으로 상기 제1 트렌치(102)의 저부, 측벽 및 상기 제1 트렌치(102)의 주위의 상기 에피택셜층(101) 표면에 형성될 수 있다. 마찬가지 이치로, 상기 제2 게이트 유전층은 상기 제1 게이트 유전층(105)의 구조와 유사하며, 여기에서는 상세한 설명을 생략하도록 한다.
상기 제1 게이트 전극(111)은 상기 제1 게이트 유전층(105) 표면에 형성되고, 또한 상기 제1 게이트 전극(111)은 상기 제1 트렌치(102) 내에 충진되며, 또한 상기 제1 게이트 전극(111)의 상부 표면이 상기 에피택셜층(101)의 상부 표면보다 낮고, 그 재료에는 다결정 규소가 포함되나 이에 제한되지 않으며, 일 예시에서, 상기 제1 게이트 전극(111)의 상부 표면과 상기 에피택셜층(101)의 상부 표면 사이의 간격은 2000A-3000A 사이인 바, 본 예시에서는 2500A일 수 있고, 마찬가지 이치로, 상기 제2 게이트 전극은 상기 제1 게이트 전극(111)의 구조와 유사하며, 여기에서는 상세한 설명을 생략하도록 한다.
예시로서, 상기 트렌치 전계효과 트랜지스터 구조에는 또한 상기 제1 게이트 전극(111) 상에 형성되고 또한 상기 제1 트렌치(102) 내에 충진되는 제1 절연층(112), 및 상기 제2 게이트 전극 상에 형성되고 또한 상기 제2 트렌치 내에 충진되는 제2 절연층이 포함되고, 또한 상기 소스 전극 구조(114)는 또한 상기 제1 절연층(112) 및 상기 제2 절연층의 상부 표면에 연장 형성되며, 그 중에서, 상기 제1 절연층 및 상기 제2 절연층의 재료에는 산화규소가 포함되나 이에 제한되지 않는다.
상기 바디 영역(107)은 상기 주입 영역(104)에 형성되고, 상기 바디 영역(107)과 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)가 상호 인접되며, 상기 바디 영역(107)에는 적어도 하나의 바디 영역 인출 영역(110)이 포함되고, 상기 바디 영역 인출 영역(110)과 상기 바디 영역(107) 주위 인접된 상기 교차 영역이 상호 인접되며; 일 예시에서, 상기 바디 영역(107)의 도핑 유형은 상기 에피택셜층(101) 및 상기 반도체 기판(100)의 도핑 유형과 상반되고, 상기 바디 영역(107)은 상기 제2 도핑 유형을 구비하며, 본 예시에서, 상기 바디 영역(107)은 P형 라이트 도핑을 선택한다. 그리고, 상기 바디 영역(107)의 하부 표면이 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)의 저부보다 높고, 상기 바디 영역(107) 저부와 두 가지 트렌치의 저부 사이에 일정한 높이차를 구비한다.
상기 소스 전극(109)은 상기 바디 영역(107)에 형성되고, 상기 소스 전극(109)은 상기 바디 영역 인출 영역(110)과 상호 인접되며, 또한 상기 소스 전극(109)의 상부 표면이 상기 바디 영역 인출 영역(110)의 상부 표면과 상호 가지런하며, 본 발명은 상기 바디 영역 인출 영역(110)을 바탕으로 상기 바디 영역(107)을 전기적으로 인출하고, 또한 상기 소스 전극(109)과 상기 바디 영역(107)의 상부 표면이 서로 가지런하여, 상기 소스 전극(109)과 상기 바디 영역(107)의 등전위 전기적 인출을 구현할 수 있어, 장치에 사전 항복의 상황이 발생하는 것을 방지하는데 유리하며, 본 발명은 접촉 홀을 제조하여 소스 전극(109)과 바디 영역(107)을 등전위 인출할 필요가 없고, 계속하여 셀룰러 유닛 피치를 감소시켜, 진일보로 장치의 트렌치 밀도를 향상시키고 온 저항을 낮추며, 장치 소모를 낮추고 스위칭 응답 속도를 향상시키며, 아울러 셀룰러 유닛 피치가 감소하는 추세 하에서, 접촉 홀을 제조할 필요없이 소스 전극(109)과 바디 영역(107)을 등전위 인출할 수 있고, 또한 장치가 사전 항복하는 상황이 발생하지 않도록 할 수 있어, 안정적인 장치 전기적 특성을 취득한다.
예시로서, 상기 제1 트렌치(102)와 상기 제2 트렌치(103)가 상호 수직되고, 형성된 상기 주입 영역(104)의 형상에 사각형이 포함되며, 예를 들면, 정방형을 선택할 수 있고, 각 상기 바디 영역(107)에는 네 개의 상기 바디 영역 인출 영역(110)이 포함되며, 정방형을 선택할 수 있고, 각 바디 영역 인출 영역(110)의 면적이 같고 또한 인접된 상기 바디 영역 인출 영역(110) 사이에 간격을 구비하며, 각각 상기 주입 영역(104)의 네 개의 모퉁이에 위치하며, 상기 소스 전극(109)의 주위에 형성되고, 바람직하게는, 네 개의 상기 바디 영역 인출 영역(110)은 상기 바디 영역(107)에서 대칭 분포되고, 바람직하게는, 상기 바디 영역 인출 영역(110)은 상기 바디 영역(107)에서 대칭되게 분포되어, 대칭 구조의 상기 소스 전극(109)을 취득하여, 전기적 균일성을 향상시키는데 유리하다.
상기 소스 전극 구조(114)와 상기 소스 전극(109)의 상부 표면 및 상기 바디 영역 인출 영역(110)의 상부 표면과 모두 상호 접촉되어, 상기 소스 전극(109) 및 상기 바디 영역(107)을 전기적으로 인출하는 바, 그 중에서, 상기 소스 전극 구조(114)의 재료는 알루미늄일 수 있으나 이에 제한되지 않는다.
예시로서, 상기 트렌치 전계효과 트랜지스터 구조에는 또한 소스 전극 상 금속 규화물층(113)이 포함되고, 상기 소스 전극 상 금속 규화물층(113)은 적어도 상기 소스 전극(109) 상부 표면 및 상기 바디 영역 인출 영역(110) 상부 표면에 형성되며, 또한 상기 소스 전극(114) 구조는 상기 소스 전극 상 금속 규화물층(113) 표면에 형성되어, 접촉 저항을 낮추고, 일 예시에서, Ti silicide일 수 있으나 이에 제한되지 않는다.
예시로서, 도12 및 13에 도시된 바와 같이, 상기 트렌치 전계효과 트랜지스터 구조에는 또한 인출 게이트 구조가 포함되는 바, 그 중에서, 상기 에피택셜층(101)에는 장치 영역(B)과 단말 영역(A)이 정의되어 있고, 일 예시에서, 상기 제1 트렌치(102) 및 상기 제2 트렌치(103)는 상기 장치 영역(B)에 형성되고, 상기 인출 게이트 구조는 상기 단말 영역(A)에 형성되며, 상기 인출 게이트 구조에는, 인출 게이트 트렌치(200), 상기 인출 게이트 트렌치(200)의 내벽 상에 형성되는 게이트 유전층(201), 상기 인출 게이트 유전층(201) 표면에 형성되는 인출 게이트 전극(202), 및 상기 단말 영역 상에 형성되고 상기 인출 게이트 전극(202)과 전기적으로 연결되는 인출 게이트 전극 구조(203)가 포함되고, 또한 상기 인출 게이트 전극 구조(203)와 상기 소스 전극 구조(114)가 상호 절연된다. 일 선택가능한 예시에서, 상기 인출 게이트 전극(202) 상에는 또한 인출 게이트 전극 상 금속 규화물층(204)이 형성되고, 또한 상기 인출 게이트 전극 구조(203)는 상기 인출 게이트 전극 상 금속 규화물층(204)의 표면에 형성되어, 접촉 저항을 낮춘다. 그리고, 상기 제1 게이트 전극(111) 및 상기 제2 게이트 전극은 주변의 트렌치를 통하여 게이트 패드(gate pad)로 인출될 수 있고, 일 예시에서, 상기 제1 게이트 전극(111) 및 상기 게이트 전극은 상기 제1 트렌치 및 상기 제2 트렌치를 통하여 다이(die) 변두리로 인출하고, 다시 큰 트렌치를 사용하여 모든 다이 변두리의 트렌치를 연결시켜 케이트 패드로 인입하며, 일 선택가능한 예시에서, 상기 단말 영역(A)의 상기 인출 게이트 구조를 통하여 상기 게이트 전극 및 상기 제2 게이트 전극을 전기적으로 인출한다.
비교예
도14-15에 도시된 바와 같이, 본 발명에서는 또한 비교예를 제공하는 바, 해당 비교예에서 제공하는 트렌치 전계효과 트랜지스터에는 반도체 기판(300), 에피택셜층(301), 바디 영역(302), 소스 전극(303), 소스 전극 접촉 홀(304) 및 소스 전극 구조(305)가 포함되고, 해당 비교예에서는 소스 전극 접촉 홀(304)을 바탕으로 소스 전극(303)과 바디 영역(302)의 전기적 인출을 구현하며, 해당 비교예에서는 소스 전극 접촉 홀을 제조하여야 하고, 일정한 장치 공간을 차지하며, 또한 포토리소그래피 공정의 제한을 받고, 그리고, 해당 예시의 장치 구조는 피치 사이즈(pitch size)가 진일보로 낮아짐에 따라, 소스 전극 구역이 축소하고, 소스 전극 접촉 홀의 공정 난이도가 증가하며, O.L margin(overlay photo 두 층 정렬의 측량), 소스 전극 접촉 홀 내에 Ti/W를 충진시켜 소스 전극 구조를 형성할 때, 장치 특징 크기(CD)가 작아져, Ti 공정 등이 제한을 받고, Ti가 균일하게 접촉 홀에 스퍼터링될 수 없고, 균일한 silicide를 형성할 수 없으며, 홀 내에 Ti/W가 비교적 훌륭한 금속 접촉을 형성할 수 없고, 또한 바디 영역에 쉽게 floating 상황이 발생하고, 소스 전극과 바디 영역이 등전위 인출을 형성할 수 없으며, 장치 작동 중에 사전 항복 현상이 발생하나, 본 발명의 실시예1과 실시예2를 바탕으로 하는 방안은 효과적으로 상기 문제를 해결할 수 있다.
요약하면, 본 발명의 트렌치 전계효과 트랜지스터 구조 및 그 제조 방법은, 소스 전극 주입 마스크를 설계하는 것을 통하여 소스 전극 자기 정렬 주입을 진행하고, 소스 전극을 형성하는 동시에 바디 영역 인출 영역을 형성하며, 직접 소스 전극과 바디 영역을 인출하여, 본 발명에서 사용하는 자기 정렬 기술은 계속하여 셀룰러 유닛 피치를 감소시킬 수 있고, 소스 전극 접촉 홀을 구비하는 방식을 통하여 소스 전극과 바디 영역에 대하여 등전위 전기적 인출을 진행할 필요가 없으며, 사각형 트렌치 전계효과 트랜지스터 폐루프 구조에 대하여, 공정과 배치 상으로부터 셀룰러 유닛 피치의 축소 및 바디 영역의 인출 문제를 해결하여, 장치가 사전에 항복되는 문제가 나타나는 것을 피한다. 그러므로, 본 발명은 종래 기술의 여러 가지 결함을 극복하고 높은 산업상 이용성을 구비하고 있다.
이상에서는 본 발명을 특정의 실시예에 대해서 도시하고 설명하였지만, 본 발명은 상술한 실시예만 한정되는 것은 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 청구범위에 기재된 본 발명의 기술적 사상의 요지를 벗어나지 않는 범위에서 얼마든지 다양하게 변경하여 실시할 수 있을 것이다. 그러므로, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상의 요지를 벗어나지 않는 범위에서 진행한 수정과 변경은 본 발명의 청구범위에 속한다 하여야 할 것이다.

Claims (13)

  1. 트렌치 전계효과 트랜지스터 구조의 제조 방법에 있어서, 상기 제조 방법에는,
    반도체 기판을 제공하고, 또한 상기 반도체 기판 상에 에피택셜층을 형성하며;
    상기 에피택셜층에 몇 개의 평행 이격 배치되는 제1 트렌치 및 몇 개의 평행 이격 배치되는 제2 트렌치를 형성하는 바, 그 중에서, 상기 제1 트렌치와 상기 제2 트렌치가 상호 교차 구비되어, 인접된 상기 제1 트렌치 및 상기 제2 트렌치를 바탕으로 에워싸 몇 개의 주입 영역을 형성하며;
    상기 제1 트렌치의 내벽 상에 제1 게이트 유전층을 형성하고, 상기 제1 게이트 유전층 상에 제1 게이트 구조를 형성하며, 상기 제1 게이트 구조는 상기 제1 트렌치 내에 충진되고, 또한 상기 제2 트렌치의 내벽 상에 제2 게이트 유전층을 형성하고, 상기 제2 게이트 유전층 상에 제2 게이트 구조를 형성하며, 상기 제2 게이트 구조는 상기 제2 트렌치 내에 충진되며;
    상기 에피택셜층에 대하여 이온 주입을 진행하여 상기 주입 영역에 바디 영역을 형성하고, 상기 바디 영역이 상기 제1 트렌치 및 상기 제2 트렌치와 모두 상호 인접되며;
    상기 에피택셜층 상에 소스 전극 주입 마스크를 형성하고, 상기 소스 전극 주입 마스크에는 몇 개의 이격되는 주입 마스크 유닛이 포함되며, 상기 주입 마스크 유닛은 상기 제1 트렌치와 제2 트렌치의 교차 영역을 커버하고 또한 상기 교차 영역 주위의 상기 주입 영역을 연장 커버하여, 상기 바디 영역 상에 적어도 하나의 차단 영역을 형성하며;
    상기 소스 전극 주입 마스크를 바탕으로 상기 에피택셜층에 대하여 이온 주입을 진행하여 상기 바디 영역에 소스 전극을 형성하고, 상기 차단 영역이 바디 영역 인출 영역을 구성하며; 및
    상기 에피택셜층 상에 상기 소스 전극 상부 표면 및 상기 바디 영역 인출 영역의 상부 표면과 모두 상호 접촉하는 소스 전극 구조를 형성하여, 상기 소스 전극 및 상기 바디 영역을 등전위로 전기적으로 인출하는 단계가 포함되는 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조의 제조 방법.
  2. 제1항에 있어서,
    상기 소스 전극을 형성한 후 또한, 상기 제1 게이트 구조에 대하여 에칭백을 진행하여 제1 게이트 전극을 취득하고, 또한 상기 제1 게이트 전극 상에 제1 절연층을 형성하고, 상기 제1 절연층은 상기 제1 트렌치 내에 충진되며, 상기 제2 게이트 구조에 대하여 에칭백을 진행하여 제2 게이트 전극을 취득하고, 또한 상기 제2 게이트 전극 상에 제2 절연층을 형성하고, 상기 제2 절연층은 상기 제2 트렌치 내에 충진되며, 또한 상기 소스 전극 구조는 또한 상기 제1 절연층 및 상기 제2 절연층의 상부 표면에 연장 형성되는 단계가 더 포함되는 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층을 형성한 후 또한, 적어도 상기 소스 전극 상부 표면 및 상기 바디 영역 인출 영역 상부 표면에 소스 전극 상 금속 규화물층을 형성하고, 상기 소스 전극 구조는 상기 소스 전극 상 금속 규화물층 표면에 형성되는 단계가 더 포함되는 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 게이트 유전층 및 상기 제2 게이트 유전층을 형성하기 전 또한, 상기 제1 트렌치 및 상기 제2 트렌치의 내벽 표면에 희생 산화층을 형성하고 또한 상기 희생 산화층을 제거하여 트렌치 내벽 수선을 진행하는 단계가 더 포함되는 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조의 제조 방법.
  5. 제1항에 있어서,
    상기 주입 마스크 유닛은 상기 제1 트렌치와 제2 트렌치의 교차 영역을 커버하고 또한 상기 교차 영역 주위의 네 개의 상기 주입 영역을 연장 커버하여, 각 상기 바디 영역에 네 개의 상기 바디 영역 인출 영역을 형성하는 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 트렌치와 상기 제2 트렌치가 상호 수직되고, 형성된 상기 주입 영역의 형상에는 사각형이 포함되며, 그 중에서, 상기 주입 마스크 유닛의 형상에는 사각형이 포함되고, 또한 상기 주입 마스크 유닛과 각 상기 주입 영역의 상호 교차 구역의 면적이 같은 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조의 제조 방법.
  7. 제1항에 있어서,
    상기 트렌치 전계효과 트랜지스터의 제조에는 또한 인출 게이트 구조를 제조하는 단계가 더 포함되는 바, 그 중에서, 상기 에피택셜층에는 장치 영역과 단말 영역이 정의되어 있고, 상기 제1 트렌치 및 상기 제2 트렌치는 상기 장치 영역에 형성되며, 상기 인출 게이트 구조를 제조하는 단계에는, 상기 제1 트렌치 및 상기 제2 트렌치를 형성함과 동시에 상기 단말 영역에 인출 게이트 트렌치를 제조하고, 상기 인출 게이트 트렌치의 내벽 상에 인출 게이트 유전층을 형성하며, 상기 인출 게이트 유전층 표면에 인출 게이트 전극을 형성하고, 상기 단말 영역 상에 상기 인출 게이트 전극과 전기적으로 연결되는 인출 게이트 전극 구조를 형성하며, 또한 상기 인출 게이트 전극 구조와 상기 소스 전극 구조가 상호 절연되는 것이 포함되는 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조의 제조 방법.
  8. 제7항에 있어서,
    상기 인출 게이트 전극의 상부 표면과 상기 소스 전극의 상부 표면이 서로 가지런하고, 그 중에서, 상기 인출 게이트 전극을 형성한 후 또한, 상기 인출 게이트 전극 상부 표면에 인출 게이트 전극 상 금속 규화물층을 제조하는 단계를 포함하고, 또한 상기 인출 게이트 전극 구조는 상기 인출 게이트 전극 상 금속 규화물층의 표면에 형성되는 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조의 제조 방법.
  9. 트렌치 전계효과 트랜지스터 구조에 있어서, 상기 트렌치 전계효과 트랜지스터 구조에는,
    반도체 기판;
    상기 반도체 기판 상에 형성되고, 몇 개의 평행 이격 배치되는 제1 트렌치 및 몇 개의 평행 이격 배치되는 제2 트렌치를 형성하는 바, 그 중에서, 상기 제1 트렌치와 상기 제2 트렌치가 상호 교차 구비되어 몇 개의 교차 영역을 형성하며, 인접된 상기 제1 트렌치 및 상기 제2 트렌치를 바탕으로 에워싸 몇 개의 주입 영역을 형성하는 에피택셜층;
    각각 상기 제1 트렌치 및 상기 제2 트렌치의 내벽 상에 형성되는 제1 게이트 유전층 및 제2 게이트 유전층;
    각각 상기 제1 게이트 유전층 및 상기 제2 게이트 유전층 표면에 형성되며, 또한 제1 게이트 전극이 상기 제1 트렌치 내에 충진되고, 제2 게이트 전극이 상기 제2 트렌치 내에 충진되는 제1 게이트 전극 및 제2 게이트 전극;
    상기 주입 영역에 형성되고, 상기 제1 트렌치 및 상기 제2 트렌치와 상호 인접되며, 적어도 하나의 바디 영역 인출 영역이 포함되고, 상기 바디 영역 인출 영역이 상기 바디 영역 주위의 상기 교차 영역과 상호 인접되는 바디 영역;
    상기 바디 영역에 형성되고, 상기 바디 영역 인출 영역과 상호 인접되며, 또한 상부 표면이 상기 바디 영역 인출 영역의 상부 표면과 상호 가지런한 소스 전극; 및
    상기 소스 전극의 상부 표면 및 상기 바디 영역 인출 영역의 상부 표면과 모두 상호 접촉하여, 상기 소스 전극 및 상기 바디 영역을 등전위로 전기적으로 인출하는 소스 전극 구조가 포함되는 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조.
  10. 제9항에 있어서,
    상기 트렌치 전계효과 트랜지스터 구조에는 또한 상기 제1 게이트 전극 상에 형성되고 또한 상기 제1 트렌치 내에 충진되는 제1 절연층, 및 상기 제2 게이트 전극 상에 형성되고 또한 상기 제2 트렌치 내에 충진되는 제2 절연층이 더 포함되고, 상기 소스 전극 구조는 또한 상기 제1 절연층 및 상기 제2 절연층의 상부 표면에 연장 형성되는 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조.
  11. 제9항에 있어서,
    상기 트렌치 전계효과 트랜지스터 구조에는 또한, 소스 전극 상 금속 규화물층이 더 포함되고, 상기 소스 전극 상 금속 규화물층은 적어도 상기 소스 전극 상부 표면 및 상기 바디 영역 상부 표면에 형성되며, 또한 상기 소스 전극 구조는 상기 소스 전극 상 금속 규화물층 표면에 형성되는 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조.
  12. 제9항에 있어서,
    상기 제1 트렌치와 상기 제2 트렌치가 상호 수직되고, 상기 주입 영역의 형상에는 사각형이 포함되며, 각 상기 바디 영역에는 네 개의 상기 바디 영역 인출 영역이 포함되고, 각 상기 바디 영역 인출 영역의 면적이 같고 또한 인접된 상기 바디 영역 인출 영역 사이에는 간격이 구비되는 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조.
  13. 제9항에 있어서,
    상기 트렌치 전계효과 트랜지스터 구조에는 또한 인출 게이트 구조가 포함되는 바, 그 중에서, 상기 에피택셜층에는 장치 영역과 단말 영역이 정의되어 있고, 상기 제1 트렌치 및 상기 제2 트렌치는 상기 장치 영역에 형성되고, 상기 인출 게이트 구조는 상기 단말 영역에 형성되며, 상기 인출 게이트 구조에는, 인출 게이트 트렌치, 상기 인출 게이트 트렌치의 내벽 상에 형성되는 인출 게이트 유전층, 상기 인출 게이트 유전층 표면에 형성되는 인출 게이트 전극, 및 상기 단말 영역 상에 형성되고 상기 인출 게이트 전극과 전기적으로 연결되는 인출 게이트 전극 구조가 포함되고, 또한 상기 인출 게이트 전극 구조와 상기 소스 전극 구조가 상호 절연되는 것을 특징으로 하는 트렌치 전계효과 트랜지스터 구조.
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