JP5000847B2 - 半導体素子のセルチャンネルイオン注入方法 - Google Patents

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Description

本発明は半導体素子のセルチャンネルイオン注入方法に関し、特にセル領域のビットラインコンタクト領域と、前記ビットラインコンタクト領域と隣接したチャンネル領域のエッジ部には不純物を2回注入し、セル領域の他の部分には1回のみ注入することにより、貯蔵電極コンタクト領域の漏洩電流を減少させ、素子のリフレッシュ特性を向上させることができる半導体素子のセルチャンネルイオン注入方法に関する。
半導体素子の高集積化が進むに伴い集積度を高めることも重要であるが、素子それぞれの特性を向上させることも非常に重要である。特に、素子のリフレッシュ特性は素子の動作に非常に大きい影響を及ぼすので特に重要である。素子のリフレッシュ特性を向上させるため、チャンネルイオン注入やソース/ドレインジャンクションイオン注入条件を最適化する方法が提案されたが、これだけでは素子のリフレッシュ特性を向上させるには限界がある。このような限界を克服するため、貯蔵電極コンタクト領域の漏洩電流を減少させて素子のリフレッシュ特性を向上させる方法が必要となった。
本発明は、イオン注入マスクを利用してセル領域のビットラインコンタクト領域と、前記ビットラインコンタクト領域と隣接したチャンネル領域のエッジ部には不純物を2回注入し、セル領域の他の部分には1回のみ注入することにより、貯蔵電極コンタクト領域の漏洩電流を減少させ、素子のリフレッシュ特性を向上させることができる半導体素子のセルチャンネルイオン注入方法を提供することに目的がある。
本発明に係る半導体素子のセルチャンネルイオン注入方法は、セル領域を備えた半導体基板を含む半導体素子のセルチャンネルイオン注入方法において、セルチャンネルイオン注入工程を行なうが、前記セル領域中ビットラインコンタクト領域及び前記ビットラインコンタクト領域と隣接したチャンネル領域のエッジ部にはセルチャンネルイオン注入工程を2回行ない、前記セル領域の他の領域には1回行なって前記ビットラインコンタクト領域及びチャンネル領域のエッジ部の不純物濃度を前記他の領域より増加させることを特徴とする。
請求項1及び2に記載の発明は、セル領域を備えた半導体基板を含む半導体素子のセルチャンネルイオン注入方法において、前記セル領域のうち、ビットラインコンタクト領域及び前記ビットラインコンタクト領域と隣接したチャンネル領域のエッジ部にはセルチャンネルイオン注入工程を2回行ない、前記セル領域の他の領域には1回行なって前記ビットラインコンタクト領域及びチャンネル領域のエッジ部の不純物濃度を、前記他の領域より増加させることを特徴とする。
また、請求項1に記載の発明に係るセルチャンネルイオン注入方法には、1次セルチャンネルイオン注入工程を行なって前記セル領域の半導体基板表面に不純物を注入する段階、前記ビットラインコンタクト領域及びチャンネル領域のエッジ部を露出させる感光膜パターンを形成する段階、前記感光膜パターンをイオン注入マスクとして2次セルチャンネルイオン注入工程を行ない、前記露出したビットラインコンタクト領域及びチャンネル領域のエッジ部に不純物を注入する段階、前記感光膜パターンを除去する段階、前記1次セルチャンネルイオン注入工程及び前記2次セルチャンネルイオン注入工程によって不純物が注入された前記半導体基板にワードラインを形成する段階、前記ワードラインを形成した後、前記ワードラインをマスクとして前記半導体基板にソース/ドレインを形成する段階を含むことを特徴とする。
また、請求項2に記載の発明に係るセルチャンネルイオン注入方法には、前記セル領域の半導体基板表面に前記ビットラインコンタクト領域及びチャンネル領域のエッジ部を露出させる感光膜パターンを形成する段階、前記感光膜パターンをイオン注入マスクとして1次セルチャンネルイオン注入工程を行ない、前記露出したビットラインコンタクト領域及びチャンネル領域のエッジ部に不純物を注入する段階、前記感光膜パターンを除去する段階、2次セルチャンネルイオン注入工程を行なって前記セル領域の半導体基板表面に不純物を注入する段階、前記1次セルチャンネルイオン注入工程及び前記2次セルチャンネルイオン注入工程によって不純物が注入された前記半導体基板にワードラインを形成する段階、前記ワードラインを形成した後、前記ワードラインをマスクとして前記半導体基板にソース/ドレインを形成する段階を含むことを特徴とする。
請求項に記載の発明は、請求項1又は2に記載の発明において、前記感光膜パターンは、ライン様であることを特徴とする。
請求項に記載の発明は、請求項1又は2に記載の発明において、前記露出するチャンネル領域のエッジ部の幅は、ワードラインの幅より小さいことを特徴とする。
請求項に記載の発明は、請求項に記載の発明において、前記2次セルチャンネルイオン注入工程のドーズ量は、前記1次セルチャンネルイオン注入工程のドーズ量の0.1〜10倍であることを特徴とする。
請求項に記載の発明は、請求項に記載の発明において、前記1次セルチャンネルイオン注入工程のドーズ量は、前記2次セルチャンネルイオン注入工程のドーズ量の0.1〜10倍であることを特徴とする。
請求項に記載の発明は、請求項1又は2に記載の発明において、前記1次セルチャンネルイオン注入工程の不純物は、前記2次セルチャンネルイオン注入工程の不純物と同一であるか、異なることを特徴とする。
本発明に係る半導体素子のセルチャンネルイオン注入方法は、イオン注入マスクを利用してセル領域のビットラインコンタクト領域と、前記ビットラインコンタクト領域と隣接したチャンネル領域のエッジ部には不純物を2回注入し、セル領域の他の部分には1回のみ注入することにより、貯蔵電極コンタクト領域の不純物濃度を低く維持して貯蔵電極コンタクト領域の漏洩電流を減少させ、素子のリフレッシュ特性を向上させるという効果がある。
以下、本発明の実施の形態を図面を参照して詳しく説明する。
図1〜図3は、本発明に係る半導体素子のセルチャンネルイオン注入方法を示す平面図及び断面図等である。右側の断面図は、左側の平面図のI−I’に沿う断面を示す図である。
図1〜図3に示されているように、セル領域の半導体基板100上に通常の素子分離工程を進めて活性領域110を定義する素子分離膜120を形成する。次には、1次セルチャンネルイオン注入工程を行ない、セル領域の半導体基板100の表面に不純物を注入して不純物注入領域130を形成する。
図2に示されているように、ビットラインコンタクトに予定された領域及びチャンネル領域のエッジ部140を露出させる感光膜パターン150を形成する。ここで、感光膜パターン150はライン様であるのが好ましく、前記露出するチャンネル領域のエッジ部の幅はワードラインの幅より小さいのが好ましい。すなわち、下記の2次セルチャンネルイオン注入により形成される不純物注入領域160と、ワードラインとオーバーラップされる領域の幅(図3のWOL)はワードラインの幅より小さい。
次には、感光膜パターン150をイオン注入マスクとして2次セルチャンネルイオン注入工程を行ない、露出したビットラインコンタクト予定領域及びチャンネル領域のエッジ部140に不純物を注入して不純物注入領域160を形成する。前記2次セルチャンネルイオン注入工程のドーズ量は、前記1次セルチャンネルイオン注入工程のドーズ量の0.1〜10倍であるのが好ましく、前記1次セルチャンネルイオン注入工程の不純物は前記2次セルチャンネルイオン注入工程の不純物と同一のものを利用するか、異なるものを利用することもできる。
ここで、ビットラインコンタクト予定領域及びチャンネル領域のエッジ部には1次及び2次セルチャンネルイオン注入工程により不純物が2回注入され、その他のセル領域には1回のみ注入されてビットラインコンタクト予定領域及びチャンネル領域のエッジ部の不純物注入濃度が他のセル領域より高い。
図3に示されているように、感光膜パターン150を除去してワードライン170及びソース/ドレイン領域(図示省略)を形成する。
本発明の他の実施の形態として、イオン注入工程の順序を変えてセルチャンネルイオン注入工程を行なうこともできる。すなわち、セル領域の半導体基板表面にビットラインコンタクト領域及びチャンネル領域のエッジ部を露出させる感光膜パターンを先ず形成し、1次セルチャンネルイオン注入を行なったあと感光膜を除去し、別途のイオン注入マスクなく2次セルチャンネルイオン注入を行なってセル領域の半導体基板の全面に不純物を注入することもできる。この場合は、前記1次セルチャンネルイオン注入工程のドーズ量は前記2次セルチャンネルイオン注入工程のドーズ量の0.1〜10倍であるのが好ましい。
図4は、本発明に基づき製造した半導体素子のしきい電圧及びポーズリフレッシュ時間(pause refresh time)を示すグラフである。図4において、split-1及びsplit-2はそれぞれ1次セルチャンネルイオン注入工程と2次セルチャンネルイオン注入工程のドーズ量を変更しながら得たしきい電圧及びリフレッシュ時間を表わす。図4に示されているように、本発明に係るセルチャンネルイオン注入方法に基づき製造したトランジスタは、従来のトランジスタ(reference)と同一のしきい電圧を有すると共に10〜27%改善されたリフレッシュ特性を有することが分かる。
本発明に係る半導体素子のセルチャンネルイオン注入方法を示す平面図及び断面図等である。 本発明に係る半導体素子のセルチャンネルイオン注入方法を示す平面図及び断面図等である。 本発明に係る半導体素子のセルチャンネルイオン注入方法を示す平面図及び断面図等である。 本発明に基づき製造した半導体素子のしきい電圧及びポーズリフレッシュ時間(pause refresh time)を示すグラフである。
符号の説明
100 半導体基板
110 活性領域
120 素子分離膜
130、160 不純物注入領域
140 チャンネル領域のエッジ部
150 感光膜パターン
170 ワードライン

Claims (7)

  1. セル領域を備えた半導体基板を含む半導体素子のセルチャンネルイオン注入方法において、
    前記セル領域のうち、ビットラインコンタクト領域及び前記ビットラインコンタクト領域と隣接したチャンネル領域のエッジ部にはセルチャンネルイオン注入工程を2回行ない、前記セル領域の他の領域には1回行なって前記ビットラインコンタクト領域及びチャンネル領域のエッジ部の不純物濃度を、前記他の領域より増加させる方法であって、
    1次セルチャンネルイオン注入工程を行なって前記セル領域の半導体基板表面に不純物を注入する段階、
    前記ビットラインコンタクト領域及びチャンネル領域のエッジ部を露出させる感光膜パターンを形成する段階、
    前記感光膜パターンをイオン注入マスクとして2次セルチャンネルイオン注入工程を行ない、前記露出したビットラインコンタクト領域及びチャンネル領域のエッジ部に不純物を注入する段階、
    前記感光膜パターンを除去する段階、
    前記1次セルチャンネルイオン注入工程及び前記2次セルチャンネルイオン注入工程によって不純物が注入された前記半導体基板にワードラインを形成する段階、
    前記ワードラインが形成された後、前記ワードラインをマスクとして前記半導体基板にソース/ドレインを形成する段階
    を含むことを特徴とする半導体素子のセルチャンネルイオン注入方法。
  2. セル領域を備えた半導体基板を含む半導体素子のセルチャンネルイオン注入方法において、
    前記セル領域のうち、ビットラインコンタクト領域及び前記ビットラインコンタクト領域と隣接したチャンネル領域のエッジ部にはセルチャンネルイオン注入工程を2回行ない、前記セル領域の他の領域には1回行なって前記ビットラインコンタクト領域及びチャンネル領域のエッジ部の不純物濃度を、前記他の領域より増加させる方法であって、
    前記セル領域の半導体基板表面に前記ビットラインコンタクト領域及びチャンネル領域のエッジ部を露出させる感光膜パターンを形成する段階、
    前記感光膜パターンをイオン注入マスクとして1次セルチャンネルイオン注入工程を行ない、前記露出したビットラインコンタクト領域及びチャンネル領域のエッジ部に不純物を注入する段階、
    前記感光膜パターンを除去する段階、
    2次セルチャンネルイオン注入工程を行なって前記セル領域の半導体基板表面に不純物を注入する段階、
    前記1次セルチャンネルイオン注入工程及び前記2次セルチャンネルイオン注入工程によって不純物が注入された前記半導体基板にワードラインを形成する段階、
    前記ワードラインが形成された後、前記ワードラインをマスクとして前記半導体基板にソース/ドレインを形成する段階
    を含むことを特徴とする半導体素子のセルチャンネルイオン注入方法。
  3. 前記感光膜パターンは、ライン様であることを特徴とする請求項1又は2に記載の半導体素子のセルチャンネルイオン注入方法。
  4. 前記露出するチャンネル領域のエッジ部の幅は、ワードラインの幅より小さいことを特徴とする請求項1又は2に記載の半導体素子のセルチャンネルイオン注入方法。
  5. 前記2次セルチャンネルイオン注入工程のドーズ量は、前記1次セルチャンネルイオン注入工程のドーズ量の0.1〜10倍であることを特徴とする請求項1に記載の半導体素子のセルチャンネルイオン注入方法。
  6. 前記1次セルチャンネルイオン注入工程のドーズ量は、前記2次セルチャンネルイオン注入工程のドーズ量の0.1〜10倍であることを特徴とする請求項2に記載の半導体素子のセルチャンネルイオン注入方法。
  7. 前記1次セルチャンネルイオン注入工程の不純物は、前記2次セルチャンネルイオン注入工程の不純物と同一であるか、異なることを特徴とする請求項1又は2に記載の半導体素子のセルチャンネルイオン注入方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596851B1 (ko) * 2004-09-02 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 셀 채널 이온 주입 방법
WO2012098759A1 (ja) * 2011-01-17 2012-07-26 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US10074605B2 (en) * 2016-06-30 2018-09-11 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell and array structure having a plurality of bit lines

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2555027B2 (ja) * 1986-05-26 1996-11-20 株式会社日立製作所 半導体記憶装置
JP2577093B2 (ja) * 1989-09-14 1997-01-29 三星電子株式会社 マルチゲート型mos トランジスタ構造を具備した半導体素子のセルフアライメントイオン注入方法
KR960012303B1 (ko) * 1992-08-18 1996-09-18 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법
JP3181773B2 (ja) * 1993-10-29 2001-07-03 シャープ株式会社 半導体装置の製造方法
TW304301B (ja) * 1994-12-01 1997-05-01 At & T Corp
US5672521A (en) * 1995-11-21 1997-09-30 Advanced Micro Devices, Inc. Method of forming multiple gate oxide thicknesses on a wafer substrate
KR0167271B1 (ko) * 1995-11-30 1998-12-15 문정환 비균등 도우프 채널 구조를 갖는 반도체소자의 제조방법
CN1057867C (zh) * 1995-12-20 2000-10-25 台湾茂矽电子股份有限公司 注入磷形成补偿的器件沟道区的半导体器件的制造方法
JPH1098176A (ja) * 1996-09-19 1998-04-14 Toshiba Corp 固体撮像装置
JP3777000B2 (ja) * 1996-12-20 2006-05-24 富士通株式会社 半導体装置とその製造方法
TW417256B (en) * 1997-01-31 2001-01-01 Seiko Epson Corp Semiconductor MOS device and its manufacturing method
JP3390319B2 (ja) * 1997-02-03 2003-03-24 シャープ株式会社 半導体装置及びその製造方法
EP1008178B1 (de) * 1997-07-29 2003-11-12 Infineon Technologies AG Verfahren zur herstellung eines nur lese-speichers
US6274912B1 (en) * 1997-10-29 2001-08-14 Sony Corporation Semiconductor memory cell and method of manufacturing the same
JP3147847B2 (ja) * 1998-02-24 2001-03-19 日本電気株式会社 半導体装置及びその製造方法
US6362049B1 (en) * 1998-12-04 2002-03-26 Advanced Micro Devices, Inc. High yield performance semiconductor process flow for NAND flash memory products
JP2000236074A (ja) * 1998-12-17 2000-08-29 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000260962A (ja) * 1999-03-10 2000-09-22 Hitachi Ltd 半導体集積回路装置
CN1159576C (zh) * 1999-05-10 2004-07-28 三星电子株式会社 制造磁共振成像系统用的主磁体总成的方法
KR100351055B1 (ko) * 2000-06-27 2002-09-05 삼성전자 주식회사 채널 이온 주입용 마스크 패턴을 이용한 반도체 메모리소자의 제조 방법
JP2002184879A (ja) * 2000-12-19 2002-06-28 Hitachi Ltd 半導体装置およびその製造方法
JP2002198500A (ja) * 2000-12-27 2002-07-12 Mitsubishi Electric Corp 半導体集積回路装置およびその製造方法
KR20040000772A (ko) * 2002-06-25 2004-01-07 삼성전자주식회사 반도체 장치의 트랜지스터 제조 방법
KR100460067B1 (ko) * 2002-07-19 2004-12-04 주식회사 하이닉스반도체 반도체소자의 리프레시특성 개선방법
US6933557B2 (en) * 2003-08-11 2005-08-23 Atmel Corporation Fowler-Nordheim block alterable EEPROM memory cell
JP2005123384A (ja) * 2003-10-16 2005-05-12 Renesas Technology Corp 半導体装置およびその製造方法
KR100596851B1 (ko) * 2004-09-02 2006-07-05 주식회사 하이닉스반도체 반도체 소자의 셀 채널 이온 주입 방법

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