KR20010060037A - 디램(ｄｒａｍ) 셀 캐패시터의 제조방법 - Google Patents

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Abstract

본 발명은 게이트 전극상의 산화막 사이에 플러그(Plug) 이온주입 공정을 하여 불순물 영역간의 완충 역할을 하는 플러그 확산 방지 불순물 영역이 후공정의 고농도로 도핑된 플러그층에 의한 반도체 기판 표면내의 플러그 불순물 확산 영역을 전체적으로 오버랩(Overlap)하기 위한 디램(Dynamic Random Access Memory:DRAM) 셀(Cell) 캐패시터의 제조 방법에 관한 것이다.
본 발명의 DRAM 셀 캐패시터의 제조 방법은 게이트 전극상의 산화막 사이에 플러그 확산 방지 불순물 영역을 형성한 후 상기 산화막상에 질화막을 형성하고 콘택홀들을 형성하므로, 후공정의 고농도로 도핑된 플러그층에 의한 반도체 기판 표면내의 플러그 불순물 확산 영역을 상기 플러그 확산 방지 불순물 영역이 전체적으로 오버랩하여 상기 플러그층에 의한 플러그 불순물 확산 영역과 반도체 기판과의 공핍 영역의 폭을 증가시켜 밴드 투 밴드 터널링(Band to band tunneling)에 의한 누설 전류의 발생을 억제하므로 DRAM의 리프레쉬(Refresh) 특성을 향상시키는 특징이 있다.

Description

디램(ＤＲＡＭ) 셀 캐패시터의 제조 방법{Method for manufacturing dram cell capacitor}
본 발명은 디램(Dynamic Random Access Memory:DRAM) 셀(Cell) 캐패시터의 제조 방법에 관한 것으로, 특히 누설 전류를 저하시켜 DRAM의 리프레쉬(Refresh) 특성 및 수율을 향상시키는 DRAM 셀 캐패시터의 제조 방법에 관한 것이다.
일반적으로 DRAM은 수많은 스위칭(Swithing) 동작을 하는 트랜지스터와 정보를 전하의 형태로 보관하는 캐패시터로 구성되는 단위 셀(Cell)로 이루어지며, 상기 캐패시터에 보관된 전하의 상태로써 정보를 기억하는 특징을 갖는다.
반도체 소자의 집적화가 진행되어 휘발성 메모리 소자인 DRAM의 집적화로 상기 캐패시터 영역의 감소가 수반되며 그에따른 캐패시터의 정전용량의 저하가 야기되므로 캐패시터의 용량을 기존과 동일한 수준으로 향상시키기 위한 연구가 활발히 진행되고 있다.
상기 캐패시터의 정전용량은 수학식1과 같다.
<수학식 1>
여기서, 상기 C는 정전용량이고, ε는 유전상수이고, A는 캐패시터영역이며, d는 유전체의 두께이다.
상기 캐패시터의 정전용량을 증대시키기 위하여 절연막의 두께를 크게 낮추어야 하지만 상기 캐패시터의 절연막으로 사용되는 실리콘 질화막은 그 두께를 50Å이하로 낮추게 되면 실리콘 질화막에 존재하는 많은 결함들로 인하여 상기 캐패시터의 누설 전류가 증가되므로 DRAM 셀의 리프레쉬 특성이 저하된다.
또한, 상기 누설 전류 발생을 저하시키기 위해 캐패시터의 하부 전극 콘택홀을 통하여 트랜지스터의 엘디디(Lightly Doped Drain:LDD) 영역에 플러그(Plug) 이온주입 공정을 진행한다.
즉 현재 LDD 영역에 발생되는 누설 전류의 주성분은 LDD 영역의 전기장에 의한 밴드 투 밴드 터널링(Band to band tunneling)이다.
고농도로 도핑(Doping)된 플러그층의 불순물이 상기 LDD 영역으로 확산하여 상기 플러그층에 의한 플러그 불순물 확산 영역과 반도체 기판과의 공핍 영역의 폭을 줄여 상기 공핍 영역에 걸리는 전기장을 증가시키므로 밴드 투 밴드 터널링에 의한 누설 전류가 증간된다.
상기와 같은 이유로 캐패시터의 하부 전극 콘택홀의 바닥 부위에 상기 LDD 영역과 같은 농도의 n형인 플러그 불순물 확산 방지용 이온주입하여 상기 플러그층에 도핑된 불순물의 확산을 방지하는 완충 역할의 불순물 영역을 형성하기 때문에 공핍 영역의 폭을 증가시켜 전기장을 줄이는 역할을 한다.
도 1a 내지 도 1c는 종래의 DRAM 셀 캐패시터의 제조 방법을 나타낸 공정 단면도이고, 도 2는 도 1c의 Ⅰ-Ⅰ선상의 셀 정크션 프로파일을 나타낸 도면이며, 도 3은 도 1c의 Ⅱ-Ⅱ선상의 셀 정크션 프로파일을 나타낸 도면이다.
종래의 DRAM 셀 캐패시터의 제조 방법은 도 1a에서와 같이, p형이며 셀 영역과 주변 영역이 정의된 반도체 기판(11)상에 게이트 산화막(12)을 내재한 다수 개의 게이트 전극(13)들을 형성한다.
그리고, 상기 게이트 전극(13)들을 포함한 셀 영역의 반도체 기판(11)에 n형 불순물 이온주입 공정을 하여 상기 각 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 LDD 영역(14)을 형성한다.
도 1b에서와 같이, 상기 게이트 전극(13)들을 포함한 전면에 산화막(15), 질화막(16) 및 층간 산화막(17)을 순차적으로 형성한다.
여기서, 상기 산화막(15)은 상기 질화막(16)과 상기 반도체 기판(11) 사이의 완충 역할을 한다.
도 1c에서와 같이, 상기 층간 산화막(17)상에 감광막을 도포한 후, 상기 감광막을 하부 전극 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 층간 산화막(17), 질화막(16) 및 산화막(15)을 선택적으로 식각하여 다수 개의 콘택홀들을 형성한후, 상기 감광막을 제거한다.
이어, 상기 콘택홀들을 포함한 전면에 상기 LDD 영역(14)보다 고에너지로 제 1 차 n형인 플러그 불순물 확산 방지용 이온주입 공정을 하여 상기 산화막(15)과 질화막(16)을 포함한 각 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 플러그 확산 방지 불순물 영역(18)을 형성한다.
여기서, 상기 제 1 차 n형인 플러그 불순물 확산 방지용 이온주입 공정시 추가로 제 2 차 플러그 불순물 확산 방지용 이온주입 공정을 진행하여 도펀트(Dopant) 보정에 의한 상기 반도체 기판(11) 농도를 낮추어 공핍 영역의 폭을 증가시킨다.
그 후, 상기 콘택홀에 고농도의 n형 불순물이 도핑된 플러그층(19)을 형성한다.
여기서, 상기 플러그층(19)에 도핑된 고농도의 n형 불순물 이온이 상기 반도체 기판(11) 표면내로 확산되어 플러그 불순물 확산 영역(20)이 발생된다.
이때, 상기 산화막(15)과 질화막(16)을 포함한 각 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 플러그 확산 방지 불순물 영역(18)을 형성하기 때문에, 상기 질화막(16) 아래 부분은 플러그 불순물 확산 방지용 이온주입 공정시 이온주입되지 않아 상기 플러그 확산 방지 불순물 영역(18)이 상기 플러그 불순물 확산 영역(20) 전체를 오버랩(Overlap)하지 못한다.
그 결과, 상기 플러그 확산 방지 불순물 영역(18)이 상기 플러그 불순물 확산 영역(20)을 오버랩한 부위인 Ⅰ-Ⅰ선상의 셀 정크션 프로파일(Cell Junction Profile)은 도 2에서와 같이, 상기 플러그 확산 방지 불순물 영역(18)이 완충 역할을 하여 상기 플러그 불순물 확산 영역(20)과 반도체 기판(11)과의 공핍 영역의 폭(D)을 증가시킨다.
그 반대로 상기 플러그 확산 방지 불순물 영역(18)이 상기 플러그 불순물 확산 영역(20)을 오버랩하지 못한 부위인 Ⅱ-Ⅱ선상의 셀 정크션 프로파일은 도 3에서와 같이, 완충 역할을 하는 상기 플러그 확산 방지 불순물 영역(18)이 형성되지 않아 상기 플러그층(19)에 의한 플러그 불순물 확산 영역(20)과 반도체 기판(11)과의 공핍 영역의 폭(D)이 감소한다.
그러나 종래의 DRAM 셀 캐패시터의 제조 방법은 게이트 전극의 질화막 측벽사이에 콘택홀을 형성한 후 n형인 플러그 불순물 확산 방지용 이온주입 공정을 하여 플러그 확산 방지 불순물 영역을 형성하기 때문에 상기 질화막 측벽의 마스크 작용으로 플러그 불순물 확산 방지용 이온주입 공정시 상기 질화막 측벽 밑의 기판 표면내에 이온이 주입되지 않아 상기 플러그 확산 방지 불순물 영역이 후공정의 고농도로 도핑된 플러그층에 의한 반도체 기판 표면내의 플러그 불순물 확산 영역을 전체적으로 오버랩하지 못하므로 공핍 영역의 폭이 좁아 밴드 투 밴드 터널링에 의한 누설 전류가 증가하여 DRAM의 리플레시 특성 및 수율이 저하되는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 게이트 전극상의 산화막 사이에 플러그 불순물 확산 방지용 이온주입 공정을 하여 불순물 영역간의 완충 역할을 하는 플러그 확산 방지 불순물 영역이 후공정의 고농도로 도핑된 플러그층에 의한 반도체 기판 표면내의 플러그 불순물 확산 영역을 전체적으로 오버랩하는 DRAM 셀 캐패시터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c는 종래의 DRAM 셀 캐패시터의 제조 방법을 나타낸 공정 단면도
도 2는 도 1c의 Ⅰ-Ⅰ선상의 셀 정크션 프로파일을 나타낸 도면
도 3은 도 1c의 Ⅱ-Ⅱ선상의 셀 정크션 프로파일을 나타낸 도면
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 DRAM 셀 캐패시터의 제조 방법을 나타낸 공정 단면도
<도면의 주요부분에 대한 부호의 설명>
31: 반도체 기판 32: 게이트 산화막
33: 게이트 전극 34: LDD 영역
35: 산화막 36: 플러그 확산 방지 불순물 영역
37: 질화막 38: 층간 산화막
39: 플러그층 40: 플러그 불순물 확산 영역
본 발명의 DRAM 셀 캐패시터의 제조 방법은 제 1 도전형 기판상에 다수개의 게이트 전극들을 형성하는 단계, 상기 각 게이트 전극 양측의 기판 표면내에 제 2 도전형인 LDD 영역을 형성하는 단계, 상기 게이트 전극들을 포함한 전면에 절연막을 형성하는 단계, 상기 LDD 영역보다 고에너지로 제 2 도전형인 제 1 차 플러그 불순물 확산 방지용 이온주입 공정을 하여 상기 절연막을 포함한 게이트 전극 사이의 기판 표면내에 제 2 도전형 제 2 불순물 영역을 형성하는 단계, 상기 절연막상에 층간 절연막을 형성하는 단계, 상기 게이트 전극 사이의 기판에 다수 개의 콘택홀들을 형성하는 단계, 상기 콘택홀들을 포함한 전면에 제 2 도전형인 제 2 차 플러그 불순물 확산 방지용 이온주입 공정을 하는 단계 및 상기 각 콘택홀내에 고농도의 제 2 도전형 불순물이 도핑된 플러그층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 DRAM 셀 캐패시터의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 DRAM 셀 캐패시터의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 DRAM 셀 캐패시터의 제조 방법은 도 4a에서와 같이, p형이며 셀 영역과 주변 영역이 정의된 반도체 기판(31)상에 게이트 산화막(32)을 내재한 다수 개의 게이트 전극(33)들을 형성한다.
그리고, 상기 게이트 전극(33)들을 포함한 셀 영역의 반도체 기판(31)에 n형 불순물 이온주입 공정을 하여 상기 각 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 LDD 영역(34)을 형성한다.
도 4b에서와 같이, 상기 게이트 전극(33)들을 포함한 전면에 100 ∼ 300Å 두께의 산화막(35)을 형성한다.
여기서, 상기 산화막(35)은 후공정에서 형성될 질화막과 상기 반도체 기판(31) 사이의 완충 역할을 한다.
그리고, 상기 산화막(35)을 포함한 셀 영역의 반도체 기판(31)에 상기 LDD영역(34)보다 고에너지로 제 1 차 n형인 플러그 불순물 확산 방지용 이온주입 공정을 하여 상기 산화막(35)을 포함한 각 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 플러그 확산 방지 불순물 영역(36)을 형성한다.
여기서, 상기 산화막(35)의 완충 역할에 의해 채널(Channel) 쪽으로 상기 플러그 확산 방지 불순물 영역(36)의 측면 확산을 제어하여 DRAM 셀 트랜지스터의 펀치(Punch) 특성 저하를 방지한다.
이때, 상기 산화막(35) 대신 질화막 형성시에도 상기 질화막이 상기 플러그 확산 방지 불순물 영역(36)의 측면 확산을 제어할 수 있다.
도 4c에서와 같이, 상기 산화막(35)상에 질화막(37)을 형성한 후, 상기 질화막(37)상에 층간 산화막(38)과 감광막을 형성한다.
그리고, 상기 감광막을 하부 전극 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 층간 산화막(38), 질화막(37) 및 산화막(35)을 선택적으로 식각하여 다수 개의 콘택홀들을 형성한후, 상기 감광막을 제거한다.
이어, 상기 콘택홀들을 포함한 전면에 제 2 차 n형인 플러그 불순물 확산 방지용 이온주입 공정을 진행한 후, 상기 콘택홀내에 고농도의 n형 불순물이 도핑된 플러그층(39)을 형성한다.
여기서, 상기 제 2 차 n형인 플러그 불순물 확산 방지용 이온주입 공정시 추가로 제 3 차 플러그 불순물 확산 방지용 이온주입 공정을 진행하여 도펀트 보정에 의한 상기 반도체 기판(31) 농도를 낮추어 공핍 영역의 폭을 증가시킨다.
그리고, 상기 플러그층(39)에 도핑된 고농도의 n형 불순물 이온이 상기 반도체 기판(31) 표면내로 확산되어 플러그 불순물 확산 영역(40)이 발생된다.
이때, 상기 산화막(35)을 포함한 각 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 플러그 확산 방지 불순물 영역(36)을 형성하기 때문에, 상기 플러그 확산 방지 불순물 영역(36)이 상기 플러그 불순물 확산 영역(40)을 전체적으로 오버랩한다.
본 발명의 DRAM 셀 캐패시터의 제조 방법은 게이트 전극상의 산화막 사이에 플러그 확산 방지 불순물 영역을 형성한 후 상기 산화막상에 질화막을 형성하고 콘택홀들을 형성하므로, 후공정의 고농도로 도핑된 플러그층에 의한 반도체 기판 표면내의 플러그 불순물 확산 영역을 상기 플러그 확산 방지 불순물 영역이 전체적으로 오버랩하여 상기 플러그층에 의한 플러그 불순물 확산 영역과 반도체 기판과의 공핍 영역의 폭을 증가시켜 밴드 투 밴드 터널링에 의한 누설 전류의 발생을 억제하므로 DRAM의 리프레쉬 특성을 향상시키는 효과가 있다.

Claims (2)

  1. 제 1 도전형 기판상에 다수개의 게이트 전극들을 형성하는 단계;
    상기 각 게이트 전극 양측의 기판 표면내에 제 2 도전형인 LDD 영역을 형성하는 단계;
    상기 게이트 전극들을 포함한 전면에 절연막을 형성하는 단계;
    상기 LDD 영역보다 고에너지로 제 2 도전형인 제 1 차 플러그 불순물 확산 방지용 이온주입 공정을 하여 상기 절연막을 포함한 게이트 전극 사이의 기판 표면내에 제 2 도전형 제 2 불순물 영역을 형성하는 단계;
    상기 절연막상에 층간 절연막을 형성하는 단계;
    상기 게이트 전극 사이의 기판에 다수 개의 콘택홀들을 형성하는 단계;
    상기 콘택홀들을 포함한 전면에 제 2 도전형인 제 2 차 플러그 불순물 확산 방지용 이온주입 공정을 하는 단계;
    상기 각 콘택홀내에 고농도의 제 2 도전형 불순물이 도핑된 플러그층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 DRAM 셀 캐패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 절연막을 100 ∼ 300Å 두께의 산화막 또는 질화막으로 형성함을 특징으로 하는 DRAM 셀 캐패시터의 제조 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014078045A1 (en) * 2012-11-14 2014-05-22 International Business Machines Corporation Semiconductor device having diffusion barrier to reduce back channel leakage
US9240354B2 (en) 2012-11-14 2016-01-19 Globalfoundries Inc. Semiconductor device having diffusion barrier to reduce back channel leakage
US9406569B2 (en) 2012-11-14 2016-08-02 Globalfoundries Inc. Semiconductor device having diffusion barrier to reduce back channel leakage

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