KR20000042294A - 트랜지스터의 제조 방법 - Google Patents
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Abstract
본 발명은 소오스/드레인 영역을 산화 막에 의해 반도체 기판과 격리시키므로 누설전류의 발생을 방지하고 트랜지스터의 공정 마진을 확보하기 위한 트랜지스터의 제조 방법에 관한 것이다.
본 발명의 트랜지스터의 제조 방법은 기판 상에 게이트 절연 막을 개재한 게이트를 형성하는 단계, 상기 게이트 양측의 기판 상에 제 1 절연 막 측 벽을 형성하는 단계, 상기 게이트 양측의 소오스/드레인 영역이 형성될 부위에 제 1 트렌치가 형성되도록 상기 기판을 선택 식각하는 단계, 상기 트렌치를 포함한 전면에 제 2 절연 막과 제 1 도전 체를 형성하는 단계, 상기 제 1 절연 막 측 벽을 포함한 게이트 양측 밑의 기판 측면이 노출된 제 2 트렌치가 형성되도록 상기 제 1 도전 체와 제 2 절연 막을 선택 식각하는 단계와, 상기 제 2 트렌치내에 제 2 도전 체를 형성하여 상기 제 2 절연 막에 의해 상기 기판과 격리된 상기 제 1, 제 2 도전 체의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 트랜지스터의 제조 방법에 관한 것으로, 특히 소자의 특성 및 고집적화를 향상시키는 트랜지스터의 제조 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
종래 기술에 따른 트랜지스터의 제조 방법은 도 1a에서와 같이, 반도체 기판(11)표면 내에 이온주입 공정으로 P형 웰(12)을 형성하고, 상기 격리영역의 반도체 기판(11)상에 격리 막(13)을 형성한 후, 상기 트랜지스터의 채널영역의 반도체 기판(11)에 문턱 전압 조절 이온(14)을 주입한다.
이때, 상기 문턱 전압 조절 이온(14)을 서로 다른 에너지로 두 번 주입한다.
그리고, 상기 반도체 기판(11)상에 게이트 산화막(15), 제 1 다결정 실리콘(16), 텅스텐 실리콘(17)과, 제 1 절연 막(18)을 형성한다.
이때, 상기 제 1 절연 막(18)을 HLD와 질화 막을 적층하여 형성한다.
도 1b에서와 같이, 상기 제 1 절연 막(18)상에 제 1 감광막을 도포하고, 상기 제 1 감광막을 게이트가 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 절연 막(18), 텅스텐 실리콘(17), 제 1 다결정 실리콘(16)과, 게이트 산화막(15)을 선택적으로 식각하여 캡 게이트 절연 막을 구비한 게이트(19)를 형성한 다음, 상기 제 1 감광막을 제거한다.
이어, 상기 게이트(19)를 마스크로 상기 n형 불순물 이온을 이온 주입하여 상기 게이트(19) 양측의 반도체 기판(11) 표면 내에 소오스/드레인 영역(20)을 형성한다.
도 1c에서와 같이, 상기 게이트(19)를 포함한 반도체 기판(11)상에 질화 막을 형성하고, 상기 질화 막을 에치 백(Etch Back)하여 상기 게이트(19) 양측의 반도체 기판(11)상에 질화 막 측 벽(21)을 형성한다.
이어, 상기 질화 막 측 벽(21)을 포함한 반도체 기판(11)상에 층간 절연 막(22)과 제 2 감광막을 형성하고, 상기 제 2 감광막을 커패시터의 하부전극이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 층간 절연 막(22)을 선택적으로 식각하여 콘택홀을 형성한 후, 상기 제 2 감광막을 제거한다.
이어서, 전계 약화를 위해 상기 반도체 기판(11)과 소오스/드레인 영역(20)의 접합부위가 보다 그레이드(Graded)한 접합이 형성되도록 상기 콘택홀을 포함한 전면에 n형인 SC(Storage Node Contact)이온(23)을 주입한다.
도 1d에서와 같이, 상기 콘택홀을 포함한 반도체 기판(11)상에 SC이온(23)이 도핑(Doping)된 제 2 다결정 실리콘을 형성한 후, 상기 제 2 다결정 실리콘을 평탄화 공정을 실시하여 하부전극(24)을 형성한다.
그러나 종래의 트랜지스터의 제조 방법은 다음과 같은 문제점이 있었다.
첫째, 고집적화에 따라서 트랜지스터의 크기가 작아져 숏 채널(Short Channel) 효과로 인한 트랜지스터의 공정 마진(Margin) 확보가 어렵다.
둘째, DRAM(Dynamic Random Access Memory) 셀(Cell)의 트랜지스터인 경우에는 반도체 기판과 소오스/드레인 영역 접합부위에 누설전류가 발생되어 리프레쉬(Refresh) 특성에 악영향이 된다.
셋째, 반도체 기판과 소오스/드레인 영역 접합부위에 누설전류가 발생되지 않도록 전계를 약화시키기 위하여 문턱 전압 조절용 이온 주입 공정을 두 번 실시하고 SC이온을 주입하지만 한계가 있다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 소오스/드레인 영역을 산화 막에 의해 반도체 기판과 격리시키므로 누설전류의 발생을 방지하고 트랜지스터의 공정 마진을 확보하는 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 32: P형 웰
33: 격리 막 34: 문턱 전압 조절 이온
35: 게이트 산화막 36: 제 1 다결정 실리콘
37: 텅스텐 실리콘 38: 제 1 절연 막
39: 게이트 40: 제 2 질화 막 측 벽
41: 산화 막 42: 제 2 다결정 실리콘
43: 제 3 다결정 실리콘 44: 층간 절연 막
45: 하부전극
본 발명의 트랜지스터의 제조 방법은 기판 상에 게이트 절연 막을 개재한 게이트를 형성하는 단계, 상기 게이트 양측의 기판 상에 제 1 절연 막 측 벽을 형성하는 단계, 상기 게이트 양측의 소오스/드레인 영역이 형성될 부위에 제 1 트렌치가 형성되도록 상기 기판을 선택 식각하는 단계, 상기 트렌치를 포함한 전면에 제 2 절연 막과 제 1 도전 체를 형성하는 단계, 상기 제 1 절연 막 측 벽을 포함한 게이트 양측 밑의 기판 측면이 노출된 제 2 트렌치가 형성되도록 상기 제 1 도전 체와 제 2 절연 막을 선택 식각하는 단계와, 상기 제 2 트렌치내에 제 2 도전 체를 형성하여 상기 제 2 절연 막에 의해 상기 기판과 격리된 상기 제 1, 제 2 도전 체의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 트랜지스터의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 트랜지스터의 제조 방법은 도 2a에서와 같이, 반도체 기판(31)표면 내에 이온주입 공정으로 P형 웰(32)을 형성하고, 상기 격리영역의 반도체 기판(31)상에 격리 막(33)을 형성한 후, 상기 트랜지스터의 채널영역의 반도체 기판(31)에 문턱 전압 조절 이온(34)을 주입한다.
도 2b에서와 같이, 상기 반도체 기판(31)상에 게이트 산화막(35), 제 1 다결정 실리콘(36), 텅스텐 실리콘(37)과, 제 1 절연 막(38)을 형성한다.
이때, 상기 제 1 절연 막(38)을 HLD와 질화 막을 적층하여 형성한다.
그리고, 상기 제 1 절연 막(38)상에 제 1 감광막을 도포하고, 상기 제 1 감광막을 게이트가 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 절연 막(38), 텅스텐 실리콘(37), 제 1 다결정 실리콘(36)과, 게이트 산화막(35)을 선택적으로 식각하여 캡 게이트 절연막을 구비한 게이트(39)를 형성한 다음, 상기 제 1 감광막을 제거한다.
이어, 상기 게이트(39)를 포함한 반도체 기판(31)상에 제 2 질화 막(40a)을 형성한다.
도 2c에서와 같이, 상기 제 2 질화 막(40a)을 에치 백하여 상기 게이트(39) 양측의 반도체 기판(31)상에 제 2 질화 막 측 벽(40)을 형성한다.
그리고, 상기 격리 막(33)과 제 2 질화 막 측 벽(40) 그리고 캡 게이트 절연 막을 마스크로 소오스/드레인 영역이 형성될 부위의 반도체 기판(31)을 선택적으로 식각하여 제 1 트렌치(Trench)를 형성한다.
이어, 상기 제 1 트렌치를 포함한 전면에 산화 막(41)과 n형 불순물이 도핑된 제 2 다결정 실리콘(42)을 형성한다.
도 2d에서와 같이, 상기 반도체 기판(31)을 스톱퍼(Stopper)로 상기 제 2 다결정 실리콘(42)과 산화 막(41)을 에치 백한다.
이때, 상기 제 2 다결정 실리콘(42)과 산화 막(41)의 에치 백으로 상기 제 2 질화 막 측 벽(40)을 포함한 게이트(39) 양측 밑의 반도체 기판(31) 측면이 노출된 제 2 트렌치가 형성된다.
도 2e에서와 같이, 상기 노출된 반도체 기판(31)을 포함하여 전면에 n형 불순물이 도핑된 제 3 다결정 실리콘(43)을 형성하고, 상기 격리 막(33)을 스톱퍼로 상기 제 3 다결정 실리콘(43)을 에치 백하여 상기 게이트(39) 양측의 반도체 기판(31)상에 상기 제 2, 제 3 다결정 실리콘(42,43)의 소오스/드레인 영역을 형성한다.
그리고, 상기 게이트(39)를 포함한 전면에 층간 절연 막(44)과 제 2 감광막을 형성하고, 상기 제 2 감광막을 커패시터의 하부전극이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 층간 절연 막(44)을 선택적으로 식각하여 콘택홀을 형성한 후, 상기 제 2 감광막을 제거한다.
그리고, 상기 콘택홀을 포함한 반도체 기판(31)상에 제 4 다결정 실리콘을 형성한 후, 상기 제 4 다결정 실리콘을 평탄화 공정을 실시하여 하부전극(45)을 형성한다.
또한, 상기 기술한 본 발명의 실시 예에 따른 트랜지스터의 제조 방법에 있어서, 상기 제 2 질화 막 측 벽(40)을 형성하기 전에 저농도 n형 불순물을 이온 주입하여 상기 게이트(39) 양측의 반도체 기판(31) 표면내에 LDD(Lightly Doped Drain) 영역을 형성할 수 도 있다.
본 발명의 트랜지스터의 제조 방법은 소오스/드레인 영역을 절연막으로 반도체 기판과 격리시키므로 다음과 같은 효과가 있다.
첫째, 숏 채널 효과를 방지하여 트랜지스터의 공정 마진 확보가 용이하여 소자의 고집적화를 향상시킨다.
둘째, DRAM 셀의 트랜지스터인 경우에는 반도체 기판과 소오스/드레인 영역 접합부위에 누설전류가 발생되지 않아 리프레쉬 특성이 개선되어 소자의 특성을 향상시키고 그 접합부위의 커패시터가 감소하여 전류 구동 능력을 향상시키며 또한 문턱 전압 조절용 이온 주입 공정을 두 번 실시하거나 그레이드한 접합을 형성하기 위하여 SC1이온을 주입하는 공정이 필요 없으므로 소자의 공정이 단순화 된다.
Claims (1)
- 기판 상에 게이트 절연 막을 개재한 게이트를 형성하는 단계;상기 게이트 양측의 기판 상에 제 1 절연 막 측 벽을 형성하는 단계;상기 게이트 양측의 소오스/드레인 영역이 형성될 부위에 제 1 트렌치가 형성되도록 상기 기판을 선택 식각하는 단계;상기 트렌치를 포함한 전면에 제 2 절연 막과 제 1 도전 체를 형성하는 단계;상기 제 1 절연 막 측 벽을 포함한 게이트 양측 밑의 기판 측면이 노출된 제 2 트렌치가 형성되도록 상기 제 1 도전 체와 제 2 절연 막을 선택 식각하는 단계;상기 제 2 트렌치내에 제 2 도전 체를 형성하여 상기 제 2 절연 막에 의해 상기 기판과 격리된 상기 제 1, 제 2 도전 체의 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 트랜지스터의 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101068575B1 (ko) * | 2009-07-03 | 2011-09-30 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
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1998
- 1998-12-24 KR KR1019980058456A patent/KR20000042294A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101068575B1 (ko) * | 2009-07-03 | 2011-09-30 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| US8283658B2 (en) | 2009-07-03 | 2012-10-09 | Hynix Semiconductor Inc. | Semiconductor device and method for fabricating the same |
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