KR101068575B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 접합영역 사이 및 기판과 접합영역 사이에서의 누설전류 발생을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는, 기판의 접합영역 예정지역에 형성된 복수의 리세스패턴; 상기 리세스패턴 표면에 형성된 누설방지막과 상기 누설방지막 상에서 나머지 상기 리세스패턴을 매립하는 도전막으로 이루어진 접합영역; 및 상기 기판상에서 적어도 상기 누설방지막 일부와 중첩되는 게이트를 포함하고 있으며, 상술한 본 발명에 따르면, 누설방지막을 구비함으로써, 접합영역 사이 및 기판과 접합영역 사이에서 누설전류가 발생하는 것을 방지할 수 있는 효과가 있다.
누설전류, 유기반도체, 무기반도체, 접합영역
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 접합영역의 누설전류(leakage current)발생을 방지할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라 트랜지스터의 채널길이도 동시에 매우 짧아지고 있으며, 채널길이가 감소함에 따라 반도체 장치의 동작특성이 점차 열화되고 있다.
도 1은 종래기술에 따른 반도체 장치의 트랜지스터를 도시한 단면도이다.
도 1을 참조하여 종래기술에 따른 트랜지스터를 살펴보면, 기판(11) 상에 게이트절연막(14), 게이트전극(15) 및 게이트하드마스크막(16)이 적층된 구조의 게이트(17)가 형성되어 있고, 게이트(17) 양측 기판(11)에 접합영역(12)이 형성되어 있다. 통상적으로, 접합영역은 게이트(17)를 형성한 이후에 이온주입을 통해 형성하 기 때문에 게이트(17)가 접합영역(12) 일부와 중첩(overlap)된 구조를 갖는다.
상술한 구조를 갖는 트랜지스터에서 접합영역(12)과 기판(11)은 서로 다른 도전형 예컨대, NMOS의 경우 접합영역(12)과 기판(11)은 각각 N형과 P형을 갖고, 기판(11)보다 접합영역(12)의 불순물 도핑농도가 크다. 이로 인해, 기판(11)과 접합영역(12) 사이에 PN접합(PN Junction)이 형성된다. PN접합에 의해 기판(11)과 접합영역(12) 사이에 공핍영역(Depletion region, 18) 형성되고, 공핍영역(18)의 대부분은 기판(11)과 접합영역(12)의 불순물 도핑농도 차이에 의하여 기판(11)에 형성된다.
하지만, 종래기술은 반도체 장치의 집적도 증가에 의해 트랜지스터의 채널길이가 감소함에 따라 게이트(17)에 동작전압이 인가되지 않은 오프(off)상태에서 기판(11)과 접합영역(18) 사이에 형성된 공핍영역(18) 내부 전계로 인해 접합영역(12) 사이 및 기판(11)과 접합영역(12) 사이에서 누설전류(leakage current)가 급격히 증가하는 문제점이 있다. 공핍영역(18) 내부 전계에 기인한 누설전류는 접합영역(12)의 불순물 도핑농도가 증가할수록, 또한 트랜지스터의 채널길이가 감소할수록 증가한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 접합영역 사이 및 기판과 접합영역 사이에서의 누설전류 발생을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는, 기판의 접합영역 예정지역에 형성된 복수의 리세스패턴; 상기 리세스패턴 표면에 형성된 누설방지막과 상기 누설방지막 상에서 나머지 상기 리세스패턴을 매립하는 도전막으로 이루어진 접합영역; 및 상기 기판상에서 적어도 상기 누설방지막 일부와 중첩되는 게이트를 포함한다. 또한, 상기 게이트는 상기 누설방지막 일부 및 상기 도전막 일부와 중첩될 수도 있다.
상기 누설방지막과 상기 도전막은 동일한 도전형을 가질 수 있다.
상기 누설방지막은 유기반도체를 포함할 수 있고, 상기 유기반도체는 도전형이 N형인 페릴렌디이미드(Perylene Diimide) 유도체 및 도전형이 P형인 펜타센(Pentacene), 프탈로사이아닌(Phthalocyanine)을 포함할 수 있다.
상기 기판 및 상기 도전막은 무기반도체를 포함할 수 있고, 상기 무기반도체는 실리콘을 포함할 수 있다.
상기 도전막은 금속성막을 포함할 수 있고, 상기 금속성막은 금(Au)을 포함 할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은, 접합영역 예정지역의 기판을 식각하여 복수의 리세스패턴을 형성하는 단계; 상기 리세스패턴을 포함하는 구조물 표면을 따라 누설방지막을 형성하는 단계; 상기 누설방지막 상에 나머지 상기 리세스패턴을 매립하도록 도전막을 형성하는 단계; 상기 기판 상부면이 노출되도록 평탄화공정을 실시하여 상기 누설방지막과 상기 도전막이 적층된 접합영역을 형성하는 단계; 및 상기 기판상에 적어도 상기 누설방지막 일부와 접하는 게이트를 형성하는 단계를 포함한다. 또한, 상기 게이트는 상기 누설방지막 일부 및 상기 도전막 일부와 중첩되도록 형성할 수도 있다.
상기 누설방지막과 상기 도전막은 동일한 도전형을 갖도록 형성할 수 있다.
상기 누설방지막은 유기반도체를 포함할 수 있으며, 상기 유기반도체는 도전형이 N형인 페릴렌디이미드(Perylene Diimide) 유도체 및 도전형이 P형인 펜타센(Pentacene), 프탈로사이아닌(Phthalocyanine)을 포함할 수 있다.
상기 기판 및 상기 도전막은 무기반도체를 포함할 수 있으며, 상기 무기반도체는 실리콘을 포함할 수 있다.
상기 도전막은 금속성막을 포함할 수 있으며, 상기 금속성막은 금(Au)을 포함할 수 있다.
상기 평탄화공정은 화학적기계적연마법을 사용하여 실시할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 누설방지막을 구비함으로써, 접합영역 사이 및 기판과 접합영역 사이에서 누설전류가 발생하는 것을 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 접합영역 사이 및 기판과 접합영역 사이에서의 누설전류 발생을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명은 유기반도체막으로 이루어진 누설방지막을 기판과 접합영역 사이에 게재하여 이들 사이의 누설전류 발생을 방지하는 것을 기술적 원리로 한다.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 반도체 장치의 트랜지스터를 도시한 도면으로, 도 2a는 평면도, 도 2b는 도 2a에 도시된 X-X'절취선을 따라 도시한 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이 본 발명의 제1실시예에 따른 트랜지스터는, 기판(101)의 접합영역 예정지역에 형성된 복수의 리세스패턴(109), 리세스패턴(109) 표면에 형성된 누설방지막(102)과 누설방지막(102) 상에서 나머지 리세스패턴(109)을 매립하는 도전막(103)으로 이루어진 접합영역(104) 및 기판(101)상에 서 누설방지막(108) 일부와 중첩(overlap)되는 게이트(108)를 포함한다. 이때, 게이트(108)는 게이트절연막(105), 게이트전극(106) 및 게이트하드마스크막(107)이 순차적으로 적층된 적층구조물일 수 있다.
기판(101)은 무기반도체인 실리콘 기판을 사용할 수 있고, 반도체 장치의 도전특성에 따라 접합영역(104)과 서로 다른(또는, 서로 상보적인) 도전형을 갖도록 형성하는 것이 바람직하다. 구체적으로, NMOS의 경우에 기판(101)으로 P형 실리콘기판을 사용하고, PMOS의 경우에는 N형 실리콘 기판을 사용하는 것이 바람직하다.
접합영역(104)을 구성하는 누설방지막(108)은 게이트(108)에 동작전압이 인가되지 않은 상태에서는 절연특성을 갖고, 게이트(108)에 동작전압이 인가된 상태에서는 도전특성을 갖는 물질로 형성하는 것이 바람직하다. 따라서, 누설방지막(108)은 유기반도체막일 수 있다.
또한, 누설방지막(108)은 반도체 장치의 도전특성에 따라 즉, NMOS의 경우에는 N형 유기반도체막으로 형성하고, PMOS의 경우에는 P형 유기반도체막으로 형성하는 것이 바람직하다. 이때, N형 유기반도체막으로는 페릴렌디이미드(Perylene Diimide) 유도체를 사용할 수 있고, P형 유기반도체막으로는 펜타센(Pentacene), 프탈로사이아닌(Phthalocyanine)등을 사용할 수 있다.
접합영역(104)을 구성하는 도전막(103)은 금속성막 또는 무기반도체막으로 형성할 수 있다. 금속성막으로는 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 금(Au) 등을 사용할 수 있으며, 상술한 물질들 중에서 유기반도체막과 계면특성이 우수한 금을 사용하는 것이 가장 바람직하다. 그리고, 무기반도체막으로는 실리콘막 예컨대, 폴 리실리콘막을 사용할 수 있다.
여기서, 도전막(103)을 무기반도체막 즉, 폴리실리콘막으로 형성하는 경우에 도전막(103)은 누설방지막(102)과 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 따라서, 도전막(103)은 반도체 장치의 도전특성에 따라 즉, NMOS의 경우에는 N형 폴리실리콘막으로 형성하고, PMOS의 경우에는 P형 폴리실리콘막으로 형성하는 것이 바람직하다.
이하, 상술한 구조를 갖는 본 발명의 제1실시예에 따른 반도체 장치의 트랜지스터에서 접합영역(104) 사이 및 기판(101)과 접합영역(104) 사이의 누설전류 발생을 방지할 수 있는 원리에 대하여 구체적으로 설명한다.
통상적으로, 유기반도체막은 무기반도체막과 다르게 도핑된 불순물의 종류에 의하여 도전형이 결정되지 않고, 유기반도체막을 구성하는 분자들의 구조 및 분자구조에 따른 캐리어의 전도특성에 따라 P형 또는 N형으로 구분할 수 있다. 따라서, 유기반도체막으로 이루어진 누설방지막(102)과 기판(101)이 서로 다른 도전형을 가짐으로 인해 PN접합을 형성하더라도 이들이 접하는 경계면에서 PN접합에 의한 공핍영역이 생성되지 않는다. 경우에 따라 이들 사이에 공핍영역이 생성된다 하더라도 유기반도체막은 도전형을 조절하기 위한 불순물을 함유하고 있지 않기 때문에 반도체 장치의 특성 측면에서 무시할 수 있는 수준이다.
그러므로, 트랜지스터의 게이트(108)에 동작전압을 인가하지 않은 상태 즉, 오프(off)상태에서 기판(101)과 접합영역(104) 사이에 공핍영역이 형성되지 않기 때문에 공핍영역 내부 전계에 기인한 접합영역(104) 사이 및 기판(101)과 접합영 역(104) 사이의 누설전류 발생을 방지할 수 있다. 이와 더불어서, 유기반도체막으로 이루어진 누설방지막(102)은 외부에서 에너지(예컨대, 전압 또는 전계)를 인가하지 않은 상태에서는 절연특성을 갖기 때문에 게이트(108)에 동작전압이 인가되지 않은 상태에서는 도전막(103)과 기판(101) 사이를 전기적으로 절연시켜 접합영역(104)으로부터 누설전류가 발생하는 것을 보다 효과적으로 방지할 수 있다.
반대로, 도 2b의 도면부호'A'와 같이 트랜지스터의 게이트(108)에 동작전압을 인가한 상태 즉, 온(on)상태에서는 게이트(108) 아래 기판(101)에 반전층(inversion rayer)이 형성됨과 동시에 게이트(108)와 중첩되는 누설방지막(102)에도 게이트(108)의 동작전압에 의해 게이트(108)와 접하는 누설방지막(102) 표면에 캐리어가 집중되어 반전층과 동일한 도전경로가 형성된다. 앞서, 언급한 바와 같이 유기반도체막은 외부에너지(예컨대, 전계)가 가해지는 상태에서는 도전특성을 갖기 때문에 이와 같은 동작이 가능하다.
여기서, 게이트(108)에 인가된 동작전압에 의하여 누설방지막(102)에 생성되는 도전경로는 게이트(108)와 중첩되는 영역에서만 발생하기 때문에 게이트(108)와 중첩되지 않는 영역의 누설방지막(102)은 여전히 절연특성을 갖게된다. 이로 인해, 트랜지스터 동작간에도 기판(101)과 접합영역(104) 사이에서의 누설전류 발생을 방지할 수 있다.
이와 같이, 본 발명은 유기반도체막으로 이루어진 누설방지막(102)을 구비함으로써, 접합영역(104) 사이 및 기판(101)과 접합영역(104) 사이의 누설전류 발생을 방지할 수 있다.
도 3a 내지 도 3b는 본 발명의 제2실시예에 따른 반도체 장치의 트랜지스터를 도시한 도면으로, 도 3a는 평면도, 도 3b는 도 3a에 도시된 X-X'절취선을 따라 도시한 단면도이다. 여기서는, 설명의 편의를 위하여 제1실시예와 동일한 구성요소에 대하여 동일 도면부호를 사용하였으며, 제1실시예와의 차이점을 중심으로 설명한다.
도 3a 및 도 3b에 도시된 바와 같이, 본 발명의 제2실시예에 따른 트랜지스터는, 기판(101)의 접합영역 예정지역에 형성된 복수의 리세스패턴(109), 리세스패턴(109) 표면에 형성된 누설방지막(102)과 누설방지막(102) 상에서 나머지 리세스패턴(109)을 매립하는 도전막(103)으로 이루어진 접합영역(104) 및 기판(101)상에서 누설방지막(108) 일부 및 도전막(103) 일부와 중첩되는 게이트(108)를 포함한다. 이때, 게이트(108)는 게이트절연막(105), 게이트전극(106) 및 게이트하드마스크막(107)이 순차적으로 적층된 적층구조물일 수 있다.
본 발명의 제2실시예에 따른 반도체 장치의 트랜지스터는 게이트(108)가 접합영역(104)의 누설방지막(102) 일부 및 도전막(103) 일부와 중첩되는 구조를 가짐으로써, 접합영역(104) 사이 및 기판(101)과 접합영역(104) 사이의 누설전류 발생을 방지함과 동시에 본 발명의 제1실시예에 비하여 트랜지스터 동작시 보다 우수한 동작특성을 확보할 수 있다.
구체적으로, 도 3b의 도면부호 'A'와 같이 트랜지스터의 게이트(108)에 동작전압을 인가한 상태 즉, 온(on)상태에서는 게이트(108) 아래 기판(101)에 반전층이 형성됨과 동시에 게이트(108)과 중첩되는 누설방지막(102)에도 게이트(108)의 동작 전압에 의해 캐리어가 집중되어 반전층과 동일한 도전경로가 형성된다. 이때, 도 3b의 도면부호 'B'와 같이 누설방지막(102)을 중심으로 좌측에는 게이트(108)에 인가된 동작전압으로 인해 게이트(108)와 중첩된 도전막(103) 표면으로 집중된 캐리어가 일종의 전극으로 작용함과 동시에 우측에는 게이트(108)에 인가된 동작전압으로 인해 게이트(108) 아래 기판(101)의 반전층도 전극으로 작용함으로써, 양 전극 간의 전위차이에 의해 누설방지막(102)에서의 캐리어이동도를 향상시킬 수 있다.
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 반도체 장치의 트랜지스터 제조방법을 도 3a에 도시된 X-X'절취선을 따라 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 기판(21) 상에 접합영역 예정지역을 오픈하는 감광막패턴(미도시)을 형성한 후, 감광막패턴을 식각장벽(etch barrier)으로 기판(21)을 식각하여 리세스패턴(22)을 형성한다. 이때, 리세스패턴(22)은 후속 공정을 통해 접합영역이 형성될 공간이다.
여기서, 기판(21)으로는 무기반도체인 실리콘 기판을 사용할 수 있고, 반도체 장치의 도전특성에 따라 후속 공정을 통해 형성될 접합영역과 서로 다른(또는 서로 상보적인) 도전형을 갖는 실리콘기판을 사용함이 바람직하다. 구체적으로, NMOS의 경우에 기판(21)으로 P형 실리콘기판을 사용하고, PMOS의 경우에는 N형 실리콘 기판을 사용하는 것이 바람직하다.
다음으로, 리세스패턴(22)을 포함하는 구조물 표면을 따라 누설방지막(23)을 형성한다. 누설방지막(23)은 외부에너지 예컨대, 전압 또는 전계가 인가되지 않은 상태에서는 절연특성을 갖고, 외부에너지가 인가된 상태에서는 도전특성을 갖는 물질로 형성하는 것이 바람직하다. 따라서, 누설방지막(23)은 유기반도체막으로 형성할 수 있다.
여기서, 누설방지막(23)은 반도체 장치의 도전특성에 따라 즉, NMOS의 경우에는 N형 유기반도체막으로 형성하고, PMOS의 경우에는 P형 유기반도체막으로 형성하는 것이 바람직하다. 이때, N형 유기반도체막으로는 페릴렌디이미드(Perylene Diimide) 유도체를 사용할 수 있고, P형 유기반도체막으로는 펜타센(Pentacene), 프탈로사이아닌(Phthalocyanine)등을 사용할 수 있다.
도 4b에 도시된 바와 같이, 누설방지막(23) 상에 나머지 리세스패턴(22)을 매립하는 도전막(24)을 형성한다. 이때, 도전막(24)은 실질적인 접합영역으로 작용하는 것으로, 금속성막 또는 무기반도체막으로 형성할 수 있다.
구체적으로, 도전막(24)을 금속성막으로 형성하는 경우에는 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 금(Au) 등을 사용하여 형성할 수 있으며, 상술한 물질들 중에서 유기반도체막으로 이루어진 누설방지막(23)과의 계면특성이 우수한 금으로 형성하는 것이 가장 바람직하다.
그리고, 도전막(24)을 무기반도체막으로 형성하는 경우에는 실리콘막 예컨대, 폴리실리콘막을 사용할 수 있다. 이때, 도전막(24)을 무기반도체막 즉, 폴리실리콘막으로 형성하는 경우에 도전막(24)은 누설방지막(23)과 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 따라서, 도전막(24)은 반도체 장치의 도전특성에 따라 즉, NMOS의 경우에는 N형 폴리실리콘막으로 형성하고, PMOS의 경우에는 P형 폴 리실리콘막으로 형성하는 것이 바람직하다.
다음으로, 기판(21) 상부면이 노출되도록 평탄화공정을 실시한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다. 이하, 평탄화된 누설방지막(23) 및 도전막(24)의 도면부호를 각각'23A' 및 '24A'으로 변경하여 표기한다.
상술한 공정과정을 통해 리세스패턴(22)에 매립되고 누설방지막(23A)과 도전막(24A)이 적층된 구조의 접합영역(25)을 형성할 수 있다.
도 4c에 도시된 바와 같이, 기판(21) 상에 접합영역(25)과 일부 중첩되도록 게이트(29)를 형성한다. 이때, 게이트(29)는 게이트절연막(26), 게이트전극(27) 및 게이트하드마스크막(28)이 순차적으로 적층된 적층구조물로 형성할 수 있다.
이때, 접합영역(25)과 일부 중첩되는 게이트(29)는 적어도 누설방지막(23A) 일부와 접하도록 형성하는 것이 바람직하다(도 2a 및 도 2b 참조). 보다 구체적으로, 게이트(29)가 누설방지막(23A) 일부 및 도전막(24A) 일부와 접하도록 형성하는 것이 더욱 바람직하다. 여기서, 게이트(29)가 적어도 누설방지막(23A) 일부와 접하도록 형성하는 이유는 게이트(29)에 인가되는 동작전압에 의해 게이트(29) 아래 누설방지막(23A)에 도전경로를 형성하여 트랜지스터 동작시 정상적인 동작을 수행하기 위함이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 반도체 장치의 트랜지스터를 도시한 단면도.
도 2a 및 도 2b는 본 발명의 제1실시예에 따른 반도체 장치의 트랜지스터를 도시한 도면.
도 3a 내지 도 3b는 본 발명의 제2실시예에 따른 반도체 장치의 트랜지스터를 도시한 도면.
도 4a 내지 도 4c는 본 발명의 제2실시예에 따른 반도체 장치의 트랜지스터 제조방법을 도 3a에 도시된 X-X'절취선을 따라 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
101, 21 : 기판 102, 23, 23A : 누설방지막
103, 24, 24A : 도전막 104, 25 : 접합영역
105, 26 : 게이트절연막 106, 27 : 게이트전극
107, 28 : 게이트하드마스크막 108, 29 : 게이트
109, 22 : 리세스패턴
Claims (21)
- 기판의 접합영역 예정지역에 형성된 리세스패턴;상기 리세스패턴 표면을 따라 누설방지막과 상기 누설방지막 상에서 나머지 상기 리세스패턴을 매립하는 도전막으로 이루어진 접합영역; 및상기 기판상에서 적어도 상기 누설방지막 일부와 중첩되는 게이트를 포함하고,상기 누설방지막은 상기 게이트에 동작전압이 인가되지 않은 상태에서는 절연특성을 갖고, 상기 게이트에 동작전압이 인가된 상태에서는 도전특성을 갖는 반도체 장치.
- 제1항에 있어서,상기 게이트는 상기 누설방지막 일부 및 상기 도전막 일부와 중첩되는 반도체 장치.
- 제1항에 있어서,상기 누설방지막과 상기 도전막은 동일한 도전형을 갖는 반도체 장치.
- 제1항에 있어서,상기 누설방지막은 유기반도체를 포함하는 반도체 장치.
- 제4항에 있어서,상기 유기반도체는 도전형이 N형인 페릴렌디이미드(Perylene Diimide) 유도체를 포함하는 반도체 장치.
- 제4항에 있어서,상기 유기반도체는 도전형이 P형인 펜타센(Pentacene), 프탈로사이아닌(Phthalocyanine)을 포함하는 반도체 장치.
- 제1항에 있어서,상기 기판 및 상기 도전막은 무기반도체를 포함하는 반도체 장치.
- 제7항에 있어서,상기 무기반도체는 실리콘을 포함하는 반도체 장치.
- 제1항에 있어서,상기 도전막은 금속성막을 포함하는 반도체 장치.
- 제9항에 있어서,상기 금속성막은 금(Au)을 포함하는 반도체 장치.
- 접합영역 예정지역의 기판을 식각하여 리세스패턴을 형성하는 단계;상기 리세스패턴을 포함하는 구조물 표면을 따라 누설방지막을 형성하는 단계;상기 누설방지막 상에 나머지 상기 리세스패턴을 매립하도록 도전막을 형성하는 단계;상기 기판 상부면이 노출되도록 평탄화공정을 실시하여 상기 누설방지막과 상기 도전막이 적층된 접합영역을 형성하는 단계; 및상기 기판상에 적어도 상기 누설방지막 일부와 중첩되도록 게이트를 형성하는 단계를 포함하고,상기 누설방지막은 상기 게이트에 동작전압이 인가되지 않은 상태에서는 절연특성을 갖고, 상기 게이트에 동작전압이 인가된 상태에서는 도전특성을 갖는 반도체 장치 제조방법.
- 제11항에 있어서,상기 게이트는 상기 누설방지막 일부 및 상기 도전막 일부와 중첩되도록 형성하는 반도체 장치 제조방법.
- 제11항에 있어서,상기 누설방지막과 상기 도전막은 동일한 도전형을 갖도록 형성하는 반도체장치 제조방법.
- 제11항에 있어서,상기 누설방지막은 유기반도체를 포함하는 반도체 장치 제조방법.
- 제14항에 있어서,상기 유기반도체는 도전형이 N형인 페릴렌디이미드(Perylene Diimide) 유도체를 포함하는 반도체 장치 제조방법.
- 제14항에 있어서,상기 유기반도체는 도전형이 P형인 펜타센(Pentacene), 프탈로사이아 닌(Phthalocyanine)을 포함하는 반도체 장치 제조방법.
- 제11항에 있어서,상기 기판 및 상기 도전막은 무기반도체를 포함하는 반도체 장치 제조방법.
- 제17항에 있어서,상기 무기반도체는 실리콘을 포함하는 반도체 장치 제조방법.
- 제11항에 있어서,상기 도전막은 금속성막을 포함하는 반도체 장치 제조방법.
- 제19항에 있어서,상기 금속성막은 금(Au)을 포함하는 반도체 장치 제조방법.
- 제11항에 있어서,상기 평탄화공정은 화학적기계적연마법을 사용하여 실시하는 반도체 장치 제조방법.
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