KR20040002229A - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명의 반도체 소자의 제조 방법에 관한 것으로, 특히 다마신(Damascene) 공정을 사용하여 게이트전극이 형성될 부위의 반도체 기판만을 노출시킨 후, 문턱전압 조절 이온을 주입한 다음, 게이트전극을 형성함으로써, 문턱전압 조절 이온을 상기 게이트전극 하부의 반도체 기판에만 주입되기 때문에 소오스/드레인 영역의 반도체 기판에도 문턱전압 조절 이온이 주입된 종래 기술보다 DRAM(Dynamic Random Access Memory) 셀(Cell) 저항을 감소시키고, 소오스/드레인 영역의 반도체 기판에는 전기장이 발생되지 않아 데이터(Data) 리텐션(Retention) 시간이 감소되는 것을 방지함으로 DRAM 셀의 리프레쉬(Refresh) 특성을 향상시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 기술이다.

Description

반도체 소자의 제조 방법{Method for manufacturing a semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다마신(Damascene) 공정을 사용하여 게이트전극이 형성될 부위의 반도체 기판만을 노출시킨 후, 문턱전압 조절 이온을 주입한 다음, 게이트전극을 형성하여 소자의 특성, 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.

현재 트랜지스터는 접합 깊이가 감소함에 따라 RC 지연 및 숏 채널 효과(Short channel effect)의 증가와 같은 문제점이 발생되기 때문에 소오스/드레인 불순물 영역의 구조를 선택 에피택셜(Epitaxial) 공정에 의해 반도체 기판 상에 형성하는 이에스디(Elevated source/drain: ESD)를 채택하거나 살리사이드 구조를 채택하고 또한 이들 둘을 동시에 채택하는 추세이다.

도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.

도 1a를 참조하면, p형 반도체 기판(11)에 문턱전압 조절 이온을 이온 주입한다. 이때, 상기 문턱전압 조절 이온이 주입된 부위의 반도체 기판(11)에 전기장이 발생된다.

그리고, 상기 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(13)을 성장시킨 다음, 상기 게이트 산화막(13) 상에 다결정 실리콘층(15), 텅스텐(W)층(17), 제 1 질화막의 하드 마스크층(19) 및 감광막(도시하지 않음)을 순차적으로 형성한다.

이어, 상기 감광막을 게이트전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.

그리고, 상기 선택적으로 노광 및 현상된 감광막을 마스크로 상기 하드 마스크층(19)을 식각하고, 상기 텅스텐층(17)과 다결정 실리콘층(15)을 식각하여 게이트전극을 형성하고, 상기 게이트 산화막(13)을 식각한 다음, 상기 감광막을 제거한다.

도 1b를 참조하면, 상기 게이트전극을 마스크로 전면에 저농도 n형 불순물 이온을 이온 주입한다.

그리고, 상기 게이트전극을 포함한 전면에 제 2 질화막을 형성하고, 상기 제 2 질화막을 에치백(Etch-back)하여 상기 게이트전극 측벽에 제 2 질화막 스페이서(Spacer)(21)를 형성한다.

도 1c를 참조하면, 상기 게이트전극과 제 2 질화막 스페이서(21)를 마스크로 고농도 n형 불순물 이온을 이온 주입하고 드라이브 인(Drive-in) 확산하여 상기 게이트전극 양측의 반도체 기판(11) 표면내에 LDD 구조의 소오스/드레인 영역(23)을 형성한다.

그러나, 종래의 반도체 소자의 제조 방법은 반도체 기판에 문턱전압 조절 이온 주입 공정을 진행한 후 게이트전극 형성함으로 상기 문턱전압 조절 이온이 불필요한 소오스/드레인 영역의 반도체 기판에도 문턱전압 조절 이온이 주입되기 때문에 DRAM(Dynamic Random Access Memory) 셀(Cell) 저항이 증가되고, 소오스/드레인 영역의 반도체 기판에도 전기장이 발생되어 데이터 리텐션 시간이 감소되므로 DRAM 셀의 리프레쉬(Refresh) 특성이 저하되어 소자의 특성, 수율 및 신뢰성이 저하되는 문제점이 있었다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 다마신 공정을 사용하여 게이트전극이 형성될 부위의 반도체 기판만을 노출시킨 후, 문턱전압 조절 이온을 주입한 다음, 게이트전극을 형성함으로써, DRAM 셀 저항을 감소시키고, DRAM 셀의 리프레쉬 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c는 종래 기술에 따른 트랜지스터의 제조 방법을 도시한 단면도.

도 2a 내지 도 2g는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도.

<도면의 주요 부분에 대한 부호의 설명>

11 : 반도체 기판13,39 : 게이트 산화막

15,41 : 다결정 실리콘층17,43 : 텅스텐층

19,45 : 하드 마스크층21,47 : 제 2 질화막 스페이서

23,49 : 소오스/드레인 영역33 : 제 1 산화막

35 : 제 1 질화막37 : 문턱전압 조절 이온

이상의 목적을 달성하기 위한 본 발명은,

반도체 기판 상에 버퍼 절연막을 형성하는 단계와,

게이트 전극이 형성될 부위의 상기 버퍼 절연막만을 노출시키는 절연막 패턴을 상기 버퍼 절연막 상에 형성하는 단계와,

상기 절연막 패턴을 마스크로 전면에 문턱전압 조절 이온을 주입하는 단계와,

상기 절연막 패턴 사이의 노출된 버퍼 절연막을 제거하는 단계와,

상기 절연막 패턴 사이의 반도체 기판 상에 게이트 산화막을 개재하며 그 상부에 하드 마스크층을 구비한 게이트전극을 상기 절연막 패턴과 동일한 높이로 형성하고, 상기 절연막 패턴과 그 하부의 버퍼 절연막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법을 제공하는 것과,

상기 버퍼 절연막 상에 절연막을 형성하고, 게이트 전극이 형성될 부위에만 제거된 네가티브형 감광막 패턴을 사용한 사진식각 공정으로 상기 절연막을 식각하여 상기 절연막 패턴을 형성하는 것을 특징으로 한다.

본 발명의 원리는 다마신 공정을 사용하여 게이트전극이 형성될 부위의 반도체 기판만을 노출시킨 후, 문턱전압 조절 이온을 주입한 다음, 게이트전극을 형성함으로써, 문턱전압 조절 이온을 상기 게이트전극 하부의 반도체 기판에만 주입되기 때문에 소오스/드레인 영역의 반도체 기판에도 문턱전압 조절 이온이 주입된 종래 기술보다 DRAM 셀 저항을 감소시키고, 소오스/드레인 영역의 반도체 기판에는 전기장이 발생되지 않아 데이터(Data) 리텐션(Retention) 시간이 감소되는 것을 방지함으로 DRAM 셀의 리프레쉬 특성을 향상시키기 위한 것이다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.

도 2a 내지 도 2g는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 도시한 단면도이다.

도 2a를 참조하면, p형의 반도체 기판(31)상에 버퍼(Buffer)층인 제 1 산화막(33)을 형성하고, 상기 제 1 산화막(33) 상에 제 1 질화막(35) 및 네가티브(Negative)형 감광막(도시하지 않음)을 순차적으로 형성한다.

그리고, 상기 네가티브형 감광막을 게이트 전극이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 네가티브형 감광막을 마스크로 상기 제 1 질화막(35)을 식각한 후, 상기 네가티브형 감광막을 제거한다.

도 2b를 참조하면, 상기 제 1 질화막(35)을 마스크로 문턱전압 조절 이온(37)을 이온 주입한다.

도 2c를 참조하면, 상기 노출된 제 1 산화막(33)을 식각하고, 상기 반도체 기판(31) 상에 열산화 공정으로 게이트 산화막(39)을 성장시킨다.

그리고, 상기 제 1 질화막(35)과 게이트 산화막(39) 상에 n형 불순물이 도핑된 다결정 실리콘층(41)을 형성하고, 에치백한다. 이때, 상기 에치백 공정으로 상기 게이트 산화막(39) 상에 상기 제 1 질화막(35) 하부부위의 두께만큼 다결정 실리콘층(41)이 잔류된다.

도 2d를 참조하면, 상기 제 1 질화막(35)과 다결정 실리콘층(41) 상에 텅스텐층(43)을 형성하고, 에치백한다. 이때, 상기 에치백 공정으로 상기 게이트 산화막(39) 상에 상기 제 1 질화막(35) 중간부위의 두께만큼 잔류된 다결정 실리콘층(41)과 텅스텐층(43)의 적층구조물로 게이트전극을 형성한다.

도 2e를 참조하면, 상기 제 1 질화막(35)과 텅스텐층(43) 상에 산화막인 하드 마스크층(45)을 형성하고, 에치백한다. 이때, 상기 에치백 공정으로 상기 게이트전극 상에 상기 제 1 질화막(35) 높이만큼 하드 마스크층(45)이 잔류되어 전면이 평탄화 된다.

도 2f를 참조하면, 상기 제 1 질화막(35)을 제거한다.

그리고, 상기 게이트전극을 마스크로 전면에 저농도 n형 불순물 이온을 이온 주입한다.

도 2g를 참조하면, 상기 게이트전극을 포함한 전면에 제 2 질화막을 형성하고, 상기 제 2 질화막을 에치백하여 상기 게이트전극 측벽에 제 2 질화막 스페이서(47)를 형성한다.

그리고, 상기 게이트전극과 제 2 질화막 스페이서(47)를 마스크로 고농도 n형 불순물 이온을 이온 주입하고 드라이브 인 확산하여 상기 게이트전극 양측의 반도체 기판(31) 표면내에 LDD 구조의 소오스/드레인 영역(49)을 형성한다.

본 발명의 반도체 소자의 제조 방법은 다마신 공정을 사용하여 게이트전극을 형성한 후 문턱전압 조절 이온을 주입함으로써, 문턱전압 조절 이온을 상기 게이트전극 하부의 반도체 기판에만 주입되기 때문에 소오스/드레인 영역의 반도체 기판에도 문턱전압 조절 이온이 주입된 종래 기술보다 DRAM 셀 저항을 감소시키고, 소오스/드레인 영역의 반도체 기판에는 전기장이 발생되지 않아 데이터 리텐션 시간이 감소되는 것을 방지함으로 DRAM 셀의 리프레쉬 특성을 향상시켜 소자의 특성, 수율 및 신뢰성을 향상시키는 효과가 있다.

Claims (2)

1. 반도체 기판 상에 버퍼 절연막을 형성하는 단계와,

   게이트 전극이 형성될 부위의 상기 버퍼 절연막만을 노출시키는 절연막 패턴을 상기 버퍼 절연막 상에 형성하는 단계와,

   상기 절연막 패턴을 마스크로 전면에 문턱전압 조절 이온을 주입하는 단계와,

   상기 절연막 패턴 사이의 노출된 버퍼 절연막을 제거하는 단계와,

   상기 절연막 패턴 사이의 반도체 기판 상에 게이트 산화막을 개재하며 그 상부에 하드 마스크층을 구비한 게이트전극을 상기 절연막 패턴과 동일한 높이로 형성하고, 상기 절연막 패턴과 그 하부의 버퍼 절연막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서,

   상기 버퍼 절연막 상에 절연막을 형성하고, 게이트 전극이 형성될 부위에만 제거된 네가티브형 감광막 패턴을 사용한 사진식각 공정으로 상기 절연막을 식각하여 상기 절연막 패턴을 형성함을 특징으로 하는 반도체 소자의 제조 방법.