KR20000043195A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 반도체소자의 제조공정중 채널 형성을 위해 사용되고 있는 베리드 채널 피모스 ( buried channel PMOS ) 의 형성방법으로서, 실리콘 기판 상에 펀치 방지를 위해 이온주입으로 카운터 도핑 ( counter doping ) 층을 형성한 후에 선택적 에피성장 ( Selective epitaxial Growth, 에피성장 ) 기술을 이용하여 실리콘 게르마늄 에피층을 형성하는 기술로서, 실리콘 에피층에 높은 농도로 도핑된 도펀트가 후속 열공정에서도 기판 아래의 펀치 ( punchthrough ) 방지층으로 아웃 디퓨젼 ( out-diffusion ) 되어 손실되지않도록 하게 하여 정확한 Vt 및 비.브이.디.에스.에스. ( breakdown voltage drain source substrate, 이하에서 BVDSS 라 함 ) 를 갖게 할 뿐만 아니라, 실리콘 게르마늄 상에 형성되는 실리콘 에피층에 걸리는 응력으로 인해 채널의 드레인 포화전류 ( IDsat, drain current saturation, 이하에서 IDSAT 라 함 ) 가 증가되는 효과를 얻을 수 있는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 제조공정중 채널 형성을 위해 사용되고 있는 베리드 채널 피모스 ( buried channel PMOS ) 의 형성방법으로서, 실리콘 기판 상에 펀치 방지를 위해 이온주입으로 카운터 도핑 ( counter doping ) 층을 형성한 후에 실리콘 게르마늄 에피층을 형성하는 기술로서, 실리콘 에피층에 높은 농도로 도핑된 도펀트가 후속 열공정에서도 기판 아래의 펀치 방지층으로 아웃 디퓨젼 ( out-diffusion ) 되어 손실되지않도록 하게 하여 정확한 Vt 및 VBDSS 를 갖게 할 뿐만 아니라, 실리콘 게르마늄 상에 형성되는 실리콘 에피층에 걸리는 응력으로 인해 채널의 IDSAT 가 증가되는 효과를 얻게 하려는 목적으로 실시되는 에피채널 제조에 관한 것이다.
기존의 베리드 채널 피모스에서 채널 형성방법은, 이온주입에 의해 Vt 를 조절하는 것외에 베리드 채널임으로 인해 취약해지는 숏-채널 ( short channel ) 효과의 방지를 위해 펀치 방지용으로 기존의 포켓 임플란트 ( pocket implant ) 공정에 더해, 채널 바로 하단부에 인과 같은 엔형 ( n-type ) 도펀트로 높게 카운터 도핑하는 이른바 딥 도핑 공정을 요구하고 있다.
그러나, 이러한 포켁 및 딥 도펀트로도 향후 디자인 룰 ( design rule ) 이 더욱 줄어들게 되면, 각 도핑층간에 거리가 너무 줄어들게 되어 후속 열공정시에 도핑된 채널 도펀트들이 상호 확산하여 원하는 Vt 및 BVDSS 를 보여주지 못하는 문제점 때문에 이온주입에 의한 Vt 조절 방법으로는 더이상 베리드 채널 피모스 방법을 채택하는 것이 불가능하게 된다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 실리콘 웨이퍼(1)에 소자분리막(2)을 형성한다. 이때, 상기 소자분리막(2)은 트렌치에 절연막을 매립하는 방법으로 형성한다. (도 1a)
그 다음에, 상기 웨이퍼(1)의 활성영역에 위치하는 채널 부분에 Vt 조절을 위한 피형 도펀트를 이온주입하여 Vt 조절 이온주입층(3)을 형성하고, 그 하측으로 엔형 도펀트를 이온주입하여 펀치스톱 이온주입층(4)을 형성한다. (도 1b)
그리고, 상기 웨이퍼(1) 상의 활성영역에 게이트산화막과 게이트전극(5)을 패터닝한다. (도 1c)
그 다음에, 상기 게이트전극(5)을 마스크로 하여 상기 웨이퍼(1)에 엔형 도펀트를 이온주입하여 포켓 이온주입층(6)을 형성한다.
이때, 상기 포켓 이온주입층(6)은 접합형성부분의 펀치 방지하기 위한 것이다. (도 1d)
그 다음, 상기 게이트전극(5)의 측벽에 절연막 스페이서(7)를 형성하고 상기 웨이퍼(1) 상에 형성된 구조물을 마스크로하여 상기 웨이퍼의 활성영역에 고농도의 피형 불순물영역(8)을 형성하는 이온주입공정과 열처리공정을 실시한다. (도 1e)
이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 제조방법과 같은 피모스 형성방법은, 채널 부분에 Vt, 딥 임플란트 및 포켓 공정 등이 고농도의 피형 불순물 접합영역을 형성하기 위한 이온주입공정과 아울러서, 매우 작은 영역에 반대로 도핑된 프로파일이 공존하게 되어 후속의 열공정에서도 아주 쉽게 상호 확산이 발생하게 되어 애초에 원하는 Vt 및 BVDSS 를 나타내지 못하는 본질적인 문제점을 갖게 된다. 현재는 이를 후속열공정의 온도를 제한하는 등의 방법으로 겨우 버티고 있는 상황이지만, 이로 인해 좋은 물성을 줄 수 있는 고온 공정이 사용될 수 없을 뿐만아니라, 향후 소자의 크기가 더욱 줄어들게 되면, 후속 열공정을 아무리 제한 한 다고 하더라도, 각 도핑층 간에 거리가 너무 가까워 더 이상 이러한 이온주입에만 의존하는 베리드 채널 피모스의 소자 형성방법은 근본적으로 사용이 불가능해 지는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 선택적 에피실리콘 성장 ( Selective epitaxial Growth, 에피성장 ) 기술을 사용하여 소자분리막이 형성된 후 기판에 펀치 방지를 위해 이온주입으로 엔형 도핑된 기판 위에 보론 도프드 실리콘 게르마늄 에피를 일정두께 성장시키고 채널 Vt 설정을 위하여 보론 도프드 실리콘 SEG 공정으로 보다 두껍게 성장시켜 형성함으로써 베리드 채널 피모스의 사용영역을 증가시키는 것과 아울러 소자의 전기적 특성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
1,11 : 실리콘 웨이퍼 2,12 : 소자분리막
3 : Vt 조절 이온주입층 4,14 : 펀치스톱 이온주입층
5,15 ; 게이트전극 6 : 포켓 이온주입층
7 : 절연막 스페이서 8,18 : 고농도의 피형 불순물 영역
19 : 실리콘 게르마늄 확산방지막 20 : 실리콘에피층
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
실리콘 웨이퍼에 소자분리막을 형성하고 펀치 방지를 위한 펀치 스톱 이온주입층을 형성하는 공정과,
상기 웨이퍼의 활성영역에 실리콘 게르마늄으로 확산방지막을 형성하는 제1에피성장공정과,
상기 확산방지막 상부에 실리콘 에피층을 형성하는 제2에피성장공정과,
상기 실리콘 에피층 상부에 게이트 전극을 형성하는 공정과,
상기 게이트전극을 마스크로 하고 상기 소자분리막을 장벽으로 하여 상기 실리콘 에피층에 불순물을 이온주입한 다음, 후속 열공정으로 불순물 접합영역을 형성하는 공정으로 엘리베이트된 트랜지스터가 구비되는 것과,
상기 펀치 스톱 이온주입층은 As 또는 P 을 이용하여 실시하되, 10 ∼ 30 KeV 의 이온에너지로 1E12 ∼ 1E14 의 도펀트를 이온주입하여 형성하는 것과,
상기 제1에피성장공정은 RCA 세정, UV 오존 세정, HF 세정 또는 이들의 혼합한 세정공정을 실시한 후 실시하는 것과,
상기 제1에피성장공정과 제2에피성장공정은 웨이퍼 표면으로 부터 선택적으로 성장되는 LPCVD 방법이나 UHVCVD 방법으로 실시하는 것과,
상기 제1에피성장공정 전에 800 ∼ 900 ℃ 정도의 온도에서 1 ∼ 5 분 정도의 시간동안 수소가스 분위기에서 베이킹하여 산화막의 생성을 억제한 후 실시하는 제1에피성장공정은 인시튜 보론 도핑공정으로서, 디보랜 ( diborane ) 을 30 ∼ 500 sccm 으로 흘려주며 650 ∼ 750 ℃ 의 온도에서 20 ∼ 40 초 동안 실시하여 30 ∼ 100 Å 의 두께의 실리콘 게르마늄 확산방지막이 형성되는 것과,
상기 제1에피성장공정은, GeH4를 10 ∼ 150 sccm 의 유량으로 플로우시켜 실시함으로써 Si : Ge = 0.8 : 0.2 의 조성비를 갖는 실리콘 게르마늄 확산방지막이 형성되는 것과,
상기 제2에피성장공정은, 인슈트 공정으로 실시되는 것과,
상기 제2에피성장공정은, 실리콘에피층(20)을 형성하는 경우는, 증착가스로 디클로로싸일렌 ( dichlorosilane, DCS ) 30 ∼ 300 sccm, HCL 30 ∼ 20 sccm 의 혼합가스를 이용하여 10 ∼ 50 torr 의 압력에서 LPCVD 방법으로 형성하는 것과,
상기 제2에피성장공정은, 600 ∼ 700 ℃ 의 온도에서 사일렌 ( silane ) 이나 디사일렌 ( disilane ) 가스를 이용하여 UHVCVD 방법으로 형성하는 것과,
상기 제1,2에피성장공정은, 디보랜의 양을 50 ∼ 300 sccm 정도 흘려주고 실리콘 게르마늄 확산방지막과 실리콘에피층을 총 600 Å 이내의 두께로 성장시키는 것을 특징으로 한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
소자분리막 형성후 기판에 이온주입으로 펀치방지막만을 형성시킨 후 곧 바로 보론으로 도핑된 실리콘 게르마늄 확산 방지층을 40 ∼ 60 Å 두께로 형성하고, 채널 부분의 Vt 조절을 위해 보론으로 도핑된 실리콘 에피층을 400 ∼ 600 Å 두께 형성한 다음, 후속공정으로 일종의 엘리베이티드 채널 소자를 만드는 것으로서,
에피로 형성된 채널과 기판에 형성된 펀치방지층 간에 실리콘 게르마늄 에피층이 존재하게 되어 반대로 도핑된 두층의 계면 부위에 높은 응력이 걸림으로 인해 후속 열공정시 도펀트의 확산도가 이 부분에서 급격하게 낮아져 이층을 가로질러 확산할 수 있는 도펀트는 크게 억제되며, 따라서 애초에 원하는 각 도펀트의 도핑 프로파일을 그대로 유지할 수 있게 된다.
더욱이, 에피로 형성되는 채널부위가 하단부에 존재하는 실리콘 게르마늄층으로 인해 높은 응력이 걸려 있음으로 인해, 채널에서의 전류구동력을 결정하는 IDSAT 가 기존보다 30 퍼센트이상 증가되는 장점을 줄수 있게 된다. 이때의 실리콘 게르마늄층에 조성비는 Si0.8Ge0.2정도의 비율로 하여 게르마늄의 양을 20 퍼센트 이상 하지 않게 해야 하는데, 그 이유는 이보다 큰 양이 주입될 경우 실리콘 게르마늄의 격자상수가 실리콘에 비해 크게 변화되어 실리콘게르마늄 위에 성장되는 실리콘이 더 이상 에피로 형성되지 않고 다결정실로 변화되기 때문이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2e 는 본 발명의 실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 실리콘 웨이퍼(11)에 소자분리막(12)을 형성한다. (도 2a)
그리고, 상기 채널 부분에 엔형 도펀트로 펀치 방지를 위한 펀치 스톱 임플란트 공정을 실시하여 펀치스톱 이온주입층(14)을 형성한다. 이때, 상기 펀치 스톱 임플란트 공정은 As 또는 P 을 이용하여 실시하되, 10 ∼ 30 KeV 의 이온에너지로 1E12 ∼ 1E14 의 양을 웨이퍼(11)에 주입하여 형성한다. (도 2b)
그 다음에, 상기 웨이퍼(11) 표면을 RCA 세정, 유.브이. 오존 ( Ultra Violate ozone ) 세정, HF 세정 또는 이들의 혼합한 세정공정으로 세정한다.
그리고, 상기 웨이퍼(11)의 활성영역에 800 ∼ 900 ℃ 정도의 온도에서 1 ∼ 5 분 정도의 시간동안 수소가스 분위기에서 베이킹하여 산화막의 생성을 억제하며 인슈트 공정으로 실시한 후 보론이 도핑된 실리콘 게르마늄 확산방지막(19)을 30 ∼ 100 Å 두께로 제1에피성장시킨다. 그리고, 상기 보론의 농도는 설정된 Vt 값을 맞추기 위해 조절된다. 이때, 상기 실리콘 게르마늄 확산방지막(19)은 저압화학기상증착법 ( Low Pressure Chemical Vapor Deposition, 이하에서 LPCVD 라 함 ) 이나 고진공화학기상증착 ( Ultra Hihg Vacuum Chemical Vapor Deposition, 이하에서 UHVCVD 라 함 ) 방법을 이용하여 웨이퍼(11) 표면에만 선택적으로 성장시킨다.
그리고, 제1에피성장공정은, 디보랜 ( diborane ) 을 30 ∼ 500 sccm 으로 흘려주며 650 ∼ 750 ℃ 의 온도에서 20 ∼ 40 초 동안 실시한다. 이때, 상기 Si : Ge = 0.8 : 0.2 의 조성비를 가지며, 이를 위하여 GeH4의 양을 10 ∼ 150 sccm 의 유량으로 플로우시킨다. (도 2c)
그 다음에, Vt 를 조절하기 위해 보론 도핑농도가 조절된 실리콘에피층(20)을 연속적으로 300 ∼ 700 Å 두께 형성하는 제2에피성장공정을 실시한다.
이때, 상기 실리콘에피층(20)은 LPCVD 나 UHVCVD 방법을 이용하여 상기 확산방지막(19) 표면에만 선택적으로 성장시킨다. 여기서, 상기 실리콘에피층(20) 형성공정은, 증착가스로 디클로로싸일렌 ( dichlorosilane, DCS ) 30 ∼ 300 sccm, HCL 30 ∼ 200 sccm 의 혼합가스를 이용하여 10 ∼ 50 torr 의 압력에서 형성한다.
그리고, 상기 UHVCVD 방법을 이용하여 실리콘에피층(20)을 형성하는 경우는, 600 ∼ 700 ℃ 의 온도에서 사일렌 ( silane ) 이나 디사일렌 ( disilane ) 가스를 이용하여 성장시킨다.
한편, LPCVD 방법으로 확산방지막(19)과 실리콘 에피층(20)을 형성하는 공정은, 디보랜의 양을 50 ∼ 300 sccm 정도 흘려주고 실리콘 게르마늄 확산방지막(19)과 실리콘에피층(20)을 총 600 Å 이내의 두께로 성장시킨다. (도 2d)
그 다음에, 상기 실리콘에피층(20) 상부에 게이트전극(15)을 형성하고 이를 마스크로 하고 상기 소자분리막(12)을 장벽층으로 하여 상기 실리콘에피층(20)에 고농도의 피형 불순물을 이온주입하고 열처리함으로써 불순물 접합영역(18)을 형성하여 엘리베이트된 트랜지스터를 형성한다. (도 2e)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 채널형성을 위한 베리드 채널 피모스의 형성방법으로 실리콘기판 상에 펀치 방지를 위해 이온주입으로 카운터 도핑층을 형성한 후, 실리콘 게르마늄 에피층을 형성하여 확산방지막을 형성하고, 그 상부에 보론으로 높게 도핑된 실리콘 에피층을 형성하는 기술로서, 실리콘 에피층에 높은 농도로 도핑된 도펀트가 후속 열공정에서도 기판 아래의 펀치방지층으로 아웃디퓨젼되어 손실되지않도록 하게 하여 정확한 Vt 및 BVDSS 를 갖게 할뿐만아니라, 실리콘 게르마늄 상에 형성되는 실리콘 에피층에 걸리는 응력으로 인해 채널의 IDSAT 가 증가되는 효과를 얻는다.
Claims (11)
- 실리콘 웨이퍼에 소자분리막을 형성하고 펀치 방지를 위한 펀치 스톱 이온주입층을 형성하는 공정과,상기 웨이퍼의 활성영역에 실리콘 게르마늄으로 확산방지막을 형성하는 제1에피성장공정과,상기 확산방지막 상부에 실리콘 에피층을 형성하는 제2에피성장공정과,상기 실리콘 에피층 상부에 게이트 전극을 형성하는 공정과,상기 게이트전극을 마스크로 하고 상기 소자분리막을 장벽으로 하여 상기 실리콘 에피층에 불순물을 이온주입한 다음, 후속 열공정으로 불순물 접합영역을 형성하는 공정으로 엘리베이트된 트랜지스터가 구비되는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 펀치 스톱 이온주입층은 As 또는 P 을 이용하여 실시하되, 10 ∼ 30 KeV 의 이온에너지로 1E12 ∼ 1E14 의 도펀트를 이온주입하여 형성하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1에피성장공정은 RCA 세정, UV 오존 세정, HF 세정 또는 이들의 혼합한 세정공정을 실시한 후 실시하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1에피성장공정과 제2에피성장공정은 웨이퍼 표면으로 부터 선택적으로 성장되는 LPCVD 방법이나 UHVCVD 방법으로 실시하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 4 항에 있어서,상기 제1에피성장공정은 디보랜 ( diborane ) 을 30 ∼ 500 sccm 으로 흘려주며 650 ∼ 750 ℃ 의 온도에서 20 ∼ 40 초 동안 실시하여 30 ∼ 100 Å 의 두께의 실리콘 게르마늄 확산방지막이 형성되는 것을 특징으로하는 반도체소자의 제조방법.
- 제 4 항에 있어서,상기 제1에피성장공정은 인슈트 보론 도핑공정으로 실시되되, 디보랜 ( diborane ) 을 30 ∼ 500 sccm 으로 흘려주며 650 ∼ 750 ℃ 의 온도에서 20 ∼ 40 초 동안 실시하는 것을 특징으로하는 반도체소자의 제조방법.
- 제 6 항에 있어서,상기 제1에피성장공정은, GeH4를 10 ∼ 150 sccm 의 유량으로 플로우시켜 실시함으로써 Si : Ge = 0.8 : 0.2 의 조성비를 갖는 실리콘 게르마늄 확산방지막이 형성되는 것을 특징으로하는 반도체소자의 제조방법.
- 제 4 항에 있어서,상기 제1에피성장공정 전에 800 ∼ 900 ℃ 정도의 온도에서 1 ∼ 2 분 정도의 시간동안 수소가스 분위기에서 베이킹하여 산화막의 생성을 억제한 후 인슈트 공정으로 실시되는 것을 특징으로하는 반도체소자의 제조방법.
- 제 4 항에 있어서,상기 제2에피성장공정은, 실리콘에피층(20)을 형성하는 경우는, 증착가스로 디클로로싸일렌 ( dichlorosilane, DCS ) 30 ∼ 300 sccm, HCL 30 ∼ 200 sccm 의 혼합가스를 이용하여 10 ∼ 50 torr 의 압력에서 LPCVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 4 항에 있어서,상기 제2에피성장공정은, 600 ∼ 700 ℃ 의 온도에서 사일렌 ( silane ) 이나 디사일렌 ( disilane ) 가스를 이용하여 UHVCVD 방법으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1,2에피성장공정은, 디보랜의 양을 50 ∼ 300 sccm 정도 흘려주고 실리콘 게르마늄 확산방지막과 실리콘에피층을 총 600 Å 이내의 두께로 성장시키는 것을 특징으로하는 반도체소자의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019980059545A KR20000043195A (ko) | 1998-12-28 | 1998-12-28 | 반도체소자의 제조방법 |
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| KR1019980059545A KR20000043195A (ko) | 1998-12-28 | 1998-12-28 | 반도체소자의 제조방법 |
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| Publication Number | Publication Date |
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| KR20000043195A true KR20000043195A (ko) | 2000-07-15 |
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ID=19566450
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| KR (1) | KR20000043195A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479971B1 (ko) * | 2002-05-02 | 2005-03-30 | 동부아남반도체 주식회사 | 게이트를 통한 임플란트 프로세스 |
| KR100672768B1 (ko) * | 2000-05-23 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
| KR100886627B1 (ko) * | 2002-12-30 | 2009-03-04 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 제조방법 |
-
1998
- 1998-12-28 KR KR1019980059545A patent/KR20000043195A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| KR100672768B1 (ko) * | 2000-05-23 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성 방법 |
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