CN201004461Y - 金属氧化物半导体晶体管元件 - Google Patents

Abstract

本实用新型有关一种金属氧化物半导体(MOS)晶体管元件，其中，一半导体基底包括一有源区与一隔离区，有源区与栅极结构之间具有一选择性外延层，并且外延层的一周边部分是覆盖在隔离区的一周边部分的上方。如此，可增加沟道宽度，而增进漏极电流。

Description

金属氧化物半导体晶体管元件

技术领域

本实用新型涉及一种半导体装置，尤其涉及一种金属氧化物半导体晶体管元件。

背景技术

随着金属氧化物半导体晶体管(MOSFET)朝向微细化尺寸的发展，进入到深亚微米时代，例如65纳米(nm)以下的工艺，对于MOS晶体管元件的驱动电流(drive current)的提升已显得日益重要。

已知有使用应变硅(strained silicon)的概念增加空穴或电子的迁移率(mobility)，以增进金属氧化物半导体晶体管元件的性能。例如，利用硅锗层的晶格常数与硅不同导致当硅外延在硅锗层上时产生结构上应变的原理，使松弛的硅(Si)锗(Ge)层成长在绝缘硅(SOI)的基底上或传统的硅基底上，再于松弛的硅锗层上成长硅外延，形成应变硅。由于硅锗层的晶格常数(lattice constant)比硅大，这使得硅的带结构(band structure)发生改变，而造成载流子移动性增加。

另外，亦有使用选择性外延成长方法，于栅极形成之后，在源极/漏极区域中嵌入掺杂锗，形成受压挤的应变硅膜，以增进PMOS的电子迁移率。或在NMOS工艺中进行掺杂碳的硅选择性外延嵌入源极/漏极区域中，形成拉伸的应变硅膜，以增进电子迁移率。

图1显示多个现有的MOS晶体管元件的顶视示意图。图2显示图1中沿着AA’线段的剖面示意图，以CMOS元件结构做说明。CMOS半导体元件1包括一半导体基底，其具有硅层12，半导体基底包括有一有源区13及一隔离区16，隔离区16围绕有源区13以将有源区予以电绝缘。一栅极结构，设于有源区13上。栅极结构包括一栅极绝缘层18、一栅极电极层20、及一间隙壁22。有源区13可包括一掺杂井14或15。因此，其沟道宽度即为栅极电极层与有源区交叠时的宽度，亦即，此种现有MOS晶体管元件结构的沟道宽度是局限于有源区13的宽度。

由上述知道有许多增进载流子迁移率的方法，例如，图3显示另一现有的MOS晶体管元件的剖面示意图，其进一步具有自对准金属硅化物层25及接触孔蚀刻停止层(contact etch stop layer，CESL)21。藉由应力的施加，使半导体基底上的沟道产生拉伸或挤压的应变，而改进迁移率。然而，就目前改良载流子迁移率的技术而言，其沟道的大小，终究仍迁就而局限于既有的技术极限所制得的元件尺寸大小，例如光刻、蚀刻的极限及制造浅沟槽隔离结构时填沟的极限等。

因此，仍需要一种MOS晶体管元件及其制造方法，以较现有技术更进一步增进元件性能。

实用新型内容

本实用新型的目的是提供一种金属氧化物半导体(MOS)晶体管元件。本实用新型的MOS晶体管包括一外延层位于栅极结构与半导体基底的有源区之间，并且外延层的一周边部分覆盖在隔离区的一周边部分的上方，使得栅极下方的沟道宽度能比原本的有源区宽度还宽，因此，能使漏极电流增加。

依据本实用新型的MOS晶体管元件，包括一半导体基底、一栅极结构、及一选择性外延层。半导体基底包括一有源区及一隔离区，隔离区围绕有源区以将有源区予以电绝缘。栅极结构是设于有源区上。外延层是位于有源区与栅极结构之间，并且外延层的一周边部分覆盖在隔离区的一周边部分的上方。

根据本实用新型的MOS晶体管元件可增加沟道宽度，而增进漏极电流。

附图说明

图1显示一现有的MOS晶体管元件的顶视示意图；

图2显示图1中沿着AA’线段的剖面示意图；

图3显示另一现有的MOS晶体管元件的剖面示意图；

图4显示一依据本实用新型的MOS晶体管元件的具体实施例的顶视示意图；

图5显示图4中沿着BB’线段的剖面示意图；

图6显示一依据本实用新型的MOS晶体管元件的另一具体实施例的剖面示意图；

图7至图13说明依据本实用新型的制造MOS晶体管元件的方法的具体实施例；

图14显示一依据本实用新型的制造MOS晶体管元件的方法的流程图；

图15显示一依据本实用新型的制造MOS晶体管元件的方法的具体实施例中外延层完成后的穿透式电子显微照片；

图16显示依据本实用新型的方法制得的HVT PMOS晶体管元件与现有的HVT PMOS晶体管元件的电流(I_on)对Ldrawn作图；

图17显示依据本实用新型的方法制得的HVT NMOS晶体管元件与现有的HVT NMOS晶体管元件的电流(I_on)对Ldrawn作图；

图18显示依据本实用新型的方法制得的HVT NMOS晶体管元件与现有的HVT NMOS晶体管元件的I_off对I_on作图所获得的泛曲线；

图19显示依据本实用新型的方法制得的HVT PMOS晶体管元件与现有的HVT PMOS晶体管元件的I_off对I_on作图所获得的泛曲线。

主要元件符号说明

1现有的CMOS半导体元件

10  本实用新型的CMOS半导体元件

12  硅层          13  有源区

14  掺杂井        15  掺杂井

16  隔离区        17  浅结源/漏极延伸

18  栅极绝缘层    19  浅结源/漏极延伸

20  栅极电极层    21  接触孔蚀刻停止层

22  间隙壁        23  接触孔蚀刻停止层

24  外延层        24a 外延层的周边部分

25  自对准金属硅化物层

26、27、28、29  源极/漏极区域

31  氧化硅层      32  多晶硅层

101、102、103、104、105、112、113步骤

具体实施方式

依据本实用新型的MOS晶体管元件，可为NMOS、PMOS、或CMOS。图4显示多个依据本实用新型的MOS晶体管元件的顶视示意图，图5是显示图4中沿着BB’线段的剖面示意图，以CMOS元件结构做说明。其中相同的元件或部位仍沿用相同的符号来表示。需注意的是图式仅以说明为目的，并未依照原尺寸作图。CMOS晶体管元件10包括一半导体基底。半导体基底包括有源区13及隔离区16，隔离区16围绕有源区13，以将有源区13予以电绝缘。一栅极结构，例如包括栅极绝缘层18、栅极电极层20、及间隙壁22，设于有源区13上方。一外延层24位于有源区13与栅极结构之间，并且外延层24的一周边部分24a覆盖在隔离区16的一周边部分的上方。

于CMOS晶体管元件10中，半导体基底一般可包括有硅层12，例如硅基底或者是硅覆绝缘(silicon-on-insulator，SOI)基底，此并无特别限制。隔离区16可为例如浅沟槽隔离结构(shallow trench isolation，STI)，其可包括例如氧化硅的材质，以将其所包围的有源区13电绝缘。有源区13可包括一P型掺杂井或N型掺杂井，于NMOS元件中，则为P型掺杂井14，于PMOS元件中，为N型掺杂井15。有源区13内尚可包括源极/漏极区域26、27、或28、29，分别位于栅极结构两侧的掺杂井14或15及外延层24中。于NMOS元件中，源极/漏极区域26及27为N型掺杂，于PMOS元件中，源极/漏极区域28及29为P型掺杂。源极/漏极区域亦可进一步包括一轻掺杂漏极(LDD)区域。外延层24是位于有源区13的上方及栅极结构的下方，即，位于掺杂井14与栅极结构之间，以及掺杂井15与栅极结构之间。应注意的是，外延层24并不覆盖整个隔离区16，而是经由选择性的形成于具有晶体结构的基底表面上，仅以周边部分24a延伸至隔离区16的一周边部分的上方。

如此的结构，由图4可清楚看到，沟道宽度w相比于仅以有源区13为宽度的先前技术的沟道宽度，是较为增加的，使得I_d值更增加，而达到增进元件效能的目的。于PMOS元件中，外延层可包括Si、SiC、或此二者的混合物等。于NMOS元件中，外延层可包括Si、SiGe、或此二者的混合物等。亦可将外延层进一步予以轻掺杂。外延层的厚度，并无严格的限制，可依需要而定，例如可在50至500之间，外延层越厚，其周边部分延伸到隔离区的周边部分上方的宽度也会越宽，相对获得的沟道宽度会越宽。但是值得注意的是，于一隔离层上来自相邻MOS晶体管元件的外延层的周边部分不能会合而彼此接触到，或是相距过近，以免影响二个MOS晶体管元件之间的电绝缘需求。

栅极结构可包括一栅极绝缘层18及一栅极电极层20，栅极绝缘层可为例如硅氧化物等介电材料，栅极电极层可为例如多晶硅材料等导电材料。可进一步包括一间隙壁22，间隙壁是用来形成源极/漏极区域的轻掺杂延伸区域，之后，可留存于结构中，或是移除。栅极结构亦可进一步包括一L形衬垫层(liner)形成于间隙壁与栅极电极层、半导体基底之间(未示出)。

依据本实用新型的MOS晶体管元件的结构，特征在于栅极结构与半导体基底的有源区之间具有一外延层，外延层的周边部分延伸至与有源区相邻的隔离区周边部分的上方，因此能使沟道宽度增加。

由于已知晶体管的漏极电流大小是依工艺中所制得的沟道长度(L)和宽度(W)来计算的。当晶体管在饱和模式下运作，漏极电流I_d的大小在沟道的长度和宽度决定后就保持固定，如下列公式所示：

$I_d=\frac{W}{L}\mathrm{\μ}{C}_{\mathrm{ox}}\frac{{(V_g-V_t)}^2}{2}$

W：沟道宽度

L：沟道长度

μ：迁移率

C_ox：电容值

V_g：栅极电压

V_t：起始电压

因此，当沟道宽度增加时，可使I_d值增加。如上述的依据本实用新型的MOS晶体管元件的结构，特征在于具有选择性外延层的构造，使得沟道宽度可比现有技术为宽，因此，I_d值会比现有技术增加。而，于制造依据本实用新型的MOS晶体管元件时，除了选择性外延层的形成之外，可利用既有的工艺。选择性外延层的形成不会对于原工艺有不良影响，却能在基于原工艺的效能基础上，再进一步使I_d值更增加，而达到更加增进元件效能的目的。

再者，由于栅极绝缘层下方的沟道上层是由纯的外延层构成，因此，于工艺中难免会扩散的掺杂物扩散至此处的浓度较小，所以有利于V_t值的降低，如此，亦有利于I_d值的提升。

基于此种结构的MOS晶体管元件可适用于多种变化的MOS晶体管元件，例如图6所示，可进一步包括一自对准金属硅化物层(salicide layer)25，亦可进一步包括一接触孔蚀刻停止层23。接触孔蚀刻停止层23可为例如一均匀沉积的氮化硅盖层，其厚度优选在30至2000之间。

下列请参阅图7至图13，以进一步说明本实用新型的制造MOS晶体管元件的方法。MOS晶体管元件可为NMOS、PMOS、或CMOS晶体管元件。图7至图13显示的是本实用新型的制造CMOS晶体管元件的一具体实施例的方法的剖面示意图，其中相同的元件或部位仍沿用相同的符号来表示。需注意的是图式仅以说明为目的，并未依照原尺寸作图。

请参阅图7，首先准备一半导体基底，其包括有硅层12。于硅层12上形成隔离区16，隔离区可为例如浅沟槽隔离结构，形成浅沟槽隔离结构的步骤可包括首先在硅层12上利用高温氧化而于硅层12表面上生成一氧化物阻障层，以保护有源区。接着，可经由化学气相沉积形成一硅氮化物层于氧化阻障层上，然后进行一光刻工艺以形成一光致抗蚀剂图形于硅氮化物层上，进行沟槽的蚀刻。于清洗及干燥后，进行一低压化学气相沉积以将沟槽填满氧化物，然后，可进行化学机械抛光以将多余的氧化物层移除，再以例如热磷酸将硅氮化物层去除，露出硅层12。如此，形成隔离区16，隔离区16围绕有源区，以将有源区电绝缘。

于本实用新型的方法中，外延层是在形成隔离区16且去除硅氮化物层而露出硅层12之后进行，而可在掺杂井形成之前或之后进行。而优选在露出硅层12之后，紧接着进行，以免硅层的晶体结构被破坏而影响外延品质。请参阅图8，图8显示在隔离区16形成之后，及形成掺杂井之前，先形成外延层24于硅层12上，此是藉由进行一选择性外延工艺而达成。

在本实用新型的优选实施例中，选择性外延工艺所使用的气体包括有例如二氯甲硅烷(dichlorosilane，DCS)、氯化氢(HCl)以及氢气，而工艺温度是低于800℃，以例如减压化学气相沉积方法，进行硅外延层的制造。在本实用新型的其它实施例中，选择性外延工艺亦可利用例如硅甲烷(silane，SiH₄)与氯气(Cl₂)作为工艺气体。亦可使用其他方法以形成硅外延层，例如分子束外延法或超高真空化学气相沉积法。在本实用新型的其它实施例中，亦可形成硅与锗的外延层，可使用例如二氯硅烷(SiH₂Cl₂；简称DCS)及锗烷(GeH₄)，以低压化学气相沉积(LPCVD)方法，在例如500至800℃及低压下进行。或是形成硅与碳的外延，可使用SiH₄及甲基硅甲烷(SiH₃CH₃)，以低压化学气相沉积(LPCVD)方法，在例如500至800℃及低压下进行。可于外延工艺时一并略加低浓度的掺杂物以形成外延，或是外延成长后，再经由离子注入方式略加低浓度的掺杂，以调整MOS的起始电压(V_t)。

由于外延层是以晶体构造层层往上长厚，所形成的结晶晶格是与露出的半导体基底的晶体晶格相似，而浅沟槽隔离结构是氧化物构造，为非晶形，因此，外延层并不会在隔离区16的表面上成长。因此，使用本实用新型的方法，是在半导体基底上全面性进行选择性外延工艺，且进行一次即已足够，不需分段进行，也不需图形掩模的辅助，即能便利的在基底的所需位置上产生外延层。值得注意的是，依据本实用新型的方法，外延层除了会在有源区的表面上向上成长之外，亦会同时在具有厚度的外延层侧边逐渐往侧向成长，而使得最后获得的外延层的周边部分是延伸而跨在隔离区16的周边部分的表面上。如此，可增加晶体管栅极沟道的宽度，增进漏极电流量。

形成外延层后，可进一步进行一退火工艺(anneal)，以修复有缺陷的外延晶格。

接着，进行掺杂井的制作，以获得如图10所示的结构。亦即可利用掩模分别使用注入方法(implantation)将所需的P型掺杂物及N型掺杂物注入硅层12中，形成P型掺杂井14或N型掺杂井15。在外延层24已形成后进行掺杂，并不会对外延层有不良影响。或是，进一步进行一退火处理，以修复有缺陷的外延晶格。

此外，亦可以先形成掺杂井然后再形成外延层。如图9显示，在形成隔离区16之后，先不形成外延层，而于隔离区16的半导体基底中先形成掺杂井14及15。然后，请参阅图10，于掺杂井14及15的表面上进行选择性外延工艺，以形成如上述的外延层24。

选择性外延层形成后，可于外延层上制造所需的元件，例如，栅极结构。请参阅图11，首先，于隔离区16及外延层24上沉积一层氧化硅层31等的介电层，及于氧化硅层31上沉积一多晶硅层32等的导电层，然后利用光刻与蚀刻工艺，形成栅极结构，其包括氧化硅层作为栅极绝缘层18，及多晶硅层作为栅极电极层20。

栅极结构形成之后，可于栅极结构两侧的外延层及掺杂井中形成源极/漏极区域。例如，进行轻漏极掺杂(LDD)工艺。请参阅图13，分别于栅极结构两侧的外延层24及掺杂井14及15中形成浅结源/漏极延伸17以及浅结源/漏极延伸19。随后，在栅极电极层20及栅极绝缘层18的侧壁上形成间隙壁22，间隙壁可为例如氮化硅或氧化硅等材料所构成。而在形成间隙壁22之前可先形成一衬垫层，衬垫层可为氧化硅所构成。

在形成间隙壁22之后，可进一步进行一离子注入工艺，将N型掺杂物物种，例如砷、锑或磷等注入硅层12中，或将P型掺杂物物种，例如硼等注入硅层12中，藉此形成NMOS元件的源/漏极区26、27，以及PMOS元件的源/漏极区28、29。在完成漏极源极的掺杂后，半导体基底通常可以进行一退火(annealing)或活化(activation)掺杂物的热工艺，此步骤亦为该行业者所熟知，不再加以陈述。

可进一步于栅极电极层20、露出的源/漏极区26、27、28、及29上形成一物质层，例如一金属硅化物层(metal silicide layer)25。可利用自对准金属硅化物(self-aligned silicide，salicide)工艺来形成金属硅化物层；例如，在形成源极/漏极区域之后，利用溅镀或沉积方法，再形成一金属层覆盖于源极/漏极区域与栅极结构上方，然后进行一快速高温工艺(RTP)使金属与栅极结构、源极/漏极区域中的硅反应，形成金属硅化物。RTP温度可在700℃至1000℃之间。

间隙壁22可留在结构中或是移除，移除后仅在栅极侧壁上留下约略呈L型的衬垫层。衬垫层不一定呈L型，亦可以进行一较温和的蚀刻工艺，略微蚀刻衬垫层，以缩减其厚度。在其它实施例中，衬垫层可被完全去除。

可进一步进行例如应变硅的制作或其他半导体工艺技术。例如，可于半导体基底上形成一接触孔蚀刻停止层23，例如一均匀沉积的氮化硅盖层。使接触孔蚀刻停止层23于沉积时先设定沉积在一压缩应力状态(例如，一般在-0.1Gpa至-3Gpa之间，对于PMOS)或一拉伸应力状态(例如，一般在0.1Gpa至3Gpa之间，对于NMOS)，如此，使得沟道区域在沟道方向具有对应的压缩应变或拉伸应变，可改善沟道中载流子的迁移率，以增进I_d。接触孔蚀刻停止层应力状态可以利用热处理、紫外线照射、等离子体增强化学气相沉积法、或其他现有的方法进行。

图14显示一如上述的依据本实用新型的制造MOS晶体管元件的方法的可行的流程图的一例。简言之，依据本实用新型的方法，首先，于半导体基底上进行一步骤101，以形成隔离区；其次，可先进行步骤102以形成选择性外延层，再进行步骤103以形成掺杂井，或是先进行步骤112以形成掺杂井，再进行步骤113以形成选择性外延层；接着，进行步骤104，以于外延层上形成栅极结构；最后，进行步骤105，以于栅极结构两侧的半导体基底及外延层中形成源极/漏极区域。

依据本实用新型的另一具体实施例，使外延层在形成掺杂井之后形成，则隔离区与掺杂井的形成秩序并无限定，亦可先进行步骤112以形成掺杂井，再进行步骤101，以形成隔离区，然后进行步骤113以形成选择性外延层。

因此，值得注意的是，本实用新型的形成MOS晶体管元件的方法，其中形成选择性外延层的步骤必须在形成隔离区之后以及形成栅极结构之前进行。

图15显示一具体实施例中外延层完成后的穿透式电子显微照片，是依据本实用新型的制造MOS晶体管元件的方法中于半导体基板上选择性形成外延层的结果。此选择性外延成长是使用AMAT外延机台(美国应用材料公司制造)，于15托的压力下，以200sccm的二氯硅烷(dichlorosilane(DCS))、0.04slm(标准升/分)的HCl、及30slm的H₂进行减压化学气相沉积(reducedpressure chemical vapor deposition)。形成的外延层厚度T为约70nm，外延层的周边部分延伸至与有源区相邻的浅沟槽隔离结构(STI)的周边的上方而覆盖它，约140nm的延伸距离。

上述具体实施例只是可行方式的其中一例，可有许多变化，例如，可使用分子束外延法或超高真空化学气相沉积法取代减压化学气相沉积、或是使用SiH₄取代二氯硅烷。

使用如上述具体实施例所制得的具有选择性外延层及隔离区的晶片编号24，制造高压P型金属氧化物半导体晶体管(HVT PMOS)及HVT NMOS，与现有技术的由不具有选择性外延层的晶片编号12制得的HVT PMOS与HVT NMOS分别比较之，二者具有相同的沟道长度，但晶片编号24制得的晶体管元件具有较宽的沟道宽度。在相同的沟道长度下(Ldrawn)，如图16所示，晶片编号24制得的HVT PMOS晶体管元件，于施加1V的电压下，具有比晶片编号12制得的HVT PMOS高的电流(I_on)，在Ldrawn为0.07时，增加约28％，在Ldrawn为0.12时，增加约21％。如图17所示，晶片编号24制得的HVT NMOS晶体管元件，于施加1V的电压下，具有分别比晶片编号12制得的HVT NMOS高的电流(I_on)，在Ldrawn为0.07时，增加约9.6％，在Ldrawn为0.12时，增加约16％。

图18显示晶片编号24制得的HVT NMOS晶体管元件与晶片编号12制得的HVT NMOS于各种沟道长度下元件的闭电流(I_off)对开电流(I_on)作图，获得泛曲线(universal curve)。可看出在相同I_off值下，依据本实用新型的方法制得的晶体管元件具有较高的I_on值。

图19显示晶片编号24制得的HVT PMOS晶体管元件与晶片编号12制得的HVT PMOS于各种沟道长度下I_off对I_on作图，获得泛曲线(universalcurve)。显示在相同I_off值下，依据本实用新型的方法制得的晶体管元件具有较高的I_on值。

依据本实用新型的制造MOS晶体管元件的方法，包括下述步骤。首先提供一半导体基底。其次，于半导体基底中形成一隔离区，从而界定出隔离区与一有源区，其中，有源区是与隔离区相邻且经由隔离区而电绝缘。接着，进行一选择性外延工艺，以于有源区表面上形成一外延层，同时外延层横向成长而延伸至隔离区的周边部分的表面上。然后，于有源区的半导体基底中形成一掺杂井。于外延层上形成一栅极结构。最后，于栅极结构两侧的掺杂井及外延层中形成一源极/漏极区域。

又，依据本实用新型的制造MOS晶体管元件的方法，包括下述步骤。首先，提供一半导体基底。其次，于半导体基底中形成一隔离区及一掺杂井，并使掺杂井被隔离区围绕。然后，进行一选择性外延工艺，可以于掺杂井的表面上形成一外延层，同时外延层横向成长而延伸至隔离区的周边部分的表面上。然后，于外延层上形成一栅极结构。最后，于栅极结构两侧的掺杂井及外延层中形成一源极/漏极区域。

依据本实用新型的改善MOS晶体管元件漏极电流的方法，MOS晶体管元件是包括一半导体基底及一栅极结构，其中半导体基底包括一隔离区及一有源区，隔离区围绕有源区以使其电绝缘。此方法包括下述步骤。首先，于形成隔离区之后及形成栅极结构之前，于有源区上形成一选择性外延层，并使外延层横向成长而延伸至隔离区的周边部分的表面上，藉以增加MOS晶体管元件的沟道宽度。

以上所述仅为本实用新型的优选实施例，凡依本实用新型权利要求所做的均等变化与修饰，皆应属本实用新型的涵盖范围。

Claims (13)

1.一种金属氧化物半导体晶体管元件，其特征在于，包括：

半导体基底，该半导体基底包括有源区及隔离区，该隔离区围绕该有源区以将该有源区予以电绝缘；

栅极结构，设于该有源区上；及

外延层，位于该有源区与该栅极结构之间，并且该外延层的周边部分覆盖在该隔离区的周边部分的上方。

2.如权利要求1所述的金属氧化物半导体晶体管元件，其特征在于，该外延层包括Si或SiGe。

3.如权利要求1所述的金属氧化物半导体晶体管元件，其特征在于，该外延层包括Si或SiC。

4.如权利要求1所述的金属氧化物半导体晶体管元件，其特征在于，该栅极结构包括栅极电极层以及介于该栅极电极层与该半导体基底之间的栅极绝缘层。

5.如权利要求4所述的金属氧化物半导体晶体管元件，其特征在于，该栅极结构进一步包括间隙壁，位于该栅极电极层以及该栅极绝缘层的侧壁。

6.如权利要求1所述的金属氧化物半导体晶体管元件，其特征在于，该有源区包括漏极/源极区域，位于该栅极结构两侧的该半导体基底与该外延层中。

7.如权利要求6所述的金属氧化物半导体晶体管元件，其特征在于，该漏极/源极区域包括轻掺杂区及掺杂区。

8.如权利要求6所述的金属氧化物半导体晶体管元件，其特征在于，进一步包括接触孔蚀刻停止层，覆盖于该源极/漏极区域上。

9.如权利要求6所述的金属氧化物半导体晶体管元件，其特征在于，进一步包括自对准金属硅化物层，位于该栅极电极层表面及该源极/漏极区域表面上。

10.如权利要求1所述的金属氧化物半导体晶体管元件，其特征在于，该有源区包括掺杂井。

11.如权利要求1所述的金属氧化物半导体晶体管元件，其特征在于，该外延层包括低浓度的掺杂物。

12.如权利要求1所述的金属氧化物半导体晶体管元件，其特征在于，该金属氧化物半导体晶体管元件为P型金属氧化物半导体晶体管元件或N型金属氧化物半导体晶体管元件。

13.如权利要求1所述的金属氧化物半导体晶体管元件，其特征在于，该隔离区包括浅沟槽隔离结构。

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