CN101728267B - 半导体装置的制作方法 - Google Patents

Abstract

一种半导体装置的制作方法，首先提供设置有至少一栅极的基底，于该栅极旁形成至少一凹槽，进行第一选择性外延生长工艺，于该凹槽内形成第一外延层。随后进行蚀刻工艺，移除部分该第一外延层至暴露出该基底。进行第二选择性外延生长工艺，于该第一外延层上形成第二外延层。

Description

半导体装置的制作方法

技术领域

本发明关于一种制作半导体元件的方法，尤指一种利用选择性外延生长(selective epitaxial growth，以下简称为SEG)工艺制作半导体元件的方法。

背景技术

随着半导体工艺线宽缩小至65纳米(nm)以下，以及元件微型化的发展，如何改善元件效能、提升金属氧化物半导体(metal-oxide semiconductor，以下简称为MOS)晶体管元件的载流子迁移率(carrier mobility)与驱动电流，已成为半导体产业中一大课题。而为提升MOS晶体管速度，业界已发展出“应变硅(strained-silicon)”技术，并将其视为提高MOS晶体管速度的方法之一。

应变硅技术的途径之一即结合选择性外延生长(SEG)技术，于一单晶硅基底形成一晶格排列与基底相同的外延层，如一硅锗(SiGe)层，并利用硅锗的晶格常数(lattice constant)比硅大此一特性，使外延硅锗层产生结构上应变而形成应变硅，并带动沟道区部分的单晶硅的晶格与带结构(band structure)发生改变。此一方法应用于许多半导体元件的制作中，例如具有增高式源极/漏极(raised source/drain)的晶体管具有良好短沟道特性与低寄生电阻的优点，同时藉由增高的外延层的存在，可避免形成金属硅化物时过度消耗硅基底导致漏电流的困扰；而嵌入式源极/漏极(recessed source/drain)则具有可改善漏极引发能带降低效应(drain induced barrier lowering，DIBL)与击穿(punchthrough)效应、降低截止态漏电流、以及减少功率消耗的优点。

请参阅图1与图2，图1至图2为一习知利用SEG技术制作的应变硅MOS晶体管的示意图。首先如图1所示，提供一基底100，如一硅基底，基底100上已形成有多个浅沟隔离102，并于基底100上形成栅极110。随后进行一离子注入工艺，以于栅极110两侧的基底100中分别形成一轻掺杂漏极(lightly doped drains，以下简称为LDD)112而定义出一沟道区114，并于栅极110的侧壁形成一侧壁子116，接下来于栅极110两侧的基底100内分别蚀刻一凹槽(图未示)。请继续参阅图1。进行一SEG工艺，使一外延硅锗层120沿着凹槽底部及侧边内的基底100表面形成。另外，在蚀刻凹槽的前或SEG工艺形成外延硅锗层120之后，可进行一离子注入工艺，以形成一嵌入式源极/漏极118。

原则上，沟道区114所产生的应力随着外延硅锗层120中锗浓度增加而增加，因此在理想的情形中应可藉由增加锗浓度来不断地提升MOS晶体管元件的效能。但事实上，外延硅锗层120的厚度系受限于其临界厚度，而其锗浓度愈高则临界厚度愈小。超过临界厚度的外延硅锗层120将产生应力松弛(relax)；此外当外延硅锗层120中锗浓度过高时，外延硅锗层120与沟道区104中硅之间晶格不匹配变得过大而产生排差(dislocation)，此一缺陷不仅弱化外延硅锗层120提供的应力，同时也增加了源极/漏极区118的漏电流，反而使得MOS晶体管的效能劣化。

为避免上述情形发生，业界亦有藉由调整外延硅锗层120的工艺参数，以获得锗含量逐渐增加的外延硅锗层120。或如图2所示，藉由分次实施不同参数的工艺形成锗含量渐次增加的复合外延硅锗层122、124，以在临界厚度的限制下达到增加沟道区114应力的目的。

请参阅图3，图3为图1中外延硅锗层120部分的局部放大图。由于外延生长时沿凹槽底部及侧面的基底100表面逐渐生长，其生长方式如图3中120a、120b、120c、120d、120e等外延硅锗层120的生长方向沉积而成，因而容易得到如图3所示，与侧壁子116接壤的岛状结构。此种岛状结构往往造成后续工艺如离子注入工艺或移除侧壁子步骤的困难，以致于影响MOS晶体管的电性表现。且由于上述外延生长的特性，不论是单次形成锗含量逐渐增加的单一外延层120或多次形成锗含量渐次增加的复合外延层122、124，皆无法避免上述岛状结构与侧壁子116紧紧相邻的情况以及其所产生的缺点。

发明内容

因此，本发明的一目的在于提供一种可避免上述问题的实施SEG工艺制作半导体元件的方法。

根据本发明，提供一种半导体装置的制作方法，该方法首先提供一基底，该基底上设置有至少一栅极，并于该栅极旁形成至少一凹槽。接下来进行一第一选择性外延生长(SEG)工艺，于该凹槽内形成一第一外延层。待第一外延层形成后，进行一蚀刻工艺，移除部分该第一外延层至暴露出该基底。之后进行一第二选择性外延生长工艺，于该第一外延层上形成一第二外延层。

根据本发明的半导体装置的制作方法，藉由蚀刻工艺蚀刻第一外延层至暴露出部分基底，因此第二外延层生长时沿着蚀刻工艺后的第一外延层蚀刻面轮廓(profile)生长。再加上因该第二外延层的锗或碳浓度较该第一外延层高，两者刻面角度不相同，因此长成的该第二外延层的岛状结构的斜面角度大于该第一外延层的斜面角度，故可减少该第二外延层斜面与侧壁子接壤的面积，避免后续移除侧壁子时可能对第二外延层造成的伤害，以及避免后续离子注入工艺中对于杂质轮廓的影响。

附图说明

图1至图2为一习知利用SEG技术制作的应变硅MOS晶体管的示意图；

图3为图1中外延硅锗层部分的局部放大图；

图4至图8为本发明所提供的半导体装置的制作方法的一第一较佳实施例的示意图；

图9至图12为本发明所提供的半导体装置的制作方法的一第二较佳实施例的示意图。

主要元件符号说明

100         基底                102      浅沟隔离

110         栅极                112      轻掺杂漏极

114         沟道区              116      侧壁子

118         源极/漏极           120      外延硅锗层

120a、120b、120c、120d、120e             外延硅锗层

122、124    外延硅锗层

200         基底                202      浅沟隔离

204         栅极介电层          206      栅极导电层

208         图案化硬掩模层      210      栅极

212         轻掺杂漏极          214      侧壁子

216         凹槽                218      源极/漏极

220         第一外延层          222      第二外延层

230、232    斜面

300         基底                 302     浅沟隔离

308         图案化硬掩模层       310     栅极

312         轻掺杂漏极           314     侧壁子

316         凹槽                 318     源极/漏极

320         第一外延层           322     第二外延层

324         第三外延层           330、332斜面

具体实施方式

请参阅图4至图8，图4至图8为本发明所提供的半导体装置的制作方法的一第一较佳实施例的示意图。如图4所示，首先提供一基底200，如一硅基底，基底200上已形成有多个浅沟隔离(shallow trench isolation，以下简称为STI)202，用以提供不同半导体元件间的电性隔离。基底200上依序形成由一图案化硬掩模层208定义出的一栅极介电层204与一栅极导电层206，而形成至少一栅极210。

请继续参阅图4与图5。接下来进行一第一离子注入工艺，以于栅极210两侧的基底200内分别形成一轻掺杂漏极(LDD)212，并于栅极210的周围侧壁形成一侧壁子214。随后，利用图案化硬掩模层208与侧壁子214作为一蚀刻掩模，于栅极210相对两侧的基底200内分别蚀刻形成一如图5所示的凹槽216。

请参阅图6。形成凹槽216之后，先进行一预清洗(pre-clean)工艺，接着再进行一烘烤(baking)工艺，利用约750℃至950℃的温度去除残留于凹槽216表面的氧化物，并修补原本粗糙的凹槽216表面。随后进行一第一选择性外延生长(SEG)工艺，于凹槽216内分别形成一第一外延层220。此外，为避免俱生氧化层(native oxide)的生成，预清洗工艺可与第一SEG工艺于同一具有高真空环境的丛聚式制造机台进行。由于第一SEG工艺反应室亦具有清除俱生氧化层的功能，因此预清洗工艺亦可于第一SEG工艺的反应室中同位(in-situ)进行。

第一外延层220包含有一晶格常数不同于基底200的晶格常数的第一材料，如锗(Ge)或碳(C)。在本第一较佳实施例中，第一材料为锗，即第一外延层220为锗化硅(SiGe)。且第一材料具有一第一浓度，即锗化硅中的锗浓度，第一浓度低于22％。在本第一较佳实施例中，第一外延层220的一表面可高于基底200的一表面，然在本较佳实施例的其他变化型中，第一外延层220的表面亦可低于基底200的表面；或可与基底200的表面等高，而不受限于图6所绘示者。值得注意的是，第一外延层220依其生长时沿凹槽216底部及侧面的基底200表面逐渐长成的特性，而得到如图6所示突起的岛状结构。

请参阅图7。接下来进行一蚀刻工艺，移除部分第一外延层220至暴露出侧壁子214下方的基底200部分，并使得第一外延层220具有一蚀刻面。此蚀刻工艺可包含有一湿蚀刻(wet etching)工艺、一干蚀刻(dry etching)工艺、一反应性离子蚀刻(reactive ion etching，以下简称为RIE)工艺、一气相蚀刻(vapor etching)工艺等的非等向或等向性蚀刻工艺，且较佳为非等向性蚀刻。当蚀刻工艺与第一SEG工艺为非同位(ex-situ)处理时，蚀刻工艺之后可再藉由一缓冲氧化层蚀刻液(buffer oxide etchant，以下简称为BOE)清除俱生氧化层。

请参阅图8。随后进行一第二SEG工艺，于凹槽216内的第一外延层220上分别形成一第二外延层222。第二外延层222可包含有一晶格常数不同于基底200的晶格常数的第二材料，如锗或碳。在本第一较佳实施例中第二材料亦为锗，即第二外延层222为锗化硅，但第二材料并不限与第一材料相同或不同。第二材料具有一第二浓度，即锗化硅中的锗浓度，此第二浓度大于第一浓度，例如介于25％与40％之间。此外，第一外延层220与第二外延层222更可包含有硼(B)等杂质，视此半导体装置为P型或N型半导体元件的属性而定，且该等杂质于该第一SEG工艺与该第二SEG工艺中同位(in-situ)掺杂进入。

请继续参阅图8。根据本第一较佳实施例，第一外延层220具有一斜面230，且斜面230与水平面具有一第一夹角θ₁。由于第二外延层222中第二材料的浓度高于第一外延层220中第一材料的浓度，因此其生长时的刻面(facet)角度不同于第一外延层220。在形成第二外延层222后可发现第二外延层222亦具有一斜面232，且斜面232与水平面具有一第二夹角θ₂，而第二夹角θ₂大于第一夹角θ₁。最后进行一第二离子注入工艺，以于栅极210两侧的外延层220、222与基底200内分别形成一源极/漏极218。

根据本第一较佳实施例，由于第一外延层220所包含的锗化硅或碳化硅中锗或碳的浓度并不高，因此其与基底200之间的晶格常数差异较小，也因此抑制了排差等缺陷出现的可能性，及排差等缺陷所导致的应力减少与漏电流增加等问题。而在更为接近晶体管沟道区两侧的部分，则藉由具有较高浓度锗或碳的第二外延层222的设置提供了较佳且适当的应力，以改善MOS晶体管运作速度，达到应变硅设置的目的。在本第一较佳实施例中，由于第一外延层220系在蚀刻工艺中蚀刻至暴露出部分基底200，因此第二外延层222生长时并非沿着第一外延层220逐渐堆迭的表面生长，而是如第8图所示，沿着蚀刻工艺后第一外延层220具有的一蚀刻面生长。且如前所述，由于第二外延层222所包含的锗化硅或碳化硅中锗或碳的浓度较第一外延层220高，因此两者刻面角度亦不相同。如第8图所示，第二外延层222斜面的第二夹角θ₂系大于第一外延层220斜面的第一夹角θ₁，故可减少第二外延层222斜面与侧壁子214接壤的面积，避免后续移除侧壁子214时可能对第二外延层222造成的伤害。

请参阅图9至图12，图9至图12为本发明所提供的半导体装置的制作方法的一第二较佳实施例的示意图。如图9所示，首先提供一基底300，如一硅基底，基底300上已形成有多个STI302，用以提供不同元件间的电性隔离。基底300上设置至少一栅极310及其LDD312与侧壁子314，由于上述元件的形成系于第一较佳实施例所述相同，且为本领域中具通常知识者所熟知，故于此不再赘述。

请继续参阅图9。接下来利用一图案化硬掩模层308与侧壁子314作为一蚀刻掩模，于栅极310相对两侧的基底300内分别蚀刻形成一如图9所示的凹槽316。并于形成凹槽316之后，进行一预清洗工艺，以及一烘烤工艺，利用约750℃至950℃的温度来去除残留于凹槽316表面的氧化物，并修补原本粗糙的凹槽316表面。如前所述，为避免俱生氧化层的生成，预清洗工艺可与的后进行的第一SEG工艺于同一具有高真空环境的丛聚式制造机台进行，或于第一SEG工艺的反应室中同位(in-situ)进行。

请参阅图10。随后进行一第一SEG工艺，于凹槽316内分别形成一第一外延层320，第一外延层320包含有一晶格常数不同于基底300的晶格常数的第一材料，如锗或碳。在本第二较佳实施例中，第一材料为锗，故第一外延层320为锗化硅。且第一材料具有一第一浓度，即锗化硅中的锗浓度，第一浓度低于22％。在本第二较佳实施例中，第一外延层320的一表面可高于基底300的一表面，然其亦可低于基底300的表面；或可与基底300的表面相切齐，而不受限于图10所绘示者。值得注意的是，第一外延层320依其生长时沿凹槽316底部及侧面的基底300表面逐渐生长的特性，而生成如图10所示的岛状结构。

请参阅图11。接下来进行一蚀刻工艺，移除部分第一外延层320至暴露出侧壁子314下方的基底300部分。此蚀刻工艺可包含有一湿蚀刻工艺、一干蚀刻工艺、一RIE工艺、一气相蚀刻工艺等的非等向或等向性蚀刻工艺，且较佳为非等向性蚀刻工艺。另外如前所述，当蚀刻工艺与第一SEG工艺为非同位(ex-situ)处理时，蚀刻工艺之后可再藉由一BOE清除俱生氧化层。

请参阅图12。随后依序进行一第二SEG工艺与一第三SEG工艺，于凹槽316内的第一外延层320上依序形成一第二外延层322与一第三外延层324，第二外延层322与第三外延层324分别包含有一晶格常数不同于基底300的晶格常数的第二材料与第三材料，如锗或碳。在本第二较佳实施例中，第二材料与第三材料亦皆为锗，即第二外延层322与第三外延层324为锗化硅，但第二材料与第三材料可不限与第一材料相同或不同。此外根据本第二较佳实施例其他的实施态样，亦可根据需要选择性地于第三SEG工艺后再进行SEG工艺，而形成具有不同浓度的复合外延层；且在上述SEG工艺的前，亦可根据需要选择性地针对前层外延层进行蚀刻工艺。

第二材料具有一第二浓度，即锗化硅中的锗浓度，此第二浓度大于第一浓度，如介于25％与40％之间。但需注意在本第二较佳实施例中，第三材料的一第三浓度，即锗化硅中的锗浓度小于第一材料的第一浓度。此外第一材料、第二材料、与第三材料更可包含有硼等杂质，视此半导体装置为P型或N型半导体元件的特性而定，且该等杂质于第一SEG工艺、第二SEG工艺与第三SEG工艺中同位掺杂进入。

如前所述，由于第二外延层322中第二材料的浓度高于第一外延层320中第一材料的浓度，因此其生长时的刻面角度不同于第一外延层320，在形成第二外延层322后可发现第二外延层322斜面的第二夹角θ₂角度大于第一外延层320斜面的第一夹角θ₁。

根据本第二较佳实施例，由于第一外延层320所包含的锗化硅或碳化硅中锗或碳的浓度并不高，因此其与基底200之间的晶格常数差异较小，而因此抑制了排差等缺陷的出现，及排差等缺陷所导致的应力减少及漏电流增加等问题。而第二外延层322的设置则提供了适当的应力，进而改善晶体管运作速度，达到应变硅设置的目的。如第一较佳实施例所述，由于第一外延层320在蚀刻工艺中蚀刻至暴露出部分基底300，因此第二外延层322生长时并非如图3所示，沿着第一外延层320逐渐堆迭的表面生长，而是沿着蚀刻工艺后特定的第一外延层320轮廓生长。且由于第二外延层322所包含的锗化硅或碳化硅中锗或碳的浓度较第一外延层320高，因此两者刻面角度亦不相同，长成的第二外延层322的斜面332的第二夹角θ₂角度大于第一外延层320斜面330的第一夹角θ₁，故可减少第二外延层322斜面332与侧壁子314接壤的面积，避免后续移除侧壁子314时可能对第二外延层322造成的伤害。

此外，在第一较佳实施例与第二较佳实施例中，通常在形成源极/漏极218/318后，为改善金属插塞与栅极210/310、源极/漏极218/318之间的欧姆接触(Ohmi contact)，通常会进行一自对准金属硅化物(self-aligned silicide，salicide)工艺的步骤，在栅极210/310、由外延层构成的源极/漏极218/318的表面形成一钛(Ti)、镍(Ni)等金属层，然后进行快速升温退火(RTA)工艺，使金属层与栅极210/310、源极/漏极218/318中的硅反应，形成金属硅化物来降低源极/漏极218/318的片电阻(sheet resistance)。然而随着外延层中锗浓度的上升，金属硅化物的热稳定度相对降低，而容易增加电阻及漏电流，甚至影响半导体装置的电性表现。但在本第二较佳实施例中，由于第三外延层324中的锗浓度较第一外延层320为低，或可更低于习知应变硅方法中的锗浓度，因此可避免对金属硅化物热稳定性的影响，相对地减少电阻而提升半导体装置的电性表现。

请重新参阅图5至图8与图9至图12。根据本发明所提供的一第三较佳实施例，第一SEG工艺、蚀刻工艺、与第二SEG工艺甚或后续所需的蚀刻工艺与SEG工艺为同位(in-situ)进行。在第一SEG工艺、蚀刻工艺、与第二SEG工艺中，可通入二氯硅烷(Dischlorosilane，以下简称为DCS)、氯化氢(HCl)、以及作为前趋物的GeH₄等气体。藉由调整工艺时间以及上述气体的流量，可将第一SEG工艺、蚀刻工艺、与第二SEG工艺整合为一完整的制作方法。在本第三较佳实施例中，第一SEG工艺、蚀刻工艺、与第二SEG工艺的工艺时间比约为8：3：2。而在蚀刻工艺中，HCl的流量为第一SEG工艺与第二SEG工艺的数倍，如2-4倍，以达到蚀刻速率大于生长速率的效果，俾使第一外延层220/320被蚀刻至暴露出侧壁子214/314下方的基底200/300部分，并使得第一外延层220/320具有一蚀刻面。因此后续第二SEG工艺中所生长的第二外延层222/322或第三外延层324可沿着此一特定的轮廓生长。且如前所述，由于第二外延层222/322所包含的第二材料的第二浓度高于第一外延层220/320所包含的第一材料的第一浓度，因此两者刻面角度亦不相同。如图8及图12所示，长成的第二外延层222/322的斜面232/332的第二夹角θ₂角度大于第一外延层220/320斜面230/330的第一夹角θ₁，故可减少第二外延层222/322斜面232/332与侧壁子214/314接壤的面积，避免后续移除侧壁子214/314时可能对第二外延层222/322造成的伤害。

根据本发明的半导体装置的制作方法，提供两层以上不同浓度的复合外延层，而该外延层中包含晶格常数大于硅基底的材料如锗或碳，并以锗浓度较低的第一外延层设置于凹槽的底部，以抑制排差的出现，及排差所导致的应力减少及漏电流增加等问题。并将锗浓度较高的第二外延层设置于靠近栅极沟道区两侧的部分，以提供适当的应力，达到应变硅设置的目的。更重要的是，由于第一外延层在蚀刻工艺中蚀刻至暴露出部分基底，因此第二外延层生长时沿着蚀刻工艺后第一外延层的蚀刻面生长。第二，因第二外延层的锗或碳浓度较第一外延层高，两者刻面角度亦不相同，因此长成的第二外延层的斜面与水平面的夹角角度大于第一外延层斜面与水平面的夹角角度，两者效果相乘，可减少第二外延层斜面与侧壁子接壤的面积，避免后续移除侧壁子时可能对第二外延层造成的伤害，以及避免后续离子注入工艺中对于杂质轮廓的影响。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置的制作方法，包含有以下步骤：

提供基底，该基底上设置有至少一栅极；

于该栅极旁形成至少一凹槽；

进行第一选择性外延生长工艺，于该凹槽内形成第一外延层，该第一外延层的斜面与水平面具有第一夹角；

进行蚀刻工艺，移除部分该第一外延层至暴露出该基底；以及

进行第二选择性外延生长工艺，于该第一外延层上形成第二外延层，该第二外延层的斜面与水平面具有第二夹角，且该第二夹角大于该第一夹角。

2.如权利要求1所述的方法，其中该第一外延层的一表面高于该基底的一表面。

3.如权利要求1所述的方法，其中该第一外延层的一表面与该基底的一表面等高。

4.如权利要求1所述的方法，其中该第一外延层的一表面低于该基底的一表面。

5.如权利要求1所述的方法，其中该蚀刻工艺为非等向性蚀刻。

6.如权利要求5所述的方法，其中该非等向性蚀刻工艺包含有湿蚀刻工艺、干蚀刻工艺、反应性离子蚀刻工艺或气相蚀刻工艺。

7.如权利要求1所述的方法，还包含在该第一选择性外延生长与该第二选择性外延生长中同位掺杂杂质。

8.如权利要求1所述的方法，其中该第一外延层与该第二外延层分别包含有晶格常数不同于基底晶格常数的第一材料与第二材料，且该第一材料与该第二材料分别具有第一浓度与第二浓度。

9.如权利要求8所述的方法，其中该第一材料与该第二材料包含锗或碳。

10.如权利要求9所述的方法，其中该第一材料与该第二材料相同。

11.如权利要求9所述的方法，其中该第一材料与该第二材料不同。

12.如权利要求8所述的方法，其中该第二浓度大于该第一浓度。

13.如权利要求12所述的方法，其中该第一浓度低于22％。

14.如权利要求12所述的方法，其中该第二浓度介于25％与40％之间。

15.如权利要求8所述的方法，还包含进行至少一第三选择性外延生长工艺，于该第二外延层上形成第三外延层。

16.如权利要求15所述的方法，其中该第三外延层分别包含有晶格常数大于该基底的晶格常数的第三材料，且该第三材料具有第三浓度。

17.如权利要求16所述的方法，其中该第三浓度低于该第一浓度。

18.如权利要求1所述的方法，还包含以下步骤，进行于形成该凹槽之前：

进行第一离子注入工艺，以于该栅极两侧的基底内分别形成轻掺杂漏极；以及

于该栅极侧壁形成侧壁子。

19.如权利要求18所述的方法，还包含进行第二离子注入工艺的步骤，以于该栅极两侧的形成源极/漏极。

20.如权利要求1所述的方法，其中该第一选择性外延生长工艺、该蚀刻工艺、与该第二选择性外延生长工艺为同位进行。

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