JP2012253371A - 半導体デバイスのための非対称スペーサ構造体を形成する方法 - Google Patents

半導体デバイスのための非対称スペーサ構造体を形成する方法 Download PDF

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Abstract

【課題】 デバイスのゲートとソースとの間の低い直列抵抗を維持し、同時に、ゲートからドレインへの過剰なオーバーラップによって形成される悪影響を最小限にするFETデバイスの製造を可能にする。
【解決手段】半導体基板の上に少なくとも1対の隣接して離間配置された、オフセット・スペーサ114を備えるゲート構造体102の上にスペーサ層132を形成するステップであって、ゲート構造体は、スペーサ層がゲート構造体間の領域で第1の厚さで形成され、その他の場所で第2の厚さで形成されるように離間配置され、第2の厚さは第1の厚さより厚い、ステップと、1対の隣接して離間配置されたゲート構造体のオフセット・スペーサに隣接して非対称スペーサ構造体124a、bを形成するようにスペーサ層をエッチングするステップとを含み、非対称スペーサ構造体は、ソース及びドレイン領域の画定において用いられる。
【選択図】 図9

Description

本発明は一般に、半導体デバイス加工技術に関し、より特定的には、電界効果トランジスタ(FET)において非対称のオーバーラップ容量を形成するための方法に関する。
半導体デバイスの製造において、マイクロプロセッサ、メモリ・デバイスなどのある種の集積回路デバイスの動作速度を高めようとする欲求が常に存在している。この欲求は、ますます高速で動作するコンピュータ及び他の電子デバイスに対する消費者の需要によって助長されている。速度を高めることに対する需要の結果として、トランジスタのような半導体デバイスのサイズは絶え間なく小型化されてきた。例えば、電界効果トランジスタ(FET)のようなデバイスにおいて、2〜3例を挙げると、チャネル長、接合深さ、及びゲート誘電体厚などのデバイス・パラメータはすべて、スケールダウンされ続けている。
一般的に言えば、FETのチャネル長が小さくなるほど、トランジスタの動作は速くなる。さらに、典型的なトランジスタの構成要素のサイズ及び/又は規模を縮減することによって、一定のウェハの面積(real estate)上に作ることができるトランジスタの密度及び数量も増加し、そのため、トランジスタ1個当たりの全体としてのコスト、並びにこうしたトランジスタを組み込んだ集積回路デバイスのコストは低下する。
残念ながら、トランジスタのチャネル長の低減は、「短チャネル」効果、並びに長いチャネルのトランジスタでは相対的に重要ではない「エッジ効果」を高めることにもなる。短チャネル効果の1つの例は、他の態様の中でもとりわけ、トランジスタが「オフ」又は非導電状態にあると想定されるときの、短いチャネル長に関係する空乏領域の拡大に起因する、ドレインからソースへの漏れ電流の上昇を含む。さらに、これもまたトランジスタ性能に悪影響を及ぼし得るエッジ効果の1つは、ミラー容量と知られる効果である。ミラー容量は、FETのより多量にドープされたソース/ドレイン領域、及び/又は(もしも存在するならば)それほど多量ではなくドープされたソース/ドレイン・エクステンション(SDE)領域の導電性部分に(ほとんど常に)オーバーラップする、ドープ多結晶シリコン・ゲート電極及びゲート誘電体の結果として発生する、寄生オーバーラップ容量(COV)である。
さらに、トランジスタの寸法がスケールダウンを続けるにつれて、ゲートとソース/ドレイン・エクステンションとのオーバーラップは、駆動電流を維持することができるように相対的に一定に保たれる必要がある。例えば、トランジスタの駆動電流(Idsat)の低下を防ぐためには、最低限、片側当たり約20nm(about 20 nm/side)のオーバーラップが必要である。オーバーラップが小さすぎると、エクステンションとチャネルとの間に高抵抗領域が形成されることになる。デバイスが小さくなるにつれて、ソース・エクステンションからドレイン・エクステンションまでの距離は狭くなり、深刻なパンチスルーの問題をもたらす。
従って、デバイスのゲートとソースとの間の低い直列抵抗を維持しながら、同時に、ゲートからドレインへの過剰なオーバーラップによって形成される短チャネル効果、ホット・キャリア効果、パンチスルーおよび寄生ミラー容量のような有害な結果を最小限にするFETデバイスの製造を可能にすることが望ましい。
前述された従来技術の欠点及び不備は、半導体デバイスのための非対称スペーサ構造体を形成する方法によって克服又は軽減される。この方法は、半導体基板の上に少なくとも1対の隣接して離間配置された、オフセット・スペーサ(114)を備えるゲート構造体(102)の上にスペーサ層(132)を形成するステップであって、ゲート構造体(102)は、スペーサ層(132)がゲート構造体(102)間の領域で第1の厚さで形成され、その他の場所で第2の厚さで形成されるように離間配置され、第2の厚さは前記第1の厚さより厚い、ステップと、1対の隣接して離間配置されたゲート構造体(102)のオフセット・スペーサに隣接して非対称スペーサ構造体(124a、124b)を形成するように前記スペーサ層(132)をエッチングするステップとを含み、非対称スペーサ構造体(124a、124b)は、ソース及びドレイン領域の画定において用いられる。
本発明の他の形態において、半導体デバイスのための電界効果トランジスタ(FET)構造体を形成する方法であって、半導体基板の上に少なくとも1対の隣接して離間配置された、オフセット・スペーサ(114)を備えるゲート構造体(102)を形成するステップと、隣接して離間配置されたゲート構造体(102)の上にスペーサ層(132)を形成するステップであって、ゲート構造体(102)は、スペーサ層(132)がゲート構造体(102)間の領域で第1の厚さで形成され、その他の場所で第2の厚さで形成されるように離間配置され、第2の厚さは第1の厚さよりも厚い、ステップと、1対の隣接して離間配置されたゲート構造体(102)のオフセット・スペーサに隣接して非対称性スペーサ構造体(124a、124b)を形成するようにスペーサ層(132)をエッチングするステップと、基板にドープ領域を注入するステップであって、ドープ領域は、非対称スペーサ構造体(124a、124b)による非対称的特性を有するステップ、を含む方法が提供される。
本発明の第1の実施形態による、FETデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。 本発明の第1の実施形態による、FETデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。 本発明の第1の実施形態による、FETデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。 本発明の第2の実施形態による、FETデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。 本発明の第2の実施形態による、FETデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。 本発明の第2の実施形態による、FETデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。 本発明の第2の実施形態による、FETデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。 図7に示された加工ステップによって形成されたデバイスの例示的なSEM像である。 本発明の第2の実施形態による、FETデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。 非対称スペーサを有するSRAMセルの一部分の例示的なSEM像である。 本発明の第3の実施形態による、FETデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。 本発明の第3の実施形態による、FETデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。 本発明の第3の実施形態による、FETデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。 本発明の第3の実施形態による、FETデバイスにおける非対称ソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図である。 本発明の第4の実施形態による、FETデバイスの非対称性ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。 本発明の第4の実施形態による、FETデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。 本発明の第4の実施形態による、FETデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。 本発明の第4の実施形態による、FETデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。 本発明の第4の実施形態による、FETデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。 本発明の第4の実施形態による、FETデバイスにおける非対称ソース及びドレイン・エクステンション領域の形成を示す一連の断面図である。
以下の説明において、例示的な図面を参照するが、いくつかの図面においては、同様の要素は類似の番号を付けられている。電界効果トランジスタ(FET)におけるオーバーラップ容量を低減するための方法及び構造が、本明細書に開示される。従来のFET製造プロセスにおいて、ゲート導電体の対向する側部に形成されたスペーサ構造体は、一般に対称性であり、そのためその後に形成されたソース及びドレインのエクステンションは、ゲートに対して同じ量のオーバーラップを有する。しかしながら、トランジスタの駆動電流は、主としてソース側のオーバーラップ(すなわち、ゲートからソースへの抵抗)の量によって制御されるため、ドレイン側のオーバーラップの量は、駆動電流に悪影響を及ぼすことなくもっと低減することができる。その一方で、ゲートからドレインへのオーバーラップの低減は、例えば、短チャネル効果、パンチスルー、ホット・キャリア効果及び寄生キャパシタンスの点で有益である。
さらに、デバイスの寸法が小さくなるにつれて、エクステンション抵抗が優勢になる。(狭いスペーサ幅の結果としての)より短いソース側のエクステンションは、ホット・キャリア効果といった問題を引き起こすこともなく直列抵抗を低減して、デバイス性能を改善することになるが、これは、ドレイン側のエクステンションが(スペーサ幅を低減させない結果として)なお適切な長さに維持されているからである。このことは、ソース及びドレイン側に従来通り形成され、それが次には、対称なソース及びドレインのエクステンション長をもたらす、対称なエクステンションとは対照的である。
従って、本明細書でさらに詳細に説明されるように、開示される発明の実施形態は、長いオーバーラップ及び短いオーバーラップを有するソース及びドレインのエクステンション、並びに長いエクステンション及び短いエクステンションそれ自体を次にもたらす、非対称のスペーサ構造体を作るための、さまざまな製造技術を利用する。
最初に図1から図3を参照すると、本発明の第1の実施形態による、1対のFETデバイス100に対する非対称のソース及びドレイン・オーバーラップ領域の形成を示す一連の断面図が示される。特に、図1は、半導体基板104(例えば、シリコン)の上に形成された1対の隣り合うゲート導電体102を示し、ゲート102は、対応するゲート酸化物層106上に形成されている。基板104上で個々のデバイスを互いに電気的に分離するための浅いトレンチ分離(STI)構造108も図示されている。基本的なFET構造体は当業者には周知であるため、STI
108及びゲート酸化物層106のような特定の形状は、本明細書ではさらに詳細には説明されない。
これもまた図1に示されているように、不均一な厚さのスペーサ層130が、1対のゲート構造体102の上に形成される。図1の実施形態は、ごく近接した(例えば、ゲートの高さの約1〜3倍のゲート間分離)2つの隣り合うゲートを使用する。スペーサ層130の形成において、堆積パラメータを選択的に調節することによって、ゲートの外側の領域よりも薄い膜が2つのゲート間の領域の上に形成される。従って、スペーサ層130がパターン形成及びエッチングされたときに、図2に示されるように、非対称スペーサ114a、114bが、不均一な厚さの層の一定のエッチング速度からもたらされることになる。
非対称スペーサの形成に続いて、図3は、標準的なデバイス加工によるハロ及びエクステンションの注入ステップを示す。注入されたドーパント材料を駆動するためのアニール後、薄い方のスペーサ114bに対応するエクステンション116は、厚い方のスペーサ114aに対応するエクステンション118よりも長いオーバーラップを有していることがわかる。言い換えると、「長いオーバーラップ」のエクステンション116は、「短いオーバーラップ」のエクステンション118よりもさらにゲートの下に延びている。好ましい実施形態において、FET構造体のソース端子は、(駆動電流を維持するために)ゲートの長いオーバーラップ・エクステンション側に配置され、ドレイン端子は、(全体としてのオーバーラップ容量を低減し、短チャネル効果を改善するために)ゲートの短いオーバーラップ・エクステンション側に配置される。
不均一な層形成による非対称スペーサ形成の原理は、深いソース及びドレイン領域の形成にも同様に適用することができる。図4から図7まで、及び図9は、本発明の第2の実施形態によるFETデバイスの非対称ソース及びドレイン・エクステンション領域の形成を示す、一連の断面図である。図4における開始時に、オフセット・スペーサ114が最初にFETゲート構造体の上に形成されている。
スペーサ114は、従来のプロセスの場合のように対称(すなわち、ゲートの両側で実質的に等しい厚さ)であってもよく、あるいは、スペーサ114は、図2に示されるように非対称で形成されることもできる。例示の目的で、オフセット・スペーサ114は、本シーケンスでは対称として図示される。図5は、標準的なデバイス加工によるハロ及びエクステンションの注入ステップを示し、その後、注入されたドーパント材料を拡散させるためにアニールが行われる。対称なオフセット・スペーサ114なので、ゲートの両側に得られるエクステンション120は、実質的に等しいオーバーラップを有することになる。他方、スペーサ114が、図1と図2に示される加工によって形成された場合は、図3に示されるように、非対称エクステンションが現れることになる。
次いで、図6に示されるように、不均一な第2のスペーサ層132(例えば、Si)がデバイスの上に形成される。図1の実施形態と同様に、第2のスペーサ層132は(ゲート間の距離が十分に近く、かつ適切に調節されたプロセス条件が与えられるならば)ゲート間の領域でより薄く形成され、ゲートの外側の領域でより厚く形成される。図7において、第2のスペーサ層132がパターン形成及びエッチングされると、非対称性スペーサ124a、124bが形成される。例証として、図8は、図7に示される加工ステップによって形成されたデバイスの例示的なSEM像である。
非対称性スペーサ124a、124bの形成を通じて、図9に示されるソース/ドレインのイオン注入ステップは、異なる長さのエクステンションをもたらす。さらに具体的には、ゲートの外側のエクステンション120aは、ゲート間のエクステンション120bに比べて長い。これは、深いソース/ドレイン注入が、第2の組のスペーサがより薄いところでゲートにより接近し、そのため、図5において形成されたエクステンション領域を短縮するという事実に起因する。こうしたより短いエクステンションでは、キャリア(例えば、電子又は正孔)に対する抵抗がより低い。このような実施形態においては、直列抵抗を低減するためにゲート間に配置された共通ソース端子を有することが実用的であり、一方、ドレイン端子はエクステンションがより長いゲートの外側に配置される。
このような用途の1つの適切な例は、供給電圧(VDD)に接続されたそのソース端子を有する、SRAMセルのPFETデバイス対である。図10は、図9に示される実施形態と同様の非対称スペーサを有するSRAMセルの一部分の例示的なSEM像である。留意されるように、薄いスペーサが2つのゲート間に位置している。
図11から図14は、本発明の第3の実施形態による、非対称スペーサを形成するための別の技術を示す。上述の実施形態の場合のように、図11は、半導体基板104、ゲート酸化物層106及びSTI構造108の上に形成された1対のゲート導電体102を示す。さらに、スペーサ層110(例えば、酸化物、TEOS、シリコン窒化物)が、ドーパント注入の前にスペーサを形成する目的で、デバイス100の上に形成される。
従来的には、図11のスペーサ層110は、次に、ゲート導電体102の側壁に沿って実質的に対称のスペーサをもたらすようにパターン形成され、均一にエッチングされていた。しかしながら、図12に示されるように、このウェハは、次に、例えばゲルマニウム(Ge)又はキセノン(Xe)といった中性ドーパント種の傾斜イオン注入(矢印112)を受けさせられる。これにより、ゲート構造体の一方の側の上のスペーサ層110が傾斜イオン注入を受けることになる。例示的な実施形態において、注入角度は、約10度から約35度のオーダーとすることができる。このような注入の効果は、スペーサ層110の注入部分のエッチング速度を層の残りの部分と比べて高めることである。それゆえ、図13に示されるように、注入されたスペーサ層110が引き続きパターン形成及びエッチングされたときに、エッチングされたゲートは1対のスペーサ114a、114bと共に残され、ゲートの注入された側のスペーサ114bは、ゲートの注入されなかった側のスペーサ114aよりも薄くなる(すなわち、非対称)。
非対称スペーサの形成に続いて、図14は、図3の構造体と同様に、長いオーバーラップ116及び短いオーバーラップ118を有するエクステンションを形成するためのハロ及びエクステンションの注入ステップを示す。しかしながら、図3の長いオーバーラップ116はゲートの左側に配置されるが、図14の長いオーバーラップ116は、ゲートの右側に配置される。
イオン注入による非対称スペーサ形成の原理は、ソース及びドレインの形成の際にも同様に適用することができる。図15から図20は、本発明の第4の実施形態によるFETデバイスの非対称ソース及びドレイン・エクステンション領域の形成を示す、一連の断面図である。図15における開始時に、オフセット・スペーサ114の形成後のFET構造体が示されている。図4のように、オフセット・スペーサ114は、図5のハロ/エクステンションのイオン注入ステップに先だって、対称に形成されるか、非対称に形成されるかのいずれかとすることができる。
図16は、標準的なデバイス加工によるハロ及びエクステンションの注入ステップを示し、その後、注入されたドーパント材料を拡散させるためにアニールが行われる。対称なオフセット・スペーサなので、ゲートの両側に得られるエクステンション120は、実質的に等しいオーバーラップを有することになる。他方、スペーサ114が図12と図13に示される工程によって形成された場合には、エクステンション120は、図14に示されるように現れることになる。どちらの場合でも、第2のスペーサ層122(例えば、Si)が、その後、図17に示されるようにデバイスの上に形成される。
次いで、図18に示されるように、第2のスペーサ層122に、前述の実施形態で説明されたのと同様の方式で、中性ドーパント種の傾斜イオン注入(矢印112)を受けさせる。これもまた、層122の注入部分のエッチング速度を高める効果を有する。それゆえ、層122が図19に示されるようにパターン化形成及びエッチングされると、第2の組のスペーサ124a、124bが、第1の組のオフセット・スペーサ114の上に形成される。第1の組のオフセット・スペーサ114が対称又は非対称のいずれであるかにかかわらず、第2の組のスペーサは、図18に示される傾斜注入のせいで、実際に非対称になる。特に、ゲート構造体の注入されていない側は、厚いスペーサ124aを含み、他方、ゲート構造体の注入された側は、薄いスペーサ124bを含む。
図20に最終的に示されるように、その後、ウェハに、従来のプロセスのドーピングに従って、(深い)ソース/ドレイン注入を受けさせる。しかしながら、薄い方のスペーサ124bに対応するゲートの側において、深いソース/ドレイン注入の後に残る、得られたエクステンション120bは、厚い方のスペーサ124aに対応するゲートの側のエクステンション120aよりも長さが短くなる。そのため、好ましい実施形態において、FETのソース側は、薄い方のスペーサ124bに対応するゲートの側に配置される。対照的に、ドレイン側のエクステンションは、ホット・キャリア効果を防止する目的で、なお一定の長さに維持される。
スペーサ層のエッチング速度を高めるために傾斜中性ドーパント注入ステップを使用することによって、非対称なスペーサ厚を有するFETデバイスを達成することができる。これが次に、長い/短いオーバーラップを持つエクステンション、並びに長いエクステンション及び短いエクステンションそれ自体を可能にする。しかしながら、上述のような、非対称スペーサをもたらすことになる追加的な方法もまた、意図されている
本発明を、複数の実施形態を参照して説明してきたが、本発明の範囲を逸脱することなく、さまざまな変更を行うことができ、均等物によってその構成要素を置き換えることができることが、当業者には理解されるであろう。さらに、特定の状況又は材料を本発明の教示に適合させるために、その本質的な範囲を逸脱することなく、多くの改変をおこなうことができる。したがって、本発明は、本発明を実施するために考えられる最良の形態として開示された具体的な実施形態に限定されるものではなく、添付の特許請求の範囲内に入るすべての実施形態を含むものであることが意図される。
本発明の構造体及び方法は、集積回路の製造において有用であり、より特定的には、電界効果トランジスタの製造において有用である。
100:FETデバイス
102:ゲート構造体
104:基板
106:ゲート酸化物層
108:STI構造
110、130、132、122:スペーサ層
112:傾斜イオン注入
114、124:スペーサ
116、118、120:エクステンション

Claims (7)

  1. 半導体デバイスのための非対称スペーサ構造体を形成する方法であって、
    半導体基板の上に少なくとも1対の隣接して離間配置された、オフセット・スペーサを備えるゲート構造体の上にスペーサ層を形成するステップであって、前記ゲート構造体は、前記スペーサ層が前記ゲート構造体間の領域で第1の厚さで形成され、その他の場所で第2の厚さで形成されるように離間配置され、前記第2の厚さは前記第1の厚さより厚い、ステップと、
    前記1対の隣接して離間配置されたゲート構造体の前記オフセット・スペーサに隣接して非対称スペーサ構造体を形成するように前記スペーサ層をエッチングするステップとを含み、
    前記非対称スペーサ構造体は、ソース及びドレイン領域の画定において用いられる、方法。
  2. 前記1対の隣接して離間配置されたゲート構造体間の距離は、前記ゲート構造体の高さの1倍から3倍までである、請求項1に記載の方法。
  3. 半導体デバイスのための電界効果トランジスタ(FET)構造体を形成する方法であって、
    半導体基板の上に少なくとも1対の隣接して離間配置された、オフセット・スペーサを備えるゲート構造体を形成するステップと、
    前記隣接して離間配置されたゲート構造体の上にスペーサ層を形成するステップであって、前記ゲート構造体は、前記スペーサ層が前記ゲート構造体間の領域で第1の厚さで形成され、その他の場所で第2の厚さで形成されるように離間配置され、前記第2の厚さは前記第1の厚さよりも厚い、ステップと、
    前記1対の隣接して離間配置されたゲート構造体の前記オフセット・スペーサに隣接して非対称性スペーサ構造体を形成するように前記スペーサ層をエッチングするステップと、
    前記基板にドープ領域を注入するステップであって、前記ドープ領域は、前記非対称スペーサ構造体による非対称的特性を有するステップ、を含む方法。
  4. 前記スペーサ層の前記第1の厚さに対応する前記スペーサ構造体は、前記スペーサ層の前記第2の厚さに対応する前記スペーサ構造体より薄い、請求項3に記載の方法。
  5. 前記ドープ領域は、エクステンション注入領域を含み、前記オフセット・スペーサは厚さが非対称であり、前記薄い方のオフセット・スペーサに対応する前記エクステンション注入領域は、前記厚い方のオフセット・スペーサに対応する前記エクステンション注入領域よりも長いゲート・オーバーラップを有する、請求項4に記載の方法。
  6. 前記ドープ領域は、ソース及びドレイン領域をさらに含み、前記薄い方の第2のスペーサに対応する前記ドープ領域はソース領域をさらに含み、前記厚い方の第2のスペーサに対応する前記ドープ領域は、ドレイン領域をさらに含む、請求項4に記載の方法。
  7. 前記ソース領域は、前記ドレイン領域よりも短いエクステンションを有する、請求項6に記載の方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017126332A1 (ja) 2016-01-21 2017-07-27 ソニー株式会社 半導体装置およびその製造方法、固体撮像素子、並びに電子機器

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5170490B2 (ja) * 2005-06-09 2013-03-27 セイコーエプソン株式会社 半導体装置
US7843016B2 (en) * 2007-07-16 2010-11-30 International Business Machines Corporation Asymmetric field effect transistor structure and method
US7915670B2 (en) 2007-07-16 2011-03-29 International Business Machines Corporation Asymmetric field effect transistor structure and method
US20090159936A1 (en) * 2007-12-20 2009-06-25 Uday Shah Device with asymmetric spacers
US9016236B2 (en) * 2008-08-04 2015-04-28 International Business Machines Corporation Method and apparatus for angular high density plasma chemical vapor deposition
DE102008049719A1 (de) * 2008-09-30 2010-04-08 Advanced Micro Devices, Inc., Sunnyvale Asymmetrische Transistorbauelemente, die durch asymmetrische Abstandshalter und eine geeignete Implantation hergestellt sind
JP5442235B2 (ja) * 2008-11-06 2014-03-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US8334560B2 (en) * 2009-09-02 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Reverse disturb immune asymmetrical sidewall floating gate devices
US20110049582A1 (en) * 2009-09-03 2011-03-03 International Business Machines Corporation Asymmetric source and drain stressor regions
US8643107B2 (en) * 2010-01-07 2014-02-04 International Business Machines Corporation Body-tied asymmetric N-type field effect transistor
US8426917B2 (en) * 2010-01-07 2013-04-23 International Business Machines Corporation Body-tied asymmetric P-type field effect transistor
CN102446770A (zh) * 2011-10-12 2012-05-09 上海华力微电子有限公司 一种提高浮体动态随机存储单元写入速度的方法及结构
CN102543881B (zh) * 2011-11-02 2014-08-06 上海华力微电子有限公司 提高浮体效应存储单元写入速度的方法
CN102437124B (zh) * 2011-11-17 2014-01-08 上海华力微电子有限公司 提高浮体效应存储单元写入速度的方法及半导体器件
CN103187300B (zh) * 2011-12-31 2016-02-17 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN103247528B (zh) * 2012-02-03 2015-09-02 中芯国际集成电路制造(上海)有限公司 金属氧化物半导体场效应管的制造方法
CN102637602A (zh) * 2012-02-28 2012-08-15 上海华力微电子有限公司 一种减小半导体器件栅诱导漏极泄漏的方法
CN102610527A (zh) * 2012-03-23 2012-07-25 上海华力微电子有限公司 提高共源运算放大器频率特性的mos器件制造方法
CN102623502A (zh) * 2012-03-23 2012-08-01 上海华力微电子有限公司 共源极运算放大器及其制造方法
CN102610502A (zh) * 2012-03-23 2012-07-25 上海华力微电子有限公司 减小热载流子注入损伤的mos器件制作方法
CN102610501A (zh) * 2012-03-23 2012-07-25 上海华力微电子有限公司 提高浮体效应存储单元写入速度的侧墙刻蚀方法
CN102945792A (zh) * 2012-11-30 2013-02-27 上海宏力半导体制造有限公司 对凹槽侧墙氧化物回蚀不良影响的改善方法
US8889022B2 (en) 2013-03-01 2014-11-18 Globalfoundries Inc. Methods of forming asymmetric spacers on various structures on integrated circuit products
US9202911B2 (en) * 2013-06-07 2015-12-01 Globalfoundries Inc. Self-aligned channel drift device and methods of making such a device
DE102014009640B4 (de) * 2014-06-26 2022-06-23 Elmos Semiconductor Se Transistor oder Speicherzellentransistor mit Floating-Gate ohne separates Control-Gate
WO2018182627A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Transistors including asymmetric gate spacers
US11245032B2 (en) 2019-04-02 2022-02-08 Globalfoundries U.S. Inc. Asymmetric FET for FDSOI devices
WO2022126309A1 (en) 2020-12-14 2022-06-23 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device structures and methods of manufacturing the same
US20220376082A1 (en) * 2020-12-14 2022-11-24 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and fabrication method thereof
US20230345692A1 (en) * 2022-04-26 2023-10-26 Qualcomm Incorporated Gate spacer structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06326122A (ja) * 1993-05-17 1994-11-25 Matsushita Electric Ind Co Ltd Mos型半導体装置およびその製造方法
US5985724A (en) * 1996-10-01 1999-11-16 Advanced Micro Devices, Inc. Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer
JP2000138369A (ja) * 1998-10-30 2000-05-16 Sharp Corp 半導体装置の製造方法
US6200864B1 (en) * 1999-06-23 2001-03-13 Advanced Micro Devices, Inc. Method of asymmetrically doping a region beneath a gate
US6605845B1 (en) * 1997-09-30 2003-08-12 Intel Corporation Asymmetric MOSFET using spacer gate technique
US6794256B1 (en) * 2003-08-04 2004-09-21 Advanced Micro Devices Inc. Method for asymmetric spacer formation

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6469055A (en) * 1987-09-10 1989-03-15 Matsushita Electronics Corp Manufacture of semiconductor device
JPH03273646A (ja) * 1990-03-22 1991-12-04 Nec Corp 絶縁ゲート型電界効果トランジスタの製造方法
JP2913817B2 (ja) * 1990-10-30 1999-06-28 日本電気株式会社 半導体メモリの製造方法
JPH05343419A (ja) * 1992-06-09 1993-12-24 Seiko Epson Corp 半導体装置
JPH0832058A (ja) * 1994-07-11 1996-02-02 Sony Corp 半導体装置の製造方法
JPH1012881A (ja) * 1996-06-20 1998-01-16 Ricoh Co Ltd 半導体装置およびその製造方法およびmisデバイスおよびその製造方法
US5789298A (en) * 1996-11-04 1998-08-04 Advanced Micro Devices, Inc. High performance mosfet structure having asymmetrical spacer formation and method of making the same
JPH1131814A (ja) * 1997-07-10 1999-02-02 Toshiba Corp 半導体装置の製造方法
US5981363A (en) * 1998-11-17 1999-11-09 Gardner; Mark I. Method and apparatus for high performance transistor devices
JP2000164736A (ja) * 1998-11-30 2000-06-16 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
JP2002532870A (ja) * 1998-12-07 2002-10-02 インテル・コーポレーション 切欠きゲートを備えたトランジスタ
KR100295685B1 (ko) * 1999-05-10 2001-07-12 김영환 반도체 메모리 소자 및 그 제조방법
US6441434B1 (en) * 2000-03-31 2002-08-27 Advanced Micro Devices, Inc. Semiconductor-on-insulator body-source contact and method
US7253428B1 (en) * 2000-04-04 2007-08-07 Micron Technology, Inc. Apparatus and method for feature edge detection in semiconductor processing
JP2002190589A (ja) * 2000-12-20 2002-07-05 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6798017B2 (en) * 2001-08-31 2004-09-28 International Business Machines Corporation Vertical dual gate field effect transistor
US6806584B2 (en) * 2002-10-21 2004-10-19 International Business Machines Corporation Semiconductor device structure including multiple fets having different spacer widths
US6833307B1 (en) * 2002-10-30 2004-12-21 Advanced Micro Devices, Inc. Method for manufacturing a semiconductor component having an early halo implant
JP2005005372A (ja) * 2003-06-10 2005-01-06 Toshiba Corp Mosトランジスタ及びその製造方法
US7199011B2 (en) * 2003-07-16 2007-04-03 Texas Instruments Incorporated Method to reduce transistor gate to source/drain overlap capacitance by incorporation of carbon
US7005744B2 (en) * 2003-09-22 2006-02-28 International Business Machines Corporation Conductor line stack having a top portion of a second layer that is smaller than the bottom portion
TWI231989B (en) * 2003-11-18 2005-05-01 Promos Technologies Inc Method of fabricating a MOSFET device
JP2005311037A (ja) * 2004-04-21 2005-11-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
FR2871294A1 (fr) * 2004-06-07 2005-12-09 St Microelectronics Sa Procede de realisation d'un transistor dmos de taille reduite, et transistor dmos en resultant
US6982216B1 (en) * 2004-10-27 2006-01-03 Sony Corporation MOSFET having reduced parasitic resistance and method of forming same
US7253482B2 (en) * 2005-08-03 2007-08-07 International Business Machines Corporation Structure for reducing overlap capacitance in field effect transistors

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06326122A (ja) * 1993-05-17 1994-11-25 Matsushita Electric Ind Co Ltd Mos型半導体装置およびその製造方法
US5985724A (en) * 1996-10-01 1999-11-16 Advanced Micro Devices, Inc. Method for forming asymmetrical p-channel transistor having nitrided oxide patterned to selectively form a sidewall spacer
US6605845B1 (en) * 1997-09-30 2003-08-12 Intel Corporation Asymmetric MOSFET using spacer gate technique
JP2000138369A (ja) * 1998-10-30 2000-05-16 Sharp Corp 半導体装置の製造方法
US6200864B1 (en) * 1999-06-23 2001-03-13 Advanced Micro Devices, Inc. Method of asymmetrically doping a region beneath a gate
US6794256B1 (en) * 2003-08-04 2004-09-21 Advanced Micro Devices Inc. Method for asymmetric spacer formation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017126332A1 (ja) 2016-01-21 2017-07-27 ソニー株式会社 半導体装置およびその製造方法、固体撮像素子、並びに電子機器
US10741655B2 (en) 2016-01-21 2020-08-11 Sony Corporation Semiconductor device, manufacturing method of the same, solid-state imaging device, and electronic device

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