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Stand der Technik
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Die Erfindung betrifft einen Speichertransistor, wie er für EEPROM-Speicherzellen für die Verwendung in nicht flüchtigen Datenspeichern zur Anwendung kommt und insbesondere einen Speichertransistor bereitzustellen, bei dem das Löschen der Ladung des Floating-Gates kein separates Control-Gate erfordert.
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Speicherzellentransistoren sind beispielsweise aus der
US 2003 / 0 001 195 A1 , der
DE 10 012 105 A1 , der
US 5 615 147 A und der
US 2007 / 0 080 390 A1 bekannt. Den technischen Lehren aller dieser Schriften ist gemeinsam, dass sie zur Erzeugung des elektrischen Feldes zur Programmierung und Löschung der elektrischen Ladung auf dem Floating-Gate, der isolierten Speicherelektrode zur Steuerung des Kanals, eines Control-Gates bedürfen. Die
US 2003 / 0 001 195 A1 zeigt dieses Control-Gate in deren
1 mit deren Bezugszeichen 6, die
DE 10 012 105 A1 in deren
4 und
5 mit deren Bezugszeichen CG, die
US 5 615 147 A in deren
2a bis
2c mit deren Bezugszeichen 28 und die
US 2007 / 0 080 390 A1 mit deren
2 mit deren Bezugszeichen G.
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Die Schaltung der
US 2013 / 0 120 023 A1 besitzt einen Drain-Coupling-Capacitor. Dies ist in
2 der
US 2013 / 0 120 023 A1 dargestellt und mit dem Bezugszeichen 141 der
US 2013 / 0 120 023 A1 bezeichnet.
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Die Schaltung der
US 2013 / 0 015 514 A1 besitzt einen Coupling-Capacitor. Dies ist in
2b der
US 2013 / 0 015 514 A1 dargestellt und mit dem Bezugszeichen 209 der
US 2013 / 0 015 514 A1 bezeichnet.
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Die Schaltung der
US 2013 / 0 294 172 A1 besitzt einen dort als ersten MOS-FET bezeichneten Transistor, der die Funktion einer Koppelkapazität erfüllt. Dies ist in
8 der
US 2013 / 0 294 172 A1 dargestellt und mit dem Bezugszeichen 830 der
US 2013 / 0 294 172 A1 bezeichnet.
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Die Anfertigung eines solchen Control-Gates erfordert typischerweise mindestens einen speziellen Lithografieschritt zusätzlich, der kostenwirksam ist.
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1 zeigt eine Aufsicht auf eine EEPROM-Zelle entsprechend dem Stand der Technik in der Aufsicht. Zunächst wird 1 erläutert, um den Stand der Technik darzustellen.
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Ein typischer Transistor aus dem Stand der Technik verfügt über ein Aktivgebiet (1), das in einem Substrat (4) mit einer ersten Dotierung, also beispielsweise p-dotiert, gefertigt wird. Das Aktivgebiet (1) wird von einem dünnen Oxid (Gate-Oxid) bedeckt. Das Aktivgebiet (1) ist durch einen ersten Kontakt (2), dem Drain-Kontakt, und einem zweiten Kontakt (3) dem Source-Kontakt kontaktiert. Das Aktivgebiet (1) ist in einer zur ersten Dotierung entgegengesetzten Dotierung, also beispielsweise n-dotiert, gefertigt.
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Das Aktivgebiet (1) wird von einer Gate (5), das typischerweise aus polykristallinem Silizium gefertigt ist, überlappt. Im Bereich der Überlappung (7) ist die Dotierung des Aktivgebietes (1) unterbrochen, da während der Fertigung des Aktivgebietes (1) infolge der Abschattung durch das Gate (5) dort keine Dotierstoffe eingebracht werden können und daher dort die Dotierung des übrigens Substrats (4) vorhanden ist, wenn nicht zuvor eine spezielle Kanaldotierung eingebracht wurde, die allerdings üblich ist. Darüber hinaus verfügt ein solcher Transistor aus dem Stand der Technik über funktionsfreie Bereiche (8) und eine große Control-Gate-Platte (6), die die zweite Platte eines SIS-Kondensators darstellt. Die erste Platte dieses SIS-Kondensators bildet die unter der Control-Gate-Platte (6) befindliche Substratfläche, in die typischerweise eine halbleitende, in 1 nicht eingezeichnete Gate-Control-Gegenelektrode mit einem zur Substratdotierung entgegengesetzten zweiten Leitungstyp, beispielsweise einem n-Leitungstyp, eingebracht ist. Die erste und die zweite SIS-Kondensatorplatte, also die Gate-Control-Gegenelektrode und die Gate-Control-Platte sind lokal durch einen Isolator, beispielsweise ein Gate-Oxid mit einer größeren Gate-Oxid-Dicke im Bereich der Gate-Control-Platte als die Gate-Oxid-Dicke im Bereich der Überlappung (7) voneinander isoliert. Wird dieser SIS-Kondensator und damit durch einen Verschiebungsstrom auch die die Gate-Control-Platte (6) auf ein Potential gelegt, so fließen Ladungsträger von der Control-Gate Platte (6) in den Kanalbereich (7) wodurch die Speicherzelle ihren Inhalt verliert. Eine andere Löschmethode aus dem Stand der Technik ist die Löschung mittels UV Strahlung.
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Nachteilig hinsichtlich der Vorrichtungen aus dem Stand der Technik ist, dass diese entweder eine zusätzliche Plate für eine SIS Struktur benötigt oder durch UV-Strahlung nur komplett und dann nur von außen löschbar sind.
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Aufgabe der Erfindung
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Die Erfindung hat die Aufgabe einen Transistor oder Speichertransistor bereitzustellen, bei dem das Löschen der Ladung des Floating-Gates weder eine zusätzliche Platte für eine SIS-Struktur benötigt noch ein Control‐Gate noch eine Bestrahlung von außen mit UV Licht benötigt und das Löschen der Ladung nicht zellensensitiv ist. Die Aufgabe wird durch einen Transistor oder Speichertransistor mit den Merkmalen des Anspruchs 1 gelöst.
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Beschreibung der Erfindung
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Die Erfindung wird anhand der 2a und 2b sowie der 3 beschrieben.
- 2a stellt einen Querschnitt durch einen erfindungsgemäßen Transistor da.
- 2b stellt die Aufsicht auf diesen Transistor dar.
- 3 stellt eine Kennlinie für einen SIS-Kondensator im Bereich (7) des Kanals dar.
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Der Transistor ist unmittelbar an der Oberfläche eines halbleitenden Substrats (108) mit einer ersten Dotierung eines ersten Leitungstyps, typischerweise der Oberfläche eines Halbleiter-Wafers, gefertigt. Im beispielhaften Falle einer CMOS Technologie ist der erste Leitungstyp typischerweise eine P-Leitfähigkeit und der später erwähnte zweite Leitungstyp typischerweise eine N-Leitfähigkeit. Er weist mindestens zwei, typischerweise hochdotierte Dotierungsgebiete, das Drain-Gebiet (109) und das Source-Gebiet (110) mit jeweils einer zweiten Dotierung des zweiten Leitungstyps auf. Beide sind von verschiedenen Dick-Oxid-Bereichen (105, 104, 103, 102) bedeckt, die die Gebiete elektrisch isolieren. Das Drain-Gebiet (109) und das Source-Gebiet (110) weisen somit einen dem ersten Leitungstyp des Substrates (108) entgegengesetzten zweiten Leitungstyp auf. Das Drain-Gebiet (109) und das Source-Gebiet (110) sind durch den Kanal (112) getrennt. Oberhalb des Kanals (112) liegt das Floating-Gate (101). Dieses ist durch das Tunnel-Oxid (111) von dem Kanal (112) und dem Drain-Gebiet (109) und dem Source-Gebiet (110) getrennt und elektrisch isoliert. Die Dicke eines solchen Tunnel-Oxids liegt für Anwendungen im Automobilbereich beispielsweise bei 9-10nm. Natürlich sind auch geringere Oxid-Dicken denkbar. Auch sind andere Materialien, wie beispielsweise HfO etc. denkbar. Die Überlappung zwischen Floating-Gate (101) und Drain-Gebiet (109) hat eine Länge von A. A ist also ein Maß für den Bereich der Überlappung zwischen Gate (101) und Tunnel-Oxid (111) auf der einen Seite und Drain-Gebiet (109) auf der anderen Seite. Die Länge des Kanals sei B. B ist also ein Maß für die Länge des Kanals (112) unter dem Gate (101) im Substrat (108). Die Überlappung zwischen Floating-Gate (101) und Source-Gebiet (110) hat eine Länge von C. C ist also ein Maß für den Bereich der Überlappung zwischen Gate (101) und Tunnel-Oxid (111) auf der einen Seite und Source-Gebiet (110) auf der anderen Seite. Das Drain-Gebiet (109) wird mit einem Drain-Kontakt (D) mittels der Drain-Kontakt-Metallisierung (106) kontaktiert. Das Source-Gebiet (110) wird mit einem Source-Kontakt (S) mittels der Source-Kontakt-Metallisierung (107) kontaktiert.
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Die Herstellung eines solchen einseitig stark um das Maß A unterdiffundierten Drain-Gebietes (109) kann beispielsweise so erfolgen, das bei der Implantation der Dotierstoffe für die Drain- (109) und Source-Gebiete (110), das zu implantierende Halbleitersubstrat (108) um eine Achse senkrecht zur Bildfläche im Uhrzeigersinn gekippt wird. Dadurch kommt der Implantationsstrahl beispielsweise aus Richtung (113), was zu der erwünschten unsymmetrischen Dotierstoffverteilung führt. Eine weitere Methode zur Herstellung der Asymmetrie ist eine Implantation vor der Floating-Gate Herstellung. Die Definition des Implantationsbereiches wird dann über eine Lackmaske durchgeführt.
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Die Programmierung, das Lesen und das Löschen der EEPROM-Speicherzelle wird im Folgenden für das Beispiel eines N-Leitungstyps als ersten Leitungstyp, insbesondere für das Substrat (108) und eines P-Leitungstyps als zweiten Leitungstyp, insbesondere für das Drain-Gebiet (109) und das Source-Gebiet (110) erläutert. Die Leitungstypen können ohne Funktionsänderung vertauscht werden. Die Spannungen der folgenden Beschreibung drehen sich dann aber um. Beide Konfiguration sind somit Teil dieser Offenbarung.
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Zunächst sollen für die Erläuterung angenommen werden, dass sowohl Drain-Gebiet (109), als auch das Source-Gebiet (110), als auch das Substrat (108) auf dem Bezugspotenzial, typischerweise Masse (GND), liegen.
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Für die Programmierung wird nun durch Anlegen einer positiven Drain-Spannung, der Programmierspannung, zwischen Source-Gebiet (110) und Drain-Gebiet (109) im Kanal (112) ein laterales Feld erzeugt in dem heiße Elektronen entstehen. Dies kann beispielsweise so geschehen, dass das Drain-Gebiet (109) auf ein positives elektrisches Potenzial gegenüber dem Source-Gebiet (110), das sich weiterhin auf dem Bezugspotenzial (GND) befindet, angehoben wird. Über die kapazitive Drain-zu-Floating-Gate-Kopplung wird gleichzeitig auch das Potenzial des Floating-Gates (111) durch die besagte kapazitive Kopplung mitangehoben und daher ein vertikales Feld im Überlappungsbereich des Floating-Gates (101) mit dem Kanal (112) und im darüber liegenden Tunnel-Oxid (111) erzeugt. Ein geringer, aber ausreichender Teil der durch das Source-Gebiet (110) in den Kanal (112) injizierten heißen Elektronen gelangt dabei durch Tunneln auf das Floating-Gate (111) am Ende des Kanals (112) in der Nähe des Drain-Gebiets (109).
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Damit dies geschieht, darf die Substrat-Source-Diode nicht öffnen. Das Source-Gebiet (110) befindet sich weiter auf Bezugspotenzial, wie das Substrat (108) Damit wird der kapazitive Spannungsteileraus Kanalkapazität zwischen Substrat (108) und Floating-Gate im Bereich B des Kanals (112) und Source-Gate-Kapazität aus dem Überlapp zwischen Source-Gebiet (110) und Floating-Gate (101) im Bereich C auf der einen Seite und der Drain-Gate-Kapazität zwischen Drain-Gebiet (109) und Floating-Gate (101) im Überlappungsbereich A auf der anderen Seite so vorgespannt, dass die Injektion von heißen Ladungsträgern durch das Source-Gebiet (110) in den Kanal (112) und das Tunneln bis auf das Floating-Gate (111) erfolgt.
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Der Überlappungsbereich zwischen Drain-Gebiet (109) und Floating-Gate (101) hat die Länge A und ist hierdurch in 2a markiert. Dieses Feld treibt einen Tunnelprozess von Ladungsträgern, vorzugsweise Elektronen, vom Ende des Kanals (112) auf das demgegenüber durch einen kapazitiven Verschiebungsstrom positiv geladene Floating-Gate (101). Damit wird die Zelle programmiert.
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Ausgelesen wird der Zustand des Speichertransistors indem an das Drain-Gebiet (109) eine gegenüber dem Source-Gebiet (110) positive geringe Lesespannung angelegt wird. Diese Lesespannung führt zwar zu einem kleinen Leckstrom durch heiße Elektronen im Bereich der Überlappung C des Floating-Gates (101) mit dem Source-Gebiet (110). Dieser Leckstrom ist jedoch hinreichend klein, so dass das Floating-Gate (101) seine Ladung aus dem Programmiervorgang und damit seinen logischen Zustand für den relevanten Anwendungsfall ausreichend behält.
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Die erfindungsgemäße beispielhafte Zelle mit beispielhaften Leitungstypen wird nun gelöscht durch Anlegen einer positiven Löschspannung an das Source-Gebiet (110). Vorzugsweise wird das Source-Gebiet (110) dabei auf eine maximal mögliche positive Spannung gegenüber dem Drain-Gebiet (109) gebracht, das Drain-Gebiet (109) ist dabei wieder vorzugsweise wie das Substrat (108) auf Bezugspotenzial (GND). Das Drain-Gebiet (109) wird dabei aber typischerweise nicht so negativ geladen, dass die pn-Diode zischen Drain-Gebiet (109) und Substrat (108) leitend würde. Durch die kapazitive Kopplung kommt es wieder zu einer negativen Ladung des Floating-Gates gegenüber dem Source-Gebeite (110), das ja auf positivem Potenzial liegt. Wird die Überlappung C Floating-Gate (101) zu Source-Gebiet (110) hinreichend klein gestaltet, so kommt es zu einer Spitzenentladung an der Kante des Floating-Gates (101) zum Source-Gebiet (110). Hierbei ist die sich ausformende Spitze in der Lage, ein großes elektrisches Feld, insbesondere an der besagten Kante des Floating-Gates (101) zu erzeugen. Hierdurch ist das Floating-Gate (101) in der Lage, Ladungsträgerinsbesondere Elektronen - in das Tunnel-Oxid (111) zu injizieren. Als Injektionsmechanismus ist das Fowler-Nordheim-Tunneln bekannt. Fowler-Nordheim-Tunneln setzt bei einer Feldstärke von 5-6MV/cm ein. Haben die Ladungsträger die Potenzial-Barriere Halbleiter/Tunnel-Oxid, also die Barriere Poly-Silizium/Silizium-Oxid, erst einmal auf diese Weise überwunden, so ist es ohne Probleme möglich, einen raumladungsbegrenzten Strom in dem Isolator des Tunnel-Oxides (111) hervorzurufen. Es kommt also darauf an, die Struktur des Floating-Gate-Source-Kondensators im Bereich der Überlappung zwischen Floating-gate (101) und Source-Gebiet (110) auf die Länge C so zu gestalten, dass eine Ladungsträgerinjektion aufgrund der geometrisch bedingten Feldstärke vom Floating-Gate (101) in Richtung Source-Gebiet (110) möglich ist, ohne dass es bei einer Programmierung zu einer Injektion in die umgekehrte Richtung kommen kann. Hierfür muss das Floating-Gate (101) dort möglichste eine Spitze haben, um beim Löschvorgang eine möglichst hohe Feldstärke zu zeigen, während das Source-Gebiet (110) eher flächenhaft ist, also bei negativer Polung eher eine kleinere Feldstärke auf der Oberfläche zeigt. Dies wird durch die vorgeschlagene Konstruktion erreicht.
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Der Löschmechanismus wird während des Programmiervorgangs unter anderem deshalb nicht aktiviert, weil die Menge an Elektronen, die vom Drain-Gebiet (109) zum Floating-Gate (101) im Bereich A tunnelt, kleiner ist, als die Menge an Elektronen, die durch Fowler-Nordheim-Tunneln im Bereich C vom Floating-Gate (101) zum Source-Gebiet (110) tunnelt. Durch die unterschiedliche Art der Kopplung kommt es im Drain-Gebiet (109) dem gegenüber eben nicht zum Fowler-Nordheim-Tunneln.
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Der Programmiermechanismus wird während des Löschvorgangs deshalb nicht aktiviert, weil die Spannung nicht ausreicht, um ein Tunneln vom Drain-Gebiet (109) zum Floating-Gate (101) zu ermöglichen. Durch den breiten Überlapp der beiden Bereiche auf der Länge A kommt es zu einer homogenen niedrigen Feldausprägung. Für ein Fowler-Nordheim-Tunneln wäre eine spitzenförmige Elektrode notwendig, um die erforderliche Grenzfeldstärke zu erreichen. Dies ist aber im Bereich A nicht der Fall. Daher kann das Drain-Gebiet (109) keine Ladungsträger in das Tunnel-Oxid (111) injizieren. Die Richtwirkung solcher asymmetrischer, unipolarer SIS-Dioden (Halbleiter-Isolator-Halbleiter-Dioden) ist aus der Halbleiterliteratur bekannt und wird hier für die Programmierung genutzt. (siehe z.B. Elektronische und optoelektronische Bauelemente und Bauelementstruktur auf Diamantbasis, B. Burchard 07.10.1994 - Referenz I)
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3 zeigt den I/V-Kennlinienverlauf einer typischen SIS Diode, wie sie für die Programmierung und Löschung benutzt wird. Bei niedrigeren Spannungen (Bereich I) fließen lediglich Leckströme. Mit steigender Spannung beginnt zuerst die SIS-Diode aufgrund von Fowler-Nordheim-Tunneln zu leiten (Bereich II). Dann folgt der Bereich des Lawinendurchbruchs mit einem starken Stromanstieg (Bereich III). Aus Referenz I ist bekannt, dass die Strom-Spannungscharakteristik von SIS-Dioden von der Geometrie der SIS-Diode abhängt. Die erfindungsgemäße Vorrichtung verfügt über drei solcher SIS-Dioden und zwar einer im Bereich des Überlapps zwischen Drain-Gebiet (109) und Floating-Gate (101) im Bereich A, eine im Bereich des Kanals (112), dem Bereich B, und eine dritte im Bereich des Überlapps zwischen Source-gebiet (110) und Floating-Gate (101), dem Bereich C. Durch die Wahl der Potenziale von Substrat (108), Drain-Gebiet (109) und Source-Gebiet (110) sind die drei SIS-Dioden stets in unterschiedlichen Betriebszuständen, der drei in 3 dargestellten Bereichen der Strom-Spannungs-Kennlinie. Die SIS-Diode vom Kanal (112) zum Floating-Gate (101) wird dabei nie in den Bereichen II und III der 3 betrieben.
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Durch die unterschiedliche Geometrie sind die drei SIS-Dioden durch unterschiedliche Eigenschaften charakterisiert. Erfindungsgemäß wurde, wie oben erläutert, erkannt, dass eine unterschiedliche geometrische Ausgestaltung der Drain-Gate-SIS-Diode im Gegensatz zur Ausgestaltung der Source-Gate-SIS-Diode die drei unterschiedlichen Betriebs-Modi, Programmieren, Lesen, Löschen ermöglicht. Daher ist es notwendig, die Drain-Gate-SIS-Diode geometrisch anders als die Source-Gate-SIS-Diode zu gestalten. Hierfür wurde erkannt, dass die Länge A der Unterdiffusion des Drain-Gebietes (109) unter das Floating-Gate (101) im Verhältnis zur Länge C der Unterdiffusion des Source-Gebietes (110) ein charakteristischer Formfaktor ist, der die beiden Dioden geeignet differenziert. Insbesondere hat es sich gezeigt, dass es sinnvoll ist, wenn das Verhältnis dieser beiden Längen C/A größer als 1/10 und kleiner als 1/6 ist. Grundsätzlich sollte das Verhältnis zweier Überlappungslängen, um unterschiedliche SIS-Dioden an der Drain und Source-Seite zu erzeugen sich um mehr als 10% und/oder mehr als 20% und/oder mehr als 40% und/oder mehr als 100% und/oder mehr als 200% und/oder mehr als 400% und/oder mehr als 800% voneinander unterscheiden. Besonders bevorzugt ist dabei eine Unterscheidung um einen Faktor zwischen 600% und 1000%.
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Besonders bevorzugt ist dabei eine Konfiguration, in der die zweite Überlappungslänge (C) des zweiten Überlappungsbereichs sich um mehr als 10% und/oder mehr als 20% und/oder mehr als 40% und/oder mehr als 100% und/oder mehr als 200% und/oder mehr als 400% und/oder mehr als 800% der zweiten Überlappungslänge (C) von der erste Überlappungslänge (A) unterscheidet.
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Unterhalb eines Verhältnisses der beiden Längen C/A von 1/10 ist die Fläche, die durch das Maß C für den Bereich der Überlappung zwischen Floating-Gate (101) und Tunnel-Oxid (111) auf der einen Seite und Source-Gebiet (110) auf der anderen Seite bestimmt wird, zu klein, um noch nennenswert Ladungsträger injizieren zu können. Oberhalb eines Verhältnisses der beiden Längen C/A von 1/6 ist der Leckstrom für Anwendungen zu groß.
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Bezugszeichenliste
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- 1
- Aktivgebiet
- 2
- erster Kontakt, der Drain-Kontakt
- 3
- zweiter Kontakt, der Source-Kontakt
- 4
- Substrat
- 5
- Floating-Gate mit Gate-Control-Platte, typischerweise aus polykristallinem Silizium, verkürzt auch als Poly bezeichnet, gefertigt.
- 6
- Gate-Control-Platte
- 7
- Bereich der Überlappung zwischen Aktivgebiet (1) und Gate (5)
- 8
- funktionsfreie Bereiche des Transistors
- 101
- Floating-Gate ohne Gate-Control-Platte, typischerweise aus polykristallinem Silizium, verkürzt auch als Poly bezeichnet, gefertigt.
- 102
- Dick-Oxid Bereich zwischen Gate (101) und Source-Kontakt (107) im Source-Gebiet (110). Hierbei kann es sich um ein Feld-Oxid handeln, dass in einem LOCOS Prozess hergestellt wurde oder um eine Shallow-Trench-Isolation, die in das Substrat hineinreichen würde. Für die Funktion des Bauelements ist dies nicht relevant. Die Dicke dieses Oxids wird so gewählt, dass parasitäre MOS‐Transistoren im normalen Betriebsfall nicht geöffnet werden.
- 103
- Dick-Oxid Bereich zwischen Source-Kontakt (107) im Source-Gebiet (110) und Berandung. Hierbei kann es sich um ein Feld-Oxid handeln, dass in einem LOCOS Prozess hergestellt wurde oder um eine Shallow-Trench-Isolation, die in das Substrat hineinreichen würde. Für die Funktion des Bauelements ist dies nicht relevant. Die Dicke dieses Oxids wird so gewählt, dass parasitäre MOS‐Transistoren im normalen Betriebsfall nicht geöffnet werden.
- 104
- Dick-Oxid Bereich zwischen Gate (101) und Drain-Kontakt (106) im Drain-Gebiet (109). Hierbei kann es sich um ein Feld-Oxid handeln, dass in einem LOCOS Prozess hergestellt wurde oder um eine Shallow-Trench-Isolation, die in das Substrat hineinreichen würde. Für die Funktion des Bauelements ist dies nicht relevant. Die Dicke dieses Oxids wird so gewählt, dass parasitäre MOS‐Transistoren im normalen Betriebsfall nicht geöffnet werden.
- 105
- Dick-Oxid Bereich zwischen Drain-Kontakt (106) im Drain-Gebiet (109) und Berandung. Hierbei kann es sich um ein Feld-Oxid handeln, dass in einem LOCOS Prozess hergestellt wurde oder um eine Shallow-Trench-Isolation, die in das Substrat hineinreichen würde. Für die Funktion des Bauelements ist dies nicht relevant. Die Dicke dieses Oxids wird so gewählt, dass parasitäre MOS‐Transistoren im normalen Betriebsfall nicht geöffnet werden.
- 106
- Drain-Kontakt-Metallisierung
- 107
- Source-Kontakt-Metallisierung
- 108
- schwach dotiertes Substrat mit einer ersten Dotierung eines ersten Leitungstyps. Hierbei
- 109
- hoch-dotiertes Drain-Gebiet einer zweiten Dotierung eines zweiten Leitungstyps
- 110
- hoch-dotiertes Source-Gebiet einer zweiten Dotierung eines zweiten Leitungstyps
- 111
- Tunnel-Oxid
- 112
- Kanal
- 113
- beispielhafte Implantationsrichtung für die Herstellung des unterdiffudierten Drain-Gebietes (109) mittels Ionenimplantation. Die Ionenimplantation findet nach Herstellung des Floating-Gates (101), typischerweise aus Poly-Silizium und vor dem Aufbringen der Metallisierungen (106, 107) und weiterer Metall- und Isolatorschichten im Falle von Mehrlagenverdrahtungen statt.
- A
- Maß für die Länge des Bereichs der Überlappung (erste Überlappungslänge) zwischen Floating-Gate (101) und Tunnel-Oxid (111) auf der einen Seite und Drain-Gebiet (109) auf der anderen Seite.
- B
- Maß für die Länge des Kanals (112) unter dem Floating-Gate (101) im Substrat (108)
- C
- Maß für die Länge des Bereichs der Überlappung (zweite Überlappungslänge) zwischen Floating-Gate (101) und Tunnel-Oxid (111) auf der einen Seite und Source-Gebiet (110) auf der anderen Seite.
- D
- Drain-Kontakt (entspricht der Drain-Kontakt-Metallisierung (106))
- S
- Source-Kontakt (entspricht der Source-Kontakt-Metallisierung (107))
