DE102011081589A1 - Depletion-transistor und ladeanordnung - Google Patents

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Abstract

Beschrieben wird ein Depletion-Transistor und eine integrierte Schaltung mit einem Depletion-Transistor. Der Depletion-Transistor weist auf: ein Sourcegebiet (12) und ein Draingebiet (13) eines ersten Leitfähigkeitstyps; ein Kanalgebiet (14) des ersten Leitfähigkeitstyps, das zwischen dem Sourcegebiet (12) und dem Draingebiet (13) angeordnet ist; eine erste Gate-Elektrode (21), die benachbart zu dem Kanalgebiet (14) angeordnet ist und die durch ein Gatedielektrikum (22) dielektrisch gegenüber dem Kanalgebiet (14) isoliert ist; und ein erstes Entladegebiet eines zweiten Leitfähigkeitstyps, das benachbart zu dem Gatedielektrikum (22) angeordnet ist und das elektrisch an einen Anschluss für ein Referenzpotential angeschlossen ist.

Description

  • Die vorliegende Erfindung betrifft einen Depletion-Transistor (Verarmungstransistor, selbstleitenden Transistor) und eine Ladeanordnung mit einem Depletion-Transistor.
  • Bei einigen elektronischen Schaltungsanwendungen besteht die Notwendigkeit, ein elektrisches Ladungsspeicherelement, wie beispielsweise einen Kondensator, zu laden, bis eine Spannung über dem Ladungsspeicherelement eine vorgegebene Schwellenspannung erreicht. Eine Ladeschaltung zum Laden des Ladungsspeicherelements kann einen Depletion-MOS-Transistor aufweisen, der eine Drain-Source-Strecke aufweist, die in Reihe zu dem Ladungsspeicherelement geschaltet ist, und der einen Gateanschluss aufweist, der an einen Anschluss für ein Referenzpotential angeschlossen ist, wobei die Reihenschaltung mit dem Depletion-MOS-Transistor und dem Ladungsspeicherelement zwischen Versorgungsspannungsanschlüsse geschaltet ist. Wenn bei einer solchen Anordnung das Ladungsspeicherelement ungeladen ist, d. h. wenn die Spannung über dem Ladungsspeicherelement Null ist, und wenn eine Versorgungsspannung zwischen den Versorgungsanschlüssen anliegt, beginnt ein Ladeprozess, der zu einem Ansteigen der Spannung über dem Ladungsspeicherelement führt. Wenn die Spannung über dem Ladungsspeicherelement ansteigt, ändert sich die Gate-Source-Spannung des Depletion-MOS-Transistors, wobei der Depletion-MOS-Transistor ausschaltet (abschnürt), wenn die Gate-Source-Spannung ihre Abschnürspannung (Pinch-Off-Spannung) erreicht. Bei solchen Anwendungen sind das Referenzpotential der Gateelektrode und die Abschnürspannung des Transistors so gewählt oder eingestellt, dass der Transistor abschnürt, wenn eine gewünschte Spannung über dem Ladungsspeicherelement erreicht ist.
  • Ein Depletion-MOS-Transistor umfasst ein Kanalgebiet und eine Gateelektrode, die durch ein Gatedielektrikum dielektrisch voneinander isoliert sind. Das Kanalgebiet ist bei einem n-leitenden Transistor n-dotiert und bei einem p-leitenden Transistor p-dotiert. Bei einem n-leitenden Transistor sind die Majoritätsladungsträger Elektronen und die Minoritätsladungsträger sind Löcher, während bei einem p-leitenden Transistor die Majoritätsladungsträger Löcher sind und die Minoritätsladungsträger Elektronen sind. Bei beiden dieser Arten von Depletion-Transistoren können sich Minoritätsladungsträger in dem Kanalgebiet anhäufen. Diese Minoritätsladungsträger werden beispielsweise durch thermische Ladungsträgergenerationen erzeugt. Minoritätsladungsträger, die sich in dem Kanalgebiet anhäufen, können die Abschnürspannung des Depletion-Transistors beeinflussen. Im schlimmsten Fall können die Minoritätsladungsträger verhindern, dass der Depletion-Transistor überhaupt noch ausschaltet.
  • Aufgabe der vorliegenden Erfindung ist es daher, einen Depletion-Transistor zu Verfügung zu stellen, bei dem solche Probleme nicht auftreten, und eine integrierte Schaltung mit einer Ladungsspeicheranordnung mit einem solchen Depletion-Transistor zur Verfügung zu stellen.
  • Diese Aufgabe wird durch einen Depletion-Transistor gemäß Anspruch 1 und durch eine integrierte Schaltung gemäß Anspruch 20 gelöst. Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Ein Ausführungsbeispiel der Erfindung betrifft einen Depletion-Transistor mit einem Sourcegebiet und einem Draingebiet eines ersten Leitfähigkeitstyps, einem Kanalgebiet des ersten Leitfähigkeitstyps, das zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist, und mit einer ersten Gateelektrode, die benachbart zu dem Kanalgebiet angeordnet und durch ein Dielektrikum dielektrisch gegenüber dem Kanalgebiet isoliert ist. Der Depletion-Transistor weist außerdem ein erstes Entladegebiet eines zweiten Leitfähigkeitstyps auf, das beabstandet zu dem Sourcegebiet und benachbart zu der Gateelektrode angeordnet ist und das elektrisch an einen Anschluss für ein Referenzpotential gekoppelt ist.
  • Ein zweites Ausführungsbeispiel betrifft eine integrierte Schaltung mit einem selbstsperrenden Transistor der ein Driftgebiet und ein Driftsteuergebiet aufweist, das benachbart zu dem Driftgebiet angeordnet ist und durch ein Driftsteuergebietdielektrikum von dem Driftgebiet isoliert ist. Die integrierte Schaltung weist außerdem ein kapazitives Ladungsspeicherelement auf, das an das Driftsteuergebiet gekoppelt ist, und eine Ladeschaltung, die an das Ladungsspeicherelement gekoppelt ist. Die Ladeschaltung weist einen Depletion-Transistor mit einem Sourcegebiet und einem Draingebiet eines ersten Leitfähigkeitstyps, ein Kanalgebiet des ersten Leitfähigkeitstyps, das zwischen dem Sourcegebiet und dem Draingebiet angeordnet ist, und eine erste Gateelektrode, die benachbart zu dem Kanalgebiet angeordnet und durch ein Gatedielektrikum dielektrisch gegenüber dem Kanalgebiet isoliert ist, auf. Der Depletion-Transistor weist außerdem ein erstes Entladegebiet eines zweiten Leitfähigkeitstyps auf, das beabstandet zu dem Sourcegebiet und benachbart zu der Gateelektrode angeordnet ist und das elektrisch an einen Anschluss für ein Referenzpotential gekoppelt ist.
  • Beispiele der vorliegenden Erfindung werden nachfolgend anhand von Zeichnungen näher erläutert. Diese Zeichnungen dienen zur Erläuterung des Grundprinzips, so dass nur solche Aspekte dargestellt sind, die zum Verständnis des Grundprinzips notwendig sind. Die Zeichnungen sind nicht maßstabsgetreu. In den Zeichnungen bezeichnen, sofern nichts anderes angegeben ist, gleiche Bezugszeichen gleiche Merkmale mit gleicher Bedeutung.
  • 1 zeigt schematisch einen vertikalen Querschnitt durch einen Depletion-Transistor gemäß einem ersten Ausführungsbeispiel;
  • 2 zeigt schematisch einen vertikalen Querschnitt durch einen Depletion-Transistor gemäß einem zweiten Ausführungsbeispiel;
  • 3 veranschaulicht ein Schaltbild einer Ladeschaltung mit einem Depletion-Transistor und einem kapazitiven Ladungsspeicherelement;
  • 4 zeigt Zeitverläufe, die das Funktionsprinzip der Ladeschaltung gemäß 3 veranschaulichen;
  • 5 zeigt schematisch einen vertikalen Querschnitt durch einen Depletion-Transistor gemäß einem dritten Ausführungsbeispiel;
  • 6 veranschaulicht schematisch einen horizontalen Querschnitt durch einen Depletion-Transistor mit einer streifenförmigen Gateelektrode gemäß einem ersten Ausführungsbeispiel;
  • 7 veranschaulicht schematisch einen horizontalen Querschnitt durch einen Depletion-Transistor mit einer streifenförmigen Gateelektrode gemäß einem zweiten Ausführungsbeispiel;
  • 8 veranschaulicht schematisch einen horizontalen Querschnitt durch einen Depletion-Transistor mit einer streifenförmigen Gateelektrode gemäß einem dritten Ausführungsbeispiel;
  • 9 veranschaulicht einen horizontalen Querschnitt durch einen Depletion-Transistor mit einer ringförmigen Gateelektrode;
  • 10 veranschaulicht einen horizontalen Querschnitt durch einen Depletion-Transistor mit einer ringförmigen Gateelektrode gemäß einem weiteren Ausführungsbeispiel;
  • 11 veranschaulicht einen horizontalen Querschnitt durch einen Depletion-Transistor mit einer spiralförmigen Gateelektrode;
  • 12 veranschaulicht einen vertikalen Querschnitt durch einen Depletion-Transistor mit zwei Gateelektroden;
  • 13 veranschaulicht ein Schaltbild einer Ladeschaltung mit einem Depletion-Transistor und einem kapazitiven Ladungsspeicherelement gemäß einem weiteren Ausführungsbeispiel;
  • 14 veranschaulicht einen horizontalen Querschnitt durch einen Depletion-Transistor mit zwei Gateelektroden gemäß einem ersten Ausführungsbeispiel;
  • 15 veranschaulicht einen horizontalen Querschnitt durch einen Depletion-Transistor mit zwei Gateelektroden gemäß einem zweiten Ausführungsbeispiel;
  • 16 veranschaulicht einen horizontalen Querschnitt durch einen Depletion-Transistor mit drei Gateelektroden gemäß einem ersten Ausführungsbeispiel;
  • 17 veranschaulicht schematisch einen vertikalen Querschnitt durch eine integrierte Schaltung gemäß einem ersten Ausführungsbeispiel, die einen selbstsperrenden Transistor und eine Ladeschaltung mit einem Depletion-Transistor aufweist;
  • 18 veranschaulicht schematisch einen vertikalen Querschnitt durch eine integrierte Schaltung gemäß einem zweiten Ausführungsbeispiel, die einen selbstsperrenden Transistor und eine Ladeschaltung mit einem Depletion-Transistor aufweist;
  • 19 veranschaulicht schematisch einen vertikalen Querschnitt durch einen Depletion-Transistor gemäß einem weiteren Ausführungsbeispiel.
  • Die 1 und 2 veranschaulichen schematisch vertikale Querschnitte durch Depletion-Transistoren gemäß einem ersten Ausführungsbeispiel und einem zweiten Ausführungsbeispiel. Die Transistoren umfassen einen Halbleiterkörper 100 mit einer ersten Oberfläche 101 und einer zweiten Oberfläche 102. Die 1 und 2 veranschaulichen Querschnitte in einer vertikalen Schnittebene, die sich senkrecht zu den ersten und zweiten Oberflächen 101, 102 erstreckt.
  • Die Depletion-Transistoren umfassen ein Driftgebiet 11 eines ersten Leitfähigkeitstyps, das zwischen einem Sourcegebiet 12 und einem Draingebiet 13 des ersten Leitfähigkeitstyps angeordnet ist. Das Sourcegebiet 12 ist an einen Sourceanschluss S (in den 1 und 2 schematisch dargestellt) angeschlossen und das Draingebiet 13 ist an einen Drainanschluss D (in den 1 und 2 schematisch dargestellt) angeschlossen. Eine Gateelektrode 21 ist benachbart zu einem Abschnitt 14 des Driftgebiets 11 angeordnet und überlappt das Sourcegebiet wenigstens teilweise. Der Abschnitt 14 des Driftgebiets 11, der benachbart zu der Gateelektrode 21 angeordnet ist, wird nachfolgend als Kanalgebiet bezeichnet. Die Gateelektrode 21 ist gegenüber dem Halbleiterkörper 11 mittels eines Gatedielektrikums 22 dielektrisch isoliert und ist elektrisch an einen Gateanschluss G (in den 1 und 2 schematisch dargestellt) angeschlossen.
  • Die Depletion-Transistoren gemäß der 1 und 2 sind Trenchtransistoren (Grabentransistoren). Bei diesen Bauelementen ist die Gateelektrode 21 in einem Graben (Trench) angeordnet, der sich von der ersten Oberfläche 101 in den Halbleiterkörper 100 hineinerstreckt. Dies ist jedoch lediglich ein Beispiel. Das nachfolgend erläuterte Grundprinzip kann auch auf andere Arten von Transistoren angewendet werden, wie beispielsweise auf Transistoren mit einer planaren Gateelektrode.
  • Bei dem Ausführungsbeispiel gemäß 1 ist das Kanalgebiet 14 zwischen zwei Abschnitten der Gateelektrode 21 angeordnet, die in einer horizontalen Richtung des Halbleiterkörper 100 beabstandet zueinander angeordnet sind; die horizontale Richtung verläuft parallel zu den ersten und zweiten Oberflächen 101, 102. Das sourcegebiet 12 schließt sich an das Kanalgebiet 14 in der vertikalen Richtung des Halbleiterkörpers 100 an und ist ebenfalls zwischen den zwei Gateelektrodenabschnitten 21 angeordnet, zwischen denen das Kanalgebiet 14 angeordnet ist.
  • Das Kanalgebiet 14 und das Sourcegebiet 12 derart zu implementieren, dass sie zwischen zwei in horizontaler Richtung beabstandet zueinander angeordneten Abschnitten der Gateelektrode 21 angeordnet sind, ist lediglich ein Beispiel. Bezugnehmend auf 2 können das Kanalgebiet 14 und das Sourcegebiet 12 auch zwischen der Gateelektrode 21 und einer Dielektrikumsschicht oder Isolationsschicht 23 angeordnet sein, wobei die Gateelektrode 21 und die Dielektrikumsschicht 23 in horizontaler Richtung beabstandet zueinander angeordnet sind und wobei die Dielektrikumsschicht 23 – wie die Gateelektrode 21 und das Gatedielektrikum 22 – sich von der ersten Oberfläche 101 in einer vertikalen Richtung in den Halbleiterkörper 100 hineinerstreckt.
  • Bezugnehmend auf die 1 und 2 umfasst der Depletion-Transistor außerdem ein Entladegebiet 31 eines zweiten Leitfähigkeitstyps, das komplementär zu dem ersten Leitfähigkeitstyp ist. Bei dem in den 1 und 2 dargestellten Ausführungsbeispiel ist das erste Entladegebiet 31 elektrisch an einen Anschluss REF1 für ein Referenzpotential gekoppelt.
  • Außerdem ist bei dem in den 1 und 2 dargestellten Ausführungsbeispiel das erste Entladegebiet 31 beabstandet zu dem Sourcegebiet 12 angeordnet und ist benachbart zu der Gateelektrode 21 bzw. dem Gatedielektrikum 22 angeordnet. Bei dem Ausführungsbeispiel gemäß der 1 und 2 ist das Entladegebiet 31 unmittelbar unterhalb der ersten Oberfläche 101 angeordnet und ist von dem Sourcegebiet 12 und dem Kanalgebiet 14 durch die Gateelektrode 21 und das Gatedielektrikum 22 bzw. durch die Dielektrikumsschicht 23 getrennt.
  • Das Funktionsprinzip des Depletion-Transistors gemäß der 1 und 2 wird nachfolgend erläutert. Zu Zwecken der Erläuterung sei angenommen, dass der Transistor ein n-leitender Transistor ist, bei dem die Drift-, Source- und Draingebiete 11, 12, 13 n-dotierte Halbleitergebiete sind, während das Entladegebiet 31 ein p-dotiertes Gebiet ist. Das nachfolgend erläuterte Prinzip ist jedoch auch auf p-leitende Transistoren anwendbar, bei denen die Drift-, Source- und Draingebiete p-dotierte Gebiete sind und das Entladegebiet 31 ein n-dotiertes Gebiet ist.
  • Das Bauelement befindet sich in seinem Ein-Zustand (leitenden Zustand, wenn eine positive Spannung zwischen den Drain- und Sourceanschlüsse D, S anliegt und wenn ein leitender Kanal in dem Kanalgebiet 14 zwischen dem Sourcegebiet 12 und dem Driftgebiet 11 vorhanden ist. Der leitende Kanal in dem Kanalgebiet 14 wird durch die Gateelektrode 21 oder, genauer, durch das elektrische Potential der Gateelektrode 21 gesteuert. Wenn bei einem n-leitenden Transistor das elektrische Potential der Gateelektrode 21 negativ ist bezogen auf das elektrische Potential des Sourcegebiets 12 und des Kanalgebiets 14, verarmt das Kanalgebiet 14 an Ladungsträgern entlang des Gatedielektrikums 22 in dem Kanalgebiet 14. Dieses Verarmungsgebiet (Depletion-Gebiet) dehnt sich mit zunehmender Differenz zwischen den elektrischen Potentialen der Gateelektrode 21 und des Kanalgebiets 14 weiter aus, wobei ein leitender Kanal in dem Kanalgebiet 14 abgeschnürt wird, wenn das Verarmungsgebiet bei dem Bauelement gemäß 1 von einem Gateelektrodenabschnitt 21 zu dem anderen Gateelektrodenabschnitt 21 reicht oder bei einem Bauelement gemäß 2 von der Gateelektrode 21 bis an die Isolationsschicht 23 reicht.
  • Bei dem in 2 dargestellten Ausführungsbeispiel weist die Isolationsschicht 23 in vertikaler Richtung des Halbleiterkörpers 100 dieselben Abmessungen wie die Gateelektrodenstruktur mit der Gateelektrode 21 und dem Gatedielektrikum 22 auf. Dies ist jedoch lediglich ein Beispiel. Die Gateelektrodenstruktur kann sich auch tiefer in den Halbleiterkörper 100 hinein erstrecken als die Isolationsschicht 23, oder die Isolationsschicht 23 kann sich tiefer in den Halbleiterkörper 100 hinein erstrecken als die Gateelektrodenstruktur und könnte sich sogar bis an die zweite Oberfläche 102 erstrecken.
  • Das Bauelement befindet sich in seinem Aus-Zustand (sperrenden Zustand), wenn der leitende Kanal in dem Kanalgebiet 14 abgeschnürt ist. Der Wert der Gate-Source-Spannung VGS – also der Spannung zwischen den Gate- und Sourceanschlüssen G, S – bei welcher der Kanal abgeschnürt wird, wird nachfolgend als Abschnürspannung (Pinch-Off-Spannung) des Transistors bezeichnet. Bei einem n-leitenden Transistor ist diese Spannung eine negative Spannung. Der Absolutwert dieser Spannung ist beispielsweise abhängig von der Dotierungskonzentration des Kanalgebiets 14 und dem Abstand zwischen den zwei benachbarten Abschnitten 21 der Gateelektrode oder dem Abstand zwischen der Gateelektrode 21 und der Isolationsschicht 23.
  • Die Dotierungskonzentration des Kanalgebiets liegt beispielsweise im Bereich zwischen 8·1013 cm–3 und 1017 cm–3 oder sogar 1018 cm–3. die Dotierungskonzentration des Draingebiets 13 liegt beispielsweise im Bereich zwischen 1019 cm–3 und 1020 cm–3, die Dotierungskonzentration des Entladegebiets 31 liegt beispielsweise im Bereich zwischen 1016 cm–3 und 1020 cm–3.
  • Das Kanalgebiet 14 kann ein Teil des Driftgebiets 11 sein und weist in diesem Fall dieselbe Dotierungskonzentration wie das Driftgebiet 11 auf. Allerdings kann die Dotierungskonzentration des Kanalgebiets 14 sich auch von der Dotierungskonzentration des Driftgebiets 11 unterscheiden. Die Dotierungskonzentration des Kanalgebiets 14 ist ein möglicher Parameter zum Einstellen der Abschnürspannung, wobei die Dotierungskonzentration des Kanalgebiets 14 höher oder niedriger sein kann als die Dotierungskonzentration des Driftgebiets 11.
  • Die Dotierungskonzentration des Kanalgebiets 14 kann auf verschiedene Weise eingestellt werden: Gemäß einem Ausführungsbeispiel wird die Dotierungskonzentration des Kanalgebiets 14 durch einen Epitaxieprozess eingestellt. Bei diesem Prozess wird zunächst wenigstens eine erste Epitaxieschicht auf einem Halbleitersubstrat hergestellt, wobei das Substrat das Draingebiet 13 bildet, und die wenigstens eine erste Epitaxieschicht das Driftgebiet 11 bildet. Die Dotierungskonzentration der wenigstens einen Epitaxieschicht kann während des epitaktischen Abscheideprozesses eingestellt werden. Außerdem wird wenigstens eine zweite Epitaxieschicht auf der wenigstens einen ersten Epitaxieschicht hergestellt, wobei Teile der wenigstens einen zweiten Schicht das Kanalgebiet 14 bilden. Die Dotierungskonzentration der wenigstens einen zweiten Epitaxieschicht kann während des epitaktischen Abscheideprozesses eingestellt werden. Das Sourcegebiet 12 und das Entladegebiet 31 werden dann in der wenigstens einen zweiten Epitaxieschicht hergestellt, und die Gateelektrode 21 und die optionale Isolationsschicht 23 werden in der wenigstens einen zweiten Epitaxieschicht hergestellt. Die Gateelektrode 21 kann so hergestellt werden, dass sie sich bis hinunter in das Driftgebiet 11 erstreckt, oder kann auch so hergestellt werden, dass sie vollständig in dem Kanalgebiet 14 angeordnet ist, das eine andere Dotierungskonzentration als das Driftgebiet 11 aufweisen kann.
  • Gemäß einem weiteren Ausführungsbeispiel kann ein Kanalgebiet 14 mit einer anderen Dotierungskonzentration als das Driftgebiet 11 hergestellt werden durch: Bereitstellen einer einheitlich dotierten Epitaxieschicht, die eine Dotierungskonzentration aufweist, die der Dotierungskonzentration des Driftgebiets 11 entspricht; und Implantieren und/oder Diffundieren von Dotierstoffatomen in solche Gebiete, in denen das Kanalgebiet 14 hergestellt werden soll.
  • Ein weiterer Parameter zum Einstellen der Abschnürspannung des Transistors ist der Materialtyp des Materials der Gateelektrode 21. Diese Gateelektrode umfasst beispielsweise ein p-dotiertes oder ein n-dotiertes polykristallines Halbleitermaterial, wie beispielsweise Polysilizium.
  • Die Breite des Kanalgebiets 14, d. h. der laterale Abstand zwischen zwei benachbarten Abschnitten 21 der Gateelektrode (vgl. 1) oder zwischen der Gateelektrode 21 und dem Isolationsgebiet 23 (vgl. 2) ist beispielsweise abhängig von der Dotierungskonzentration des Kanalgebiets 14 und/oder des Driftgebiets 11 eingestellt. Allgemein ist die Breite des Kanalgebiets 14 umso geringer, je höher die Dotierungskonzentration ist. Die Breite des Kanalgebiets 14 liegt beispielsweise im Bereich zwischen 5 μm und 10 μm (5·10–6 m bis 10·10–6m), kann jedoch auch geringer sein als 1 μm (10–6 m). Bei hohen Dotierungskonzentrationen (von beispielsweise etwa 1016 cm–3) oder sogar niedriger als 0,1 μm (0,1·10–6 m) bei noch höheren Dotierungskonzentrationen (von beispielsweise zwischen 1017 cm–3 und 1018 cm–3).
  • Es ist allgemein bekannt, dass ein Depletion-Transistor ein unipolarer Transistor ist, wobei die Majoritätsladungsträger in einem n-leitenden Transistor Elektronen sind und in einem p-leitenden Transistor Löcher sind. Wenn das Bauelement in Betrieb ist und insbesondere, wenn sich das Bauelement in seinem Aus-Zustand befindet, können Minoritätsladungsträger erzeugt werden, beispielsweise durch thermische Ladungsträgergeneration. Bei einem n-leitenden Transistor sind die Minoritätsladungsträger Löcher, bei einem p-leitenden Transistor Elektronen. Diese Minoritätsladungslöcher können sich in dem Kanalgebiet 14 entlang des Gatedielektrikums 22 anhäufen und können die Abschnürspannung des Transistors wesentlich beeinflussen. Im schlimmsten Fall verhindern bei einem herkömmlichen Depletion-Transistor Minoritätsladungsträger, die sich entlang des Gatedielektrikums anhäufen oder akkumulieren, dass der Transistor werden kann.
  • Bei den Depletion-Transistoren gemäß der 1 und 2 hilft das Entladegebiet 31 die Akkumulation von Minoritätsladungsträgern entlang des Gatedielektrikums 22 zu verhindern oder wenigstens zu reduzieren. Wenn der Transistor im Betrieb ist, wird ein Referenzpotential VREF1 an den Referenzanschluss REF1 angelegt, wobei diese Referenzpotential VREF1 dem Gatepotential entspricht oder bei einem n-leitenden Transistor negativer sein kann als das Gatepotential bzw. bei einem p-leitenden Transistor positiver sein kann als das Gatepotential.
  • Das Entladegebiet 31 ermöglicht es Minoritätsladungsträgern, d. h. p-Ladungsträgern oder Löchern bei einem n-leitenden Depletion-Transistor an den Referenzanschluss REF1 abzufließen, so dass eine Akkumulation von p-Ladungsträgern entlang des Gatedielektrikums 22 in dem Kanalgebiet 14 verhindert wird. Allerdings ist das Entladegebiet 31 nicht direkt an das Kanalgebiet 14 angeschlossen, sondern ist an das Kanalgebiet 14 über Abschnitte des Driftgebiets 11 angeschlossen. Hierdurch ist ein elektrischer Widerstand zwischen dem Entladegebiet 31 und dem Kanalgebiet 14 vorhanden, so dass im Betrieb des Bauelements das Kanalgebiet 14 ein höheres Potential annehmen kann als das Referenzpotential VREF1.
  • 3 veranschaulicht schematisch die Verwendung eines Depletion-Transistors gemäß der 1 und 2 in einer Ladeschaltung, die dazu ausgebildet ist, ein kapazitives Ladungsspeicherelement C, wie beispielsweise einen Kondensator, zu laden. In dem Schaltbild gemäß 3 bezeichnet das Bezugszeichen T den Depletion-Transistor, der in 3 durch sein Schaltsymbol dargestellt ist. Zu Zwecken der Erläuterung sei angenommen, dass der Referenzanschluss REF1 des Depletion-Transistors T an dessen Gateanschluss G angeschlossen ist.
  • In der Ladeschaltung gemäß 3 ist die Drain-Source-Strecke des Transistors T in Reihe zu dem Ladungsspeicherelement C geschaltet, wobei die Reihenschaltung zwischen Anschlüsse für ein positives Versorgungspotential V+ und ein negatives Versorgungspotential GND, wie beispielsweise Masse, geschaltet ist. Zu Zwecken der Erläuterung sei angenommen, dass der Transistor T ein n-leitender Transistor ist. Dieser Transistor ist zwischen die Anschlüsse des positiven Versorgungspotentials V+ und das Ladungsspeicherelement C geschaltet.
  • Das Funktionsprinzip der Ladeschaltung gemäß 3 ist schematisch in 4 dargestellt. 4 zeigt Zeitverläufe einer Spannung Vc über dem kapazitiven Ladungsspeicherelement und der positiven Versorgungsspannung V+. In 4 ist t0 ein Zeitpunkt, zu dem die Versorgungsspannung V+ eingeschaltet wird. Zu Zwecken der Erläuterung sei angenommen, dass der Gateanschluss G des Depletion-Transistors T an das negative Versorgungspotential GND angeschlossen ist. Zum Zeitpunkt t0 ist das Ladungsspeicherelement C vollständig entladen, so dass die Gate-Source-Spannung VGS des Transistors Null ist; der Transistor T ist dadurch eingeschaltet. Beginnend mit dem Zeitpunkt t0 wird das Ladungsspeicherelement C geladen, was zu einem Anstieg der Spannung Vc über dem Ladungsspeicherelement C führt. Um die Darstellung zu vereinfachen ist in 4 ein linearer Anstieg der Spannung Vc gezeigt, wenngleich die Spannung Vc über dem kapazitiven Speicherelement C sich ihrem Grenzwert üblicherweise auf einer exponentiellen Kurve nähert.
  • Der Absolutwert der Spannung Vc über dem Ladungsspeicherelement C entspricht dem Absolutwert der Gate-Source-Spannung VGS, wobei die Gate-Source-Spannung VGS immer negativer wird, wenn die Spannung Vc über dem Ladungsspeicherelement C ansteigt. Der Ladeprozess des Ladungsspeicherelements C endet, wenn der Transistor T ausgeschaltet wird, d. h. wenn der leitende Kanal in dem Kanalgebiet 14 (vgl. 1 und 2) abgeschnürt wird. Dies ist in 4 zum Zeitpunkt t1 dargestellt, bei dem der Absolutwert der Spannung Vc über dem Ladungsspeicherelement C dem Absolutwert der Abschnürspannung des Transistors T entspricht. Der Transistor T begrenzt dadurch den Ladeprozess des Ladungsspeicherelements C oder begrenzt die Spannung über dem Ladungsspeicherelement C. Bei dem in den 3 und 4 dargestellten Ausführungsbeispiel entspricht die Spannung, auf welche das Ladungsspeicherelement C aufgeladen wird, der Abschnürspannung des Transistors. Dies ist jedoch lediglich ein Beispiel. Durch geeignetes Auswählen des elektrischen Potentials an dem Gateanschluss G können auch andere Spannungswerte bzw. Spannungsgrenzen eingestellt werden. Gemäß einem weiteren Ausführungsbeispiel (nicht dargestellt) ist ein Spannungsteiler parallel zu dem kapazitiven Ladungsspeicherelement C geschaltet und der Gateanschluss G ist an einen Abgriffspunkt des Spannungsteilers angeschlossen. In diesem Fall kann das Ladungsspeicherelement C bis auf einen Spannungswert aufgeladen werden, der größer ist als die abgegriffene Spannung des Transistors T.
  • Bei den Depletion-Transistoren gemäß der 1 und 2 ist das Entladegebiet 31 an das Kanalgebiet 14 über Abschnitte des Driftgebiets 11 angeschlossen, die unterhalb der Gateelektrode 21 angeordnet sind, und über Abschnitte, die zwischen dem Entladegebiet 31 und einem unteren Ende der Gateelektrode angeordnet sind. Das untere Ende der Gateelektrode 31 ist hierbei dasjenige Ende, das beabstandet zu der ersten Oberfläche 101 des Halbleiterkörpers 100 angeordnet ist.
  • 5 veranschaulicht einen vertikalen Querschnitt eines Depletion-Transistors gemäß einem weiteren Ausführungsbeispiel. Bei diesem Transistor, der auf dem Ausführungsbeispiel gemäß 1 basiert, wird ein Fließen der Minoritätsladungsträger von dem Kanalgebiet 14 zu dem Entladegebiet 31 durch wenigstens ein dotiertes Gebiet 32 des zweiten Leitfähigkeitstyps verbessert, das unterhalb der Abschnitte 21 der Gateelektrode angeordnet ist. Dieses Halbleitergebiet 32 des zweiten Leitfähigkeitstyps verbessert das Fließen der Minoritätsladungsträger in dem Gebiet unterhalb der Abschnitte der Gateelektrode 21 und hilft dadurch, die Effizienz des Entladegebiets 31 zu verbessern.
  • Gemäß einem Ausführungsbeispiel (in gestrichelten Linien dargestellt) schließt sich das dotierte Gebiet 32 des zweiten Leitfähigkeitstyps an das Entladegebiet 31 an. Hierzu kann sich das Entladegebiet 31 bis hinunter an das Gebiet 32 erstrecken, das Gebiet 32 unterhalb des Entladegebiets 31 kann sich bis hinauf zu dem Entladegebiet 31 erstrecken oder ein Verbindungsgebiet des zweiten Leitfähigkeitstyps kann zwischen dem Entladegebiet 31 und dem Gebiet 32 angeordnet sein. Ein dem dotierten Gebiet 32 entsprechendes dotiertes Gebiet könnte auch in dem Depletion-Transistor gemäß 2 angeordnet sein. In diesem Fall kann ein zweites dotiertes Gebiet 32 unterhalb der Gateelektrode 21 und/oder unterhalb des Isolationsgebiets 23 vorgesehen sein.
  • Die Gateelektrode 21 kann eine aus einer Vielzahl von unterschiedlichen Geometrien besitzen. Außerdem können das Sourcegebiet 12 und das Entladegebiet 13, die beabstandet zueinander angeordnet sind, auf unterschiedlichste Weise angeordnet sein, d. h. die Anordnung dieser Gebiete 12, 13 relativ zueinander ist nicht auf die Anordnung gemäß der 1 und 2 beschränkt. Einige Ausführungsbeispiele, die dazu dienen, einige der Vielzahl von unterschiedlichen Gateelektrodengeometrien und der Vielzahl von unterschiedlichen Möglichkeiten zur Implementierung des Sourcegebiets 12 und des Entladegebiets 31 zu veranschaulichen, werden unter Bezugnahme auf die 6 bis 11 erläutert. Diese Figuren veranschaulichen horizontale Querschnitte in einer horizontalen Schnittebene A-A, die im Bereich der Gateelektrode 21, des Sourcegebiets 12 und des Entladegebiets 31 durch den Transistor verläuft. Die Position dieser Schnittebene ist in 1 veranschaulicht.
  • 6 veranschaulicht ein Ausführungsbeispiel eines Depletion-Transistors, bei dem die Gateelektrode 21 zwei streifenförmige Gateelektrodenabschnitte aufweist, die beabstandet zueinander angeordnet sind und die im Wesentlichen parallel zueinander verlaufen. Das Sourcegebiet 12 und das Kanalgebiet 14 (in 6 nicht dargestellt) das unterhalb des Sourcegebiets 12 angeordnet ist, sind zwischen den zwei Gateelektrodenabschnitten angeordnet. Das Entladegebiet 31 umfasst zwei Abschnitte, wobei jeder dieser zwei Abschnitte sich entlang der Gateelektrodenabschnitte erstreckt. Die Abschnitte des Entladegebiets 31 sind von dem Sourcegebiet 12 durch die Gateelektrodenabschnitte 21 und das Gatedielektrikum 22 getrennt.
  • 7 veranschaulicht ein Ausführungsbeispiel, das eine Modifikation des Ausführungsbeispiels gemäß 6 ist. Bei dem Ausführungsbeispiel gemäß 7 sind die Abschnitte des Entladegebiets 31 kleiner als in 6 und erstrecken sich nicht entlang der gesamten Länge der Gateelektrodenabschnitte 21. Diese Abschnitte 31 des Entladegebiets können in Längsrichtung der Gateelektrode 21 versetzt zueinander angeordnet sein (wie in 7 dargestellt ist), können jedoch auch an derselben Position der Gateelektrodenabschnitte 21 in Längsrichtung angeordnet sein (nicht dargestellt).
  • 8 veranschaulicht eine weitere Modifikation des Depletion-Transistors gemäß 6. Bei dem Transistor gemäß 8 sind das Sourcegebiet 12 und das Entladegebiet 31 beide zwischen den Gateelektrodenabschnitten 21 angeordnet, wobei das Sourcegebiet 12 und das Entladegebiet 31 in Längsrichtung der streifenförmigen Gateelektrodenabschnitte 21 beabstandet zueinander angeordnet sind und wobei ein Abschnitt des Kanalgebiets 14 zwischen dem Sourcegebiet 12 und dem Entladegebiet 31 angeordnet ist.
  • Die 6 bis 8 zeigen horizontale Querschnitte von Ausführungsbeispielen von Depletion-Transistoren, die vertikale Strukturen gemäß einer der 1 und 5 aufweisen, d. h. Strukturen mit zwei benachbarten Abschnitten einer Gateelektrode 21 anschließend an das Kanalgebiet 14. Allerdings können die in den 6 bis 8 dargestellten Implementierungen auch auf einen Depletion-Transistor gemäß 2 angewendet werden, der eine Gateelektrode 21 und eine Isolationsschicht 23 anschließend an das Kanalgebiet 14 aufweist. In diesem Fall ist bei den Strukturen gemäß der 6 bis 8 einer der Gateelektrodenabschnitte 21 (und das entsprechende Gatedielektrikum 22) durch die Isolationsschicht 23 zu ersetzen.
  • 9 veranschaulicht einen Depletion-Transistor mit einer ringförmigen Gateelektrode 21. Bei diesem Ausführungsbeispiel sind das Sourcegebiet 12 und das Entladegebiet 31 beide innerhalb eines Rings angeordnet, der durch die ringförmige Gateelektrode 21 definiert ist, und sind beabstandet zueinander angeordnet. Ein Abschnitt des Kanalgebiets 14 ist zwischen dem Sourcegebiet 12 und dem Entladegebiet 31 angeordnet und trennt diese Halbleitergebiete 12, 31 voneinander. Bei dem Ausführungsbeispiel gemäß 9 weist die Gateelektrode 21 die Geometrie eines rechteckförmigen Rings auf. Allerdings kann auch eine beliebige andere Ringgeometrie, wie beispielsweise die Geometrie eines kreisförmigen Rings, eines elliptischen Rings, usw., verwendet werden.
  • Bei dem Ausführungsbeispiel gemäß 9 sind das Sourcegebiet 14 und das Entladegebiet 31 in der horizontalen Ebene in einem Halbleitergebiet angeordnet, das vollständig durch die ringförmige Gateelektrode 21 und das zugehörige Gatedielektrikum 22 umgeben ist. Daher ist das Halbleitergebiet innerhalb der Gateelektrode 21 in horizontaler Richtung von anderen Halbleitergebieten durch eine Dielektrikumsschicht, nämlich durch das Gatedielektrikum 22 getrennt. Bei dem Ausführungsbeispiel gemäß 8 kann eine ringförmige Dielektrikumsstruktur, die das Halbleitergebiet mit dem Sourcegebiet und dem Entladegebiet 31 umgibt, erzeugt werden durch zusätzliches Bereitstellen von zwei Dielektrikumsschichten 23 (in gestrichelten Linien dargestellt), die sich zwischen den zwei Gateelektrodenstrukturen 21, 22 erstrecken.
  • 10 zeigt einen Depletion-Transistor, bei dem die Gateelektrode 21 eine ringförmige Geometrie mit einem Spalt 24 besitzt. Das Sourcegebiet 12 ist innerhalb des durch die ringförmige Gateelektrode 21 definierten Rings angeordnet, und das Entladegebiet 31 ist außerhalb des Rings angeordnet, jedoch entlang der Seite der ringförmigen Gateelektrode 21, an der die Gateelektrode den Spalt 24 aufweist. Das Sourcegebiet 12 ist von dem Entladegebiet 31 durch Abschnitte des Kanalgebiets 14 getrennt, wobei bei dem Ausführungsbeispiel gemäß 10 das Sourcegebiet 12 an dem Ende des Halbleitergebiets innerhalb der Gateelektrode 21 angeordnet ist, die dem Spalt 24 gegenüber liegt.
  • 11 veranschaulicht ein weiteres Ausführungsbeispiel, das sich von dem Ausführungsbeispiel gemäß 10 dadurch unterscheidet, dass die Gateelektrode 21 eine spiralförmige Geometrie mit einem Spalt 24 aufweist. Das Sourcegebiet 12 ist innerhalb des Rings angeordnet, der durch die spiralförmige Gateelektrode 21 definiert ist, und das Entladegebiet 31 ist außerhalb des Rings angeordnet, jedoch entlang der Seite der spiralförmigen Gateelektrode 21, an der die Gateelektrode 24 den Spalt aufweist. Das Sourcegebiet 12 ist von dem Entladegebiet 31 durch Abschnitte des Kanalgebiets 14 getrennt, wobei bei die Ausführungsbeispiel gemäß 11 das Sourcegebiet 12 an dem Ende des Halbleitergebiets innerhalb der Gateelektrode 21 angeordnet ist, das dem Spalt 24 gegenüber liegt.
  • 12 veranschaulicht einen vertikalen Querschnitt durch einen Depletion-Transistor gemäß einem weiteren Ausführungsbeispiel. Dieser Transistor umfasst zwei Gateelektroden 211, 212, die in einer horizontalen Richtung des Halbleiterkörpers 100 beabstandet zueinander angeordnet sind und die durch Gatedielektrika 221, 222 dielektrisch gegenüber dem Halbleiterkörper 100 isoliert sind. Das Sourcegebiet 12 und das Kanalgebiet 14 sind zwischen den zwei Gateelektroden 211, 212 angeordnet, wobei sich diese Gateelektroden 211, 212 in einer vertikalen Richtung des Halbleiterkörpers 100 erstrecken. Optional sind Halbleitergebiete 32 des zweiten Leitungsfähigkeitstyps unterhalb der ersten und zweiten Gateelektroden 211, 212 in dem Halbleiterkörper 100 angeordnet. Bei diesem Bauelement entspricht die erste Gateelektrode 211 der Gateelektrode 21 des in den 1 bis 11 dargestellten Bauelements und ist an einen ersten Gateanschluss G1 (schematisch dargestellt) angeschlossen. Die zweite Gateelektrode 212 ist an einen zweiten Gateanschluss G2 angeschlossen. Der Transistor weist außerdem wenigstens ein Entladegebiet 311, 312 auf, das beabstandet zu dem Sourcegebiet 12 angeordnet ist. Bei dem in 12 dargestellten Ausführungsbeispiel ist das Entladegebiet 311, 312 benachbart zu der ersten Oberfläche 101 angeordnet und ist von dem Sourcegebiet 12 durch eine der ersten und zweiten Gateelektroden 211, 212 getrennt. Optional weist das Entladegebiet zwei Abschnitte 311, 312 auf, nämlich einen ersten Abschnitt 311, der benachbart zu der ersten Gateelektrode 211 angeordnet ist, und einen zweiten Abschnitt 312, der benachbart zu der zweiten Gateelektrode 212 angeordnet ist. Das Entladegebiet 311, 312 ist an einen Anschluss REF1 für ein Referenzpotential angeschlossen.
  • Gemäß einem Ausführungsbeispiel ist der Anschluss REF1 für das Referenzpotential an eine der ersten und zweiten Gateelektroden G1, G2 angeschlossen. Bei einem n-leitenden Transistor ist das Entladegebiet 311, 312 beispielsweise an denjenigen Anschluss der ersten und zweiten Gateanschlüsse G1, G2 angeschlossen, der das niedrigere elektrische Potential besitzt, wenn der Transistor in Betrieb ist. Wenn ein solcher Depletion-Transistor in einer Schaltung eingesetzt wird, in der elektrische Potentiale vorhanden sind, die niedriger sind als die Gatepotentiale G1, G2, kann das Entladegebiet 311, 312 auch an einen Anschluss für ein solches niedrigeres Potential angeschlossen werden. Wie die anhand der 1 bis 11 erläuterten Transistoren kann auch der Transistor gemäß 12 in einer Ladeschaltung mit einem kapazitiven Ladungsspeicherelement eingesetzt werden.
  • 13 veranschaulicht die Verwendung des Transistors gemäß 12 in der anhand von 3 erläuterten Ladeschaltung. Bei dieser Ladeschaltung ist der erste Gateanschluss G1 wie der Gateanschluss G des Transistors gemäß 3 verschaltet. Der Anschluss REF1 für das Referenzpotential (in 13 nicht dargestellt) ist beispielsweise an den ersten Gateanschluss G1 angeschlossen, könnte jedoch auch an den zweiten Gateanschluss G2 angeschlossen werden. Bei dem Transistor gemäß 12 dient die zweite Gateelektrode G2 dazu, die Abschnürspannung des Depletion-Transistors einzustellen. Das elektrische Potential, das an den zweiten Gateanschluss G2 angelegt wird, kann negativ sein bezogen auf das elektrische Potential an dem ersten Gateanschluss G1, kann jedoch auch positiv sein bezogen auf das elektrische Potential an dem ersten Gateanschluss G1.
  • Simulationen unter Verwendung eines Ausführungsbeispiels eines n-leitenden Transistors haben gezeigt, dass die Abschnürspannung des Depletion-Transistors zwischen etwa –6 V und –16 V, jeweils bezogen auf das Sourcepotential, variiert werden kann, wenn das elektrische Potential an dem zweiten Gateanschluss G2 zwischen –10 V und 10 V relativ zu dem Sourcepotential variiert. Diese Simulationen wurden für einen Depletion-Transistor erhalten, der eine Dotierungskonzentration des Kanalgebiets 14 von 1·1014 cm–3 und eine Breite des Kanals von 6 μm aufwies.
  • Das Funktionsprinzip eines Depletion-Transistors mit einer ersten Gateelektrode 211 und einer zweiten Gateelektrode 212, wobei die zweite Gateelektrode 212 ein festes Potential aufweist, wird nun erläutert. Das elektrische Potential, das an den zweiten Gateanschluss G2 bzw. die zweite Gateelektrode 212 angelegt wird, beeinflusst das elektrische Feld in dem Kanalgebiet entlang der zweiten Gateelektrode 212. Bei einem n-leitenden Transistor bewirkt ein negatives Potential der zweiten Gateelektrode 212 ein Verarmungsgebiet in dem Kanalgebiet 14 entlang der zweiten Gateelektrode 21, wobei dieses Verarmungsgebiet sich mit zunehmendem negativem elektrischem Potential der zweiten Gateelektrode 212 weiter in Richtung der ersten Gateelektrode 211 ausbreitet. Ein leitender Kanal wird abgeschnürt, wenn das Verarmungsgebiet, das durch das an der zweiten Gateelektrode 212 anliegende Potential verursacht wird, und ein Verarmungsgebiet, das durch das an der ersten Gateelektrode 211 anliegende Potential verursacht wird, einander berühren. Der Absolutwert des elektrischen Potentials, das an die erste Gateelektrode 211 angelegt werden muss, um den Kanal abzuschnüren, sinkt daher, wenn der Absolutwert eines negativen elektrischen Potentials, das an der zweiten Gateelektrode 212 anliegt, zunimmt.
  • Bei einem n-leitenden Depletion-Transistor bewirkt ein positives Potential an der zweiten Gateelektrode 212 einen Akkumulationskanal entlang der zweiten Gateelektrode 212 in dem Kanalgebiet 14. Entsprechend ist ein negativeres elektrisches Potential an der ersten Gateelektrode 211 erforderlich, um den Kanal abzuschnüren. Daher nimmt der Absolutwert des elektrischen Potentials, das an die erste Gateelektrode 211 anzulegen ist, um den Kanal abzuschnüren, zu, wenn der Absolutwert eines positiven elektrischen Potentials, das an die zweite Gateelektrode 212 angelegt wird, zunimmt. Anstatt ein festes Potential an die zweite Gateelektrode 212 anzulegen und ein variables Potential an die erste Gateelektrode 211 anzulegen, ist es auch möglich, variierende Potentiale sowohl an die erste Gateelektrode 211, als auch die zweite Gateelektrode 212 anzulegen. In diesem Fall kann der Transistor abgeschnürt werden durch Anlegen der Abschnürspannung an eine der ersten und zweiten Gateanschlüsse G1, G2, wobei die Abschnürspannung abhängig ist von dem elektrischen Potential, das an die andere der ersten und zweiten Gateelektroden 211, 212 angelegt wird.
  • Wie in dem Depletion-Transistor mit einer Gateelektrode kann das Entladegebiet auf mehrere unterschiedliche Weisen relativ zu den ersten und zweiten Gateelektroden 211, 212 angeordnet werden. Verschiedene Ausführungsbeispiele werden nachfolgend anhand der 14 und 15 erläutert. Die 14 und 15 zeigen horizontale Querschnitte durch Ausführungsbeispiele des Depletion-Transistors in einer horizontalen Schnittebene B-B, die durch die ersten und zweiten Gateelektroden 211, 212, das Sourcegebiet 12 und das Entladegebiet 31 verläuft. Die Position dieser horizontalen Schnittebene B-B ist in 12 dargestellt. Bei jedem der zwei in den 14 und 15 dargestellten Ausführungsbeispiele weisen die ersten und zweiten Gateelektroden 211, 212 eine streifenförmige Geometrie auf. Das Sourcegebiet 12 ist zwischen den ersten und zweiten Gateelektroden 211, 212 angeordnet und schließt sich an die Gatedielektrika 221, 222 der Gateelektroden 211, 212 an. In dem Ausführungsbeispiel gemäß 14 ist das Entladegebiet 31 beabstandet zu dem Sourcegebiet 12 in einer Längsrichtung der ersten und zweiten Gateelektroden 211, 212 angeordnet. Bei diesem Ausführungsbeispiel ist das Entladegebiet 31 an longitudinalen Enden der ersten und zweiten Gateelektroden 211, 212 angeordnet und reicht von einer dieser Gateelektroden 211, 212 bis zu der anderen dieser Gateelektroden 211, 212.
  • Durch zusätzliches Bereitstellen von zwei Dielektrikumsschichten 23 (in gestrichelten Linien dargestellt), die sich zwischen den zwei Gateelektrodenstrukturen 21, 22 erstrecken, kann eine dielektrische Struktur hergestellt werden, die in der horizontalen Ebene das Halbleitergebiet mit dem Sourcegebiet 14 und dem Entladegebiet 31 umschließt.
  • Der Transistor gemäß 15 umfasst zwei Entladegebiete des zweiten Leitfähigkeitstyps, nämlich ein erstes Entladegebiet 311 das benachbart zu der ersten Gateelektrode 211 und dem ersten Gatedielektrikum 221 angeordnet ist, und ein zweites Entladegebiet 312, das benachbart zu der zweiten Gateelektrode 212 und dem zweiten Gatedielektrikum 222 angeordnet ist. Diese Entladegebiete 311, 312 sind beabstandet zu dem Sourcegebiet 12 in Längsrichtung der ersten und zweiten Gateelektroden 211, 212 angeordnet und sind beabstandet zueinander angeordnet. Die zwei Entladegebiete 311, 312 sind bei dem Ausführungsbeispiel gemäß 15 zwischen den ersten und zweiten Gateelektroden 211, 212 angeordnet. Dies ist jedoch lediglich ein Beispiel. Eines dieser Entladegebiete oder beide dieser Entladegebiete können auch außerhalb des Halbleitergebiets angeordnet sein, das durch die ersten und zweiten Gateelektroden 211, 212 definiert ist. Die Position der ersten und zweiten Entladegebiete 311, 312 ist für diesen Fall in 15 in gestrichelten Linien dargestellt. In diesem Fall sind die ersten und zweiten Entladegebiete 311, 312 durch die ersten und zweiten Gateelektroden 211, 212 und die ersten und zweiten Gatedielektrika 221, 222 von dem Sourcegebiet 12 getrennt. Die ersten und zweiten Entladegebiete 311, 312 weisen Anschlüsse (nicht dargestellt) auf zum Anschließen dieser Anschlüsse an Referenzpotentiale. Gemäß einem ersten Ausführungsbeispiel ist das erste Entladegebiet 311 elektrisch an die erste Gateelektrode 211 angeschlossen und das zweite Entladegebiet 312 ist elektrisch an die zweite Gateelektrode 212 angeschlossen.
  • 16 veranschaulicht einen horizontalen Querschnitt durch einen Depletion-Transistor gemäß einem weiteren Ausführungsbeispiel. Außer der ersten Gateelektrode 211 weist dieser Transistor zwei zusätzliche Gateelektroden 212, 213 auf, die dielektrisch gegenüber dem Halbleiterkörper 100 durch zweite und dritte Gatedielektrika 222, 223 isoliert sind. Die drei Gateelektroden 211, 212, 213 weisen eine streifenförmige Geometrie auf, wobei die erste Gateelektrode 211 zwischen den zweiten und dritten Gateelektroden 212, 213 angeordnet ist. Das Sourcegebiet 12 umfasst zwei Sourcegebietabschnitte, nämlich einen ersten Abschnitt, der zwischen der ersten und der zweiten Gateelektrode 211, 212 angeordnet ist, und einen zweiten Sourceabschnitt, der zwischen der ersten und der dritten Gateelektrode 211, 213 angeordnet ist.
  • Das Bauelement gemäß 16 umfasst drei Entladegebiete, die beabstandet zu dem Sourcegebiet 12 angeordnet sind: Ein erstes Entladegebiet 311, das benachbart zu der ersten Gateelektrode 211 und dem ersten Gatedielektrikum 221 angeordnet ist; ein zweites Entladegebiet 312, das benachbart zu der zweiten Gateelektrode 212 in dem zweiten Gatedielektrikum 222 angeordnet ist; und ein drittes Entladegebiet 313, das benachbart zu der dritten Gateelektrode 213 und dem dritten Gatedielektrikum 223 angeordnet ist. Bei dem in 16 dargestellten Ausführungsbeispiel weist das erste Entladegebiet 311 zwei Abschnitte auf, nämlich einen ersten Abschnitt, der zwischen den ersten und zweiten Gateelektroden 211, 212 angeordnet ist, und einen zweiten Abschnitt, der zwischen den ersten und dritten Gateelektroden 211, 213 angeordnet ist. Bei dem Ausführungsbeispiel gemäß 16 ist das zweite Entladegebiet 312 zwischen den ersten und zweiten Gateelektroden 211, 212 angeordnet und das dritte Entladegebiet 213 ist zwischen der ersten Gateelektrode 211 und der dritten Gateelektrode 213 angeordnet.
  • Der Depletion-Transistor gemäß Anspruch 16 umfasst zwei Depletion-Untertransistoren: Einen ersten Untertransistor, der die erste Gateelektrode 211, die zweite Gateelektrode 212 und ein erstes Kanalgebiet zwischen diesen zwei Gateelektroden 211, 212 aufweist, und einen zweiten Untertransistor, der die erste Gateelektrode 211, die dritte Gateelektrode 213 und ein zweites Kanalgebiet zwischen diesen zwei Gateelektroden 211, 213 aufweist. Die ersten und zweiten Untertransistoren werden durch die elektrischen Potentiale gesteuert, die an die zweiten und dritten Gateelektroden 212, 213 angelegt werden. Gemäß einem Ausführungsbeispiel weist die erste Gateelektrode 211 ein festes Potential auf, das – ähnlich dem elektrischen Potential der zweiten Gateelektrode der Transistoren gemäß der 14 und 15 – die elektrischen Potentiale beeinflusst, die an den zweiten und dritten Gateelektroden 212, 213 benötigt werden, um die ersten und zweiten Kanäle abzuschnüren. Der Transistor mit den zwei Untertransistoren wird abgeschnürt, wenn jeder der ersten und zweiten Kanäle abgeschnürt ist. Hierzu ist die Abschnürspannung an jede der ersten und zweiten Gateelektroden 212, 213 anzulegen.
  • 17 veranschaulicht einen vertikalen Querschnitt durch eine integrierte Schaltung, die einen Depletion-Transistor aufweist. Der Depletion-Transistor gemäß 17 entspricht dem Depletion-Transistor gemäß 2. Dies ist jedoch lediglich ein Beispiel. Anstelle des Depletion-Transistors gemäß 2 kann jeder beliebige andere Depletion-Transistor verwendet werden, der unter Bezugnahme auf die 1 bis 16 erläutert wurden, oder jeder andere beliebige Depletion-Transistor mit wenigstens einem Entladegebiet verwendet werden, in dem das zuvor erläuterte Grundprinzip Anwendung findet. Die integrierte Schaltung weist außerdem einen selbstsperrenden MOSFET mit einem Driftgebiet 41, einem Sourcegebiet 42, einem Draingebiet 43 und einem Bodygebiet 44 auf. Das Bodygebiet 44 ist zwischen dem Sourcegebiet 42 und dem Driftgebiet 41 angeordnet und ist komplementär zu dem Driftgebiet 41 und dem Sourcegebiet 42 dotiert. Das Sourcegebiet 42 und das Bodygebiet 44 sind durch eine Sourceelektrode 47 kontaktiert, die einen Sourceanschluss SE des selbstsperrenden MOSFET bildet. Das Draingebiet 43 grenzt an das Driftgebiet 41 an einer dem Bodygebiet 44 gegenüberliegenden Seite des Driftgebietes 41 an und ist durch eine Drainelektrode 48 kontaktiert, die einen Drainanschluss DE des selbstsperrenden MOSFET bildet.
  • Der in 17 dargestellte selbstsperrende MOSFET ist ein vertikaler MOSFET, d. h. ein MOSFET, bei dem die Source- und Draingebiete in einer vertikalen Richtung eines Halbleiterkörpers beabstandet zueinander angeordnet sind, oder bei dem ein Strom in einer vertikalen Richtung des Halbleiterkörpers 100 fließt, wenn sich der Transistor in einem Ein-Zustand befindet. Selbstverständlich könnte anstelle eines vertikalen Transistors jedoch auch ein lateraler Transistor verwendet werden.
  • Der selbstsperrende MOSFET weist außerdem eine Gateelektrode 45 auf, die benachbart zu dem Bodygebiet 44 angeordnet ist und die dielektrisch gegenüber dem Bodygebiet 44 (und den Drift- und Sourcegebieten 41, 42) durch ein Gatedielektrikum 46 isoliert ist. Bei dem in 17 dargestellten Ausführungsbeispiel ist die Gateelektrode eine Trenchelektrode, die in einem Graben (Trench) angeordnet ist, der sich in einer vertikalen Richtung eines Halbleiterkörpers 100, in dem Halbleitergebiete der integrierten Schaltung integriert sind, erstreckt. Die Verwendung einer Gateelektrode 45 mit einer Trenchgeometrie ist jedoch lediglich ein Beispiel. Ein beliebiges anderes Gateelektrodendesign, wie beispielsweise eine planare Gateelektrode, könnte ebenso verwendet werden.
  • Bei dem in 17 dargestellten Ausführungsbeispiel sind der selbstsperrende MOSFET und der Depletion-MOSFET in demselben Halbleiterkörper 100 integriert. Allerdings können diese zwei Transistoren auch in zwei unterschiedlichen Halbleiterkörpern integriert werden.
  • In 17 ist nur eine Transistorzelle des selbstsperrenden MOSFET dargestellt. Selbstverständlich kann der selbstsperrende MOSFET jedoch eine Vielzahl von Transistorzellen (in 17 in gestrichelten Linien dargestellt) aufweisen, die dadurch parallel geschaltet sind, dass deren Sourceelektroden miteinander verbunden sind, dass deren Drainelektroden miteinander verbunden sind und dass deren Gateelektroden miteinander verbunden sind.
  • Der selbstsperrende MOSFET kann als n-leitender MOSFET ausgebildet sein. In diesem Fall sind das Driftgebiet 41, das Sourcegebiet 42 und das Draingebiet 43 n-dotiert, während das Bodygebiet 44 p-dotiert ist. Der selbstsperrende MOSFET könnte auch als p-leitender MOSFET ausgebildet sein, wobei in diesem Fall das Driftgebiet 41, das Sourcegebiet 42 und das Draingebiet 43 p-dotiert sind, während das Bodygebiet 44 n-dotiert ist. Der selbstsperrende MOSFET weist außerdem ein Driftsteuergebiet 51 auf, das benachbart zu dem Driftgebiet 41 angeordnet ist und das gegenüber dem Driftgebiet 41 durch ein Driftsteuergebietdielektrikum 61 dielektrisch isoliert ist. Der Dotierungstyp des Driftsteuergebiets 51 entspricht beispielsweise dem Dotierungstyp des Driftgebiets 41. Allerdings können diese Halbleitergebiete auch komplementär zueinander dotiert sein. Das Driftsteuergebiet 51 umfasst zwei Anschlusszonen: Eine erste Anschlusszone 52, die komplementär zu dem Driftgebiet 51 dotiert ist, und eine zweite Anschlusszone 53, die vom selben Dotierungstyp wie das Driftgebiet 51 ist, die jedoch höher dotiert ist. Das Driftgebiet 51 ist über die zweite Anschlusszone 53 und ein Gleichrichterelement 73, wie beispielsweise eine Diode, an den Drainanschluss DE angeschlossen. Das Gleichrichterelement 43 ist derart vorgespannt, dass bei einem n-leitenden selbstsperrenden MOSFET das Driftsteuergebiet 51 ein elektrisches Potential annehmen kann, das höher ist als das elektrische Potential an dem Drainanschluss DE, d. h. derart, dass das Driftsteuergebiet nicht auf das elektrische Potential des Draingebiets 43 entladen werden kann. Über die erste Anschlusszone 52 ist das Driftsteuergebiet 51 an den Sourceanschluss S des Depletion-Transistors angeschlossen. Ein kapazitives Ladungsspeicherelement 71, wie beispielsweise ein Kondensator, ist zwischen diesen Sourceanschluss SE des selbstsperrenden MOSFET und die erste Anschlusszone 52 des Driftsteuergebiets 51 bzw. den Sourceanschluss S des Depletion-Transistors geschaltet. Optional ist eine Spannungsbegrenzungsschaltung 72 parallel zu dem kapazitiven Ladungsspeicherelement 71 geschaltet. Diese Spannungsbegrenzungsschaltung 72 dient als Schutzelement, das die Spannung über dem Ladungsspeicherelement 71 auf eine vorgegebene Durchbruchsspannung begrenzt, ab der die Spannungsbegrenzungsschaltung 72 einen Stromfluss parallel zu dem Ladungsspeicherelement 71 erlaubt. Die Spannungsbegrenzungsschaltung 72 kann eine Zenerdiode aufweisen oder kann eine Reihenschaltung mit zwei oder mehr Zenerdioden aufweisen, wenn hohe Durchbruchsspannungen benötigt werden.
  • Die integrierte Schaltung gemäß 17 weist drei externe Anschlüsse auf, nämlich den Gateanschluss GE des selbstsperrenden MOSFET, den Sourceanschluss SE des selbstsperrenden MOSFET und den Drainanschluss DE des selbstsperrenden MOSFET. Die integrierte Schaltung funktioniert von außen betrachtet wie ein herkömmlicher selbstsperrender MOSFET, der durch Anlegen einer geeigneten Ansteuerspannung zwischen dem Gateanschluss GE und dem Sourceanschluss SE ein- und ausgeschaltet werden kann. Wenn der selbstsperrende MOSFET ein n-leitender MOSFET ist, ist er eingeschaltet, wenn eine positive Spannung zwischen dem Drainanschluss DE und dem Sourceanschluss SE vorhanden ist und wenn eine positive Ansteuerspannung zwischen dem Gateanschluss GE und dem Sourceanschluss SE anliegt. Ein n-leitender MOSFET ist ausgeschaltet, wenn die Ansteuerspannung unterhalb einer Schwellenspannung (Einsatzspannung) liegt. Bei der integrierten Spannung gemäß 17 ist das Driftsteuergebiet 51 dazu ausgebildet, einen leitenden Kanal in dem Driftgebiet 41 entlang des Driftsteuergebietdielektrikums 61 zu erzeugen, wenn sich der MOSFET im Ein-Zustand befindet. Der leitende Kanal ist beispielsweise ein Akkumulationskanal. Das Funktionsprinzip der integrierten Schaltung wird nachfolgend erläutert. Zu Zwecken der Erläuterung sei angenommen, dass sowohl der selbstsperrende MOSFET, als auch der Depletion-MOSFET n-leitende MOSFETs sind. Allerdings gilt das nachfolgend erläuterte Funktionsprinzip in entsprechender Weise auch für p-leitende MOSFETs.
  • Wenn die integrierte Schaltung gemäß 17 in Betrieb ist, liegt eine positive Spannung zwischen dem Drainanschluss DE und dem Sourceanschluss SE an. Der Maximalwert dieser Spannung, der angelegt werden kann, ohne den selbstsperrenden MOSFET zu zerstören, ist abhängig von der Spannungsfestigkeit des MOSFET, wobei diese Spannungsfestigkeit abhängig ist von dem speziellen Design des MOSFETs und bis zu einige 100 V und mehr betragen kann. Wenn eine positive Spannung zwischen dem Drainanschluss DE und dem Sourceanschluss SE anliegt, liegt diese Spannung auch über der Reihenschaltung mit dem Depletion-Transistor und dem Ladungsspeicherelement 71 an, wobei diese Reihenschaltung zwischen den Drainanschluss DE und den Sourceanschluss SE geschaltet ist. Bei dem in 17 dargestellten Ausführungsbeispiel ist der Drainanschluss D des Depletion-Transistors an den Drainanschluss DE des selbstsperrenden Transistors über ein Gleichrichterelement 73 angeschlossen.
  • Alternativ ist der Drainanschluss D des Depletion-Transistors nicht an den Drainanschluss DE des selbstsperrenden MOSFET über ein Gleichrichterelement 73 angeschlossen, sondern über ein weiteres Gleichrichterelement 76 (in gestrichelten Linien dargestellt), das als Diode ausgebildet sein kann.
  • Gemäß einer weiteren Alternative ist der Drainanschluss D des Depletion-Transistors direkt an den Drainanschluss DE des selbstsperrenden Transistors angeschlossen und das weitere Gleichrichterelement 76 (dargestellt in gepunkteten Linien) ist zwischen den Sourceanschluss des Depletion-Transistors und das kapazitive Ladungsspeicherelement 71 geschaltet.
  • Bezugnehmend auf die Erläuterungen zu den 3 und 13 endet ein Laden des kapazitiven Ladungsspeicherelements 71 wenn der Depletion-Transistor abschnürt. Bei dem Ausführungsbeispiel gemäß 17, bei dem der Gateanschluss G des Depletion-Transistors an den Sourceanschluss SE des selbstsperrenden Transistors angeschlossen ist, entspricht die Spannung, auf welche das kapazitive Ladungsspeicherelement 71 aufgeladen wird, der Abschnürspannung des Depletion-Transistors. Diese Abschnürspannung kann über einen separaten Anschluss eingestellt werden, nämlich einen zweiten Gateanschluss, wenn anstelle des Depletion-Transistors gemäß 17 ein Depletion-Transistor mit zwei Gateelektroden verwendet wird, wie beispielsweise einer der Transistoren, der in den 12, 14 oder 15 dargestellt ist.
  • Wenn der selbstsperrende MOSFET durch Anlegen einer geeigneten Ansteuerspannung zwischen dem Gateanschluss GE und dem Sourceanschluss SE eingeschaltet ist, sinkt ein Spannungsabfall zwischen dem Drainanschluss DE und dem Sourceanschluss SE ab. Dies bewirkt, dass das Driftsteuergebiet 51 auf ein elektrisches Potential aufgeladen wird, das oberhalb des elektrischen Potentials des Driftgebiets 41 liegt, wobei die zum Aufladen des Driftsteuergebiets 51 benötigten Ladungsträger aus dem Ladungsspeicherelement 71 bereitgestellt werden. Das höhere Potential des Driftsteuergebiets 51 relativ zu dem Driftgebiet 41 führt zu einem Akkumulationskanal in dem Driftgebiet 41 entlang des Driftsteuergebietdielektrikums 61, wobei dieser Akkumulationskanal den Einschaltwiderstand (on-resistance) des selbstsperrenden MOSFET im Vergleich zu einem herkömmlichen selbstsperrenden MOSFET erheblich reduziert. In diesem Betriebszustand verhindert die Diode 73, dass das Driftsteuergebiet 51 in Richtung des Drainanschlusses DE entladen wird.
  • Die Differenz der elektrischen Potentiale zwischen dem Driftgebiet 41 und dem Driftsteuergebiet 51 ist hauptsächlich abhängig von der Spannung über dem Ladungsspeicherelement 71, wobei die Spannung im Wesentlichen abhängig ist von der Abschnürspannung des Depletion-Transistors. Wenn der selbstsperrende MOSFET ausgeschaltet wird und der Spannungsabfall zwischen dem Drainanschluss DE und dem Sourceanschluss SE ansteigt, fließen die Ladungsträger aus dem Driftsteuergebiet 651 zurück in das kapazitive Ladungsspeicherelement 71, wobei solche Ladungsträger, die während des Schaltprozesses ”verloren gingen” über den Depletion-Transistor durch Ladungsträger ersetzt werden.
  • Bei der integrierten Schaltung gemäß 17 wird das Ladungsspeicherelement aufgeladen, sobald eine Versorgungsspannung zwischen dem Sourceanschluss SE und dem Drainanschluss DE anliegt, so dass zu einem Zeitpunkt, zu dem der selbstsperrende MOSFET zum ersten Mal eingeschaltet wird, die elektrische Ladung, die in dem Driftsteuergebiet 51 dazu benötigt wird, einen leitenden Kanal in dem Driftgebiet 41 auszubilden, bereits vorhanden ist, nämlich in dem Ladungsspeicherelement 71.
  • Das Ladungsspeicherelement 71 kann auf unterschiedliche Weise implementiert werden. Das Ladungsspeicherelement 71 kann ein externes Bauelement sein, kann jedoch auch in dem Halbleiterkörper integriert werden. 18 veranschaulicht ein Ausführungsbeispiel einer integrierten Schaltung, bei der das kapazitive Ladungsspeicherelement in dem Driftsteuergebiet 51 und dem ersten Anschlussgebiet 52 integriert ist. Das Ladungsspeicherelement 71 weist eine erste Elektrode 74 auf, die durch ein Kondensatordielektrikum 75 von dem Driftsteuergebiet 51 und der ersten Anschlusszone 52 getrennt ist. Die erste Elektrode 74 ist in einem Graben angeordnet und weist ein leitendes Material auf, wie beispielsweise ein Metall oder ein hochdotiertes polykristallines Halbleitermaterial. Die erste Elektrode 74 ist an den Sourceanschluss SE des selbstsperrenden MOSFET angeschlossen. Die zweite Elektrode des Ladungsspeicherelements wird durch die erste Anschlusszone 52 des Driftsteuergebiets 51 gebildet und ist an den Sourceanschluss des Depletion-Transistors angeschlossen.
  • Der Depletion-Transistor in der Schaltung gemäß 8 ist wie der Depletion-Transistor gemäß 1 ausgebildet, der zwei Gate-Elektrodenabschnitte aufweist.
  • In der integrierten Schaltung gemäß der 17 und 18 ist das Ladungsspeicherelement mit den Anschlüssen, die dem Depletion-Transistor abgewandt sind, an den Sourceanschluss SE des selbstsperrenden Transistors angeschlossen. Dies ist jedoch lediglich ein Beispiel. Das Ladungsspeicherelement könnte auch an einen Anschluss für ein Referenzpotential, das sich vom Sourcepotential unterscheidet, anstelle des Sourceanschlusses angeschlossen werden.
  • In der integrierten Schaltung gemäß der 17 und 18 ist ein Depletion-Transistor gemäß 1 oder 5 dargestellt. Dies ist jedoch lediglich ein Beispiel. Der Depletion-Transistor könnte auch in einer Struktur implementiert werden, wie sie in den 2, 6 bis 12, 14 bis 16 dargestellt ist, oder die eine Kombination dieser Strukturen ist.
  • Bei den zuvor erläuterten Ausführungsbeispielen sind die Source- und Draingebiete 12, 13 des Depletion-Transistors an gegenüberliegenden Oberflächen, nämlich den ersten und zweiten Oberflächen 101, 102 des Halbleiterkörpers 100 angeordnet. Das zuvor erläuterte Grundprinzip ist jedoch nicht darauf beschränkt, bei dieser speziellen Art von Transistor eingesetzt zu werden. Gemäß einem weiteren Ausführungsbeispiel, das in 19 dargestellt ist, können die Source- und Draingebiete 12, 13 auch an derselben Oberfläche, wie beispielsweise der ersten Oberfläche 101 des Halbleiterkörpers 100 angeordnet sein. Bei diesem Ausführungsbeispiel umfasst das Draingebiet 13 ein Kontaktgebiet 131 an der ersten Oberfläche 101, ein vergrabenes Gebiet 132 und ein Verbindungsgebiet 133, das zwischen dem Kontaktgebiet 131 und dem vergrabenen Gebiet 132 angeordnet ist. Jedes dieser drei Gebiete 13, 132, 133, die das Draingebiet 13 bilden, ist vom ersten Leitfähigkeitstyp. Die Dotierungskonzentration dieser drei Gebiete kann gleich sein, diese drei Gebiete können jedoch auch unterschiedlich dotiert sein.
  • Das Kontaktgebiet 131 ist in einer horizontalen Richtung beabstandet zu dem Sourcegebiet 12, der Gate-Elektrode 21 und dem Entladegebiet 31 angeordnet, wobei ein Halbleitergebiet zwischen diesen Bauelementbereichen und dem Kontaktgebiet 131 den gleichen Dotierungstyp und die gleiche Dotierungskonzentration wie die Driftzone 11 aufweisen kann. Das vergrabene Gebiet 132 ist in einer vertikalen Richtung beabstandet zu dem Sourcegebiet 12, der Gate-Elektrode 21 und dem Entladegebiet 31 angeordnet, wobei das Driftgebiet 11 zwischen diesen Bauelementbereichen und dem vergrabenen Gebiet 132 angeordnet ist.
  • Das vergrabene Gebiet 132 ist beispielsweise auf einer Halbleiterschicht 110 angeordnet, die als Substrat ausgebildet sein kann und die einen Dotierungstyp aufweisen kann, der komplementär ist zu dem Dotierungstyp der vergrabenen Schicht 132.
  • Bei dem Ausführungsbeispiel gemäß 19 entspricht die Struktur mit der Gate-Elektrode 21, dem Gatedielektrikum 22, dem Kanalgebiet 14 und dem Entladegebiet 31 der Struktur gemäß 1. Allerdings könnte auch die Struktur mit dem Sourcegebiet 12, der Gate-Elektrode 21, dem Gatedielektrikum 22 und dem Entladegebiet 31 gemäß einem beliebigen anderen der zuvor erläuterten Ausführungsbeispiele ebenfalls verwendet werden.
  • Abschließend sei darauf hingewiesen, dass Merkmale, die im Zusammenhang mit einem Ausführungsbeispiel erläutert wurden, auch mit Merkmalen anderer Ausführungsbeispiele kombiniert werden können, selbst wenn dies zuvor nicht explizit erwähnt wurde.

Claims (22)

  1. Depletion-Transistor, der aufweist: ein Sourcegebiet (12) und ein Draingebiet (13) eines ersten Leitfähigkeitstyps; ein Kanalgebiet (14) des ersten Leitfähigkeitstyps, das zwischen dem Sourcegebiet (12) und dem Draingebiet (13) angeordnet ist; eine erste Gateelektrode (21), die benachbart zu dem Kanalgebiet (14) angeordnet ist und die durch ein Gatedielektrikum (22) dielektrisch gegenüber dem Kanalgebiet (14) isoliert ist; und ein erstes Entladegebiet (31) eines zweiten Leitfähigkeitstyps, das benachbart zu dem Gatedielektrikum (22) angeordnet ist und das elektrisch an einen Anschluss (REF1) für ein Referenzpotential angeschlossen ist.
  2. Depletion-Transistor gemäß Anspruch 1, bei dem das erste Entladegebiet (31) beabstandet zu dem Sourcegebiet (12) angeordnet ist.
  3. Depletion-Transistor nach Anspruch 1 oder 2, bei dem der Anschluss (REF1) für das Referenzpotential die Gateelektrode (21) angeschlossen ist.
  4. Depletion-Transistor nach einem der vorangehenden Ansprüche, der weiterhin aufweist: einen Halbleiterkörper (100) mit einer ersten Oberfläche (101) und einer zweiten Oberfläche (102), in dem das Sourcegebiet (12), das Draingebiet (13), das Kanalgebiet (14) und das erste Entladegebiet (31) angeordnet sind, wobei die erste Gateelektrode (21) in wenigstens einem Graben angeordnet ist, der sich ausgehend von der ersten Oberfläche (101) in den Halbleiterkörper (100) erstreckt.
  5. Depletion-Transistor nach Anspruch 4, bei dem die erste Gateelektrode (21) zwischen dem Sourcegebiet (12) und dem erste Entladegebiet (31) angeordnet ist.
  6. Depletion-Transistor nach Anspruch 4 oder 5, bei dem die erste Gateelektrode (21) eine im Wesentlichen ringförmige Geometrie besitzt.
  7. Depletion-Transistor nach Anspruch 4 und 6, bei dem die Sourcezone (12) und das erste Entladegebiet (31) in einer durch die ringförmige Geometrie der ersten Gateelektrode (21) definierten Öffnung angeordnet sind.
  8. Depletion-Transistor nach Anspruch 6 oder 7, bei dem der durch die ringförmige Geometrie der ersten Gateelektrode (21) definierte Ring einen Spalt (24) aufweist.
  9. Depletion-Transistor nach Anspruch 4 oder 5, bei dem die erste Gateelektrode (21) eine im Wesentlichen spiralförmige Geometrie aufweist.
  10. Depletion-Transistor nach einem der Ansprüche 1 bis 5, bei dem die erste Gateelektrode (21) einen ersten Gateelektrodenabschnitt aufweist, der in einem ersten Graben angeordnet ist, und einen zweiten Gateelektrodenabschnitt aufweist, der in einem zweiten Graben beabstandet zu dem ersten Graben angeordnet ist, und wobei das Sourcegebiet (12) zwischen den ersten und zweiten Gräben angeordnet ist.
  11. Depletion-Transistor nach Anspruch 10, sofern dieser auf einen der Ansprüche 1 bis 4 zurückbezogen ist, bei dem das erste Entladegebiet (31) zwischen den ersten und zweiten Gräben angeordnet ist.
  12. Depletion-Transistor nach einem der Ansprüche 1 bis 4, der weiterhin aufweist: ein Halbleitergebiet (32) des zweiten Leitfähigkeitstyps, das unterhalb des wenigstens einen Grabens und beabstandet zu dem Sourcegebiet (12) angeordnet ist.
  13. Depletion-Transistor nach Anspruch 12, wobei das Halbleitergebiet des zweiten Leitfähigkeitstyps sich an das Entladegebiet (31) anschließt.
  14. Depletion-Transistor nach einem der vorangehenden Ansprüche, der weiterhin aufweist: eine zweite Gateelektrode (212), die benachbart zu dem Kanalgebiet (14) angeordnet ist und die gegenüber dem Kanalgebiet (14) durch ein zweites Gatedielektrikum (222) dielektrisch isoliert ist.
  15. Depletion-Transistor nach Anspruch 14, bei dem das Sourcegebiet (12) zwischen den ersten und zweiten Gateelektroden (211, 212) angeordnet ist.
  16. Depletion-Transistor nach einem der Ansprüche 15 und 16, der weiterhin aufweist: ein zweites Entladegebiet (312), das benachbart zu der zweiten Gateelektrode (212) angeordnet ist.
  17. Depletion-Transistor nach Anspruch 16, bei dem das erste Entladegebiet (311) elektrisch an die erste Gateelektrode (211) angeschlossen ist und bei dem das zweite Entladegebiet (312) elektrisch an die zweite Gateelektrode (212) angeschlossen ist.
  18. Depletion-Transistor nach Anspruch 17, der weiterhin aufweist: eine dritte Gateelektrode, die zwischen den ersten und zweiten Gateelektroden angeordnet ist, und ein drittes Entladegebiet, das benachbart zu der dritten Gateelektrode angeordnet ist.
  19. Integrierte Schaltung, die aufweist: einen selbstsperrenden MOSFET mit einem Driftgebiet (41) und einem Driftsteuergebiet (51), das benachbart zu dem Driftgebiet (41) angeordnet ist und das durch ein Driftsteuergebietdielektrikum (61) dielektrisch gegenüber dem Driftgebiet isoliert ist; ein kapazitives Ladungsspeicherelement (71), das an das Driftsteuergebiet (51) gekoppelt ist; und eine Ladeschaltung, die an das kapazitive Ladungsspeicherelement gekoppelt ist und die einen Depletion-Transistor gemäß einem der vorangehenden Ansprüche aufweist.
  20. Integrierte Schaltung nach Anspruch 19, bei der die Ladeschaltung und das Driftsteuergebiet (51) an einen gemeinsamen Anschluss des Ladungsspeicherelements (71) angeschlossen sind.
  21. Integrierte Schaltung nach Anspruch 19 oder 20, bei der der selbstleitende Transistor außerdem einen Sourceanschluss (SE) aufweist, wobei das Ladungsspeicherelement (71) zwischen das Driftsteuergebiet (51) und den Sourceanschluss (SE) des selbstsperrenden Transistors gekoppelt ist.
  22. Integrierte Schaltung nach einem der Ansprüche 19 bis 21, bei der der selbstsperrende Transistor und der Depletion-Transistor in einem gemeinsamen Halbleiterkörper (100) integriert sind.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087707B2 (en) 2012-03-26 2015-07-21 Infineon Technologies Austria Ag Semiconductor arrangement with a power transistor and a high voltage device integrated in a common semiconductor body

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI407564B (zh) * 2010-06-07 2013-09-01 Great Power Semiconductor Corp 具有溝槽底部多晶矽結構之功率半導體及其製造方法
US8674727B2 (en) 2010-08-31 2014-03-18 Infineon Technologies Austria Ag Circuit and method for driving a transistor component based on a load condition
WO2012060014A1 (ja) * 2010-11-05 2012-05-10 富士通株式会社 半導体装置及び半導体装置の製造方法
US9166028B2 (en) 2011-05-31 2015-10-20 Infineon Technologies Austria Ag Circuit configured to adjust the activation state of transistors based on load conditions
US8604542B2 (en) * 2011-08-23 2013-12-10 Nan Ya Technology Corporation Circuit structure with conductive and depletion regions to form tunable capacitors and resistors
US8854065B2 (en) 2012-01-13 2014-10-07 Infineon Technologies Austria Ag Current measurement in a power transistor
JP2014216572A (ja) * 2013-04-26 2014-11-17 株式会社東芝 半導体装置
US8907418B2 (en) * 2013-05-07 2014-12-09 Infineon Technologies Austria Ag Semiconductor device
US9105470B2 (en) * 2013-05-07 2015-08-11 Infineon Technologies Austria Ag Semiconductor device
US9064953B2 (en) 2013-06-12 2015-06-23 Infineon Technologies Austria Ag Semiconductor device including a drift zone and a drift control zone
US9048838B2 (en) * 2013-10-30 2015-06-02 Infineon Technologies Austria Ag Switching circuit
US9318483B2 (en) 2013-12-23 2016-04-19 Infineon Technologies Austria Ag Reverse blocking transistor device
US10937905B2 (en) * 2014-05-23 2021-03-02 Texas Instruments Incorporated Transistor having double isolation with one floating isolation
US9698214B1 (en) * 2016-03-31 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor structure of integrated circuit chip and method of fabricating the same
US10804263B2 (en) * 2016-09-23 2020-10-13 Texas Instruments Incorporated Switching field plate power MOSFET

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5285369A (en) 1992-09-01 1994-02-08 Power Integrations, Inc. Switched mode power supply integrated circuit with start-up self-biasing
JP4212288B2 (ja) * 2002-04-01 2009-01-21 株式会社東芝 半導体装置およびその製造方法
JP4564362B2 (ja) * 2004-01-23 2010-10-20 株式会社東芝 半導体装置
JP4351178B2 (ja) * 2005-02-25 2009-10-28 寛治 大塚 半導体記憶装置
DE102007004091B4 (de) * 2007-01-26 2014-08-14 Infineon Technologies Austria Ag Bauelementanordnung mit einem eine Driftsteuerzone aufweisenden Leistungshalbleiterbauelement

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9087707B2 (en) 2012-03-26 2015-07-21 Infineon Technologies Austria Ag Semiconductor arrangement with a power transistor and a high voltage device integrated in a common semiconductor body
US9490250B2 (en) 2012-03-26 2016-11-08 Infineon Technologies Austria Ag Half-bridge circuit with a low-side transistor and a level shifter transistor integrated in a common semiconductor body

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